JPH0937288A - デジタル補正回路およびデジタル信号の補正方法 - Google Patents
デジタル補正回路およびデジタル信号の補正方法Info
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- JPH0937288A JPH0937288A JP7185732A JP18573295A JPH0937288A JP H0937288 A JPH0937288 A JP H0937288A JP 7185732 A JP7185732 A JP 7185732A JP 18573295 A JP18573295 A JP 18573295A JP H0937288 A JPH0937288 A JP H0937288A
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- 238000003786 synthesis reaction Methods 0.000 abstract 1
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Abstract
(57)【要約】
【課題】 ＩＱ信号の振幅及び位相を補正する場合、高
速のＣＰＵを不要にして回路を経済的に構成する。 【解決手段】 復調回路２においてクロックｆs に同期
して分離されたＩ1 ，Ｑ1 信号を、選択回路３，４で１
クロック毎に交互に選択して乗算回路５，６へ出力し、
各乗算回路５，６ではこれらの信号に対しそれぞれＣＰ
Ｕ１１からの補正係数Ｃ1 ，Ｃ2 を乗じる一方、何れか
一方の乗算回路からの信号の符号を１クロックおきに反
転し、この出力信号と何れか他方の乗算回路の出力信号
との合成を行って、この合成信号を２クロック毎に反転
する。この結果、補正係数を固定値とすることができ、
従ってＣＰＵでは入力信号のクロックに同期して各補正
係数を出力する必要が無く、低速かつ安価なＣＰＵによ
り回路を構成できる。
速のＣＰＵを不要にして回路を経済的に構成する。 【解決手段】 復調回路２においてクロックｆs に同期
して分離されたＩ1 ，Ｑ1 信号を、選択回路３，４で１
クロック毎に交互に選択して乗算回路５，６へ出力し、
各乗算回路５，６ではこれらの信号に対しそれぞれＣＰ
Ｕ１１からの補正係数Ｃ1 ，Ｃ2 を乗じる一方、何れか
一方の乗算回路からの信号の符号を１クロックおきに反
転し、この出力信号と何れか他方の乗算回路の出力信号
との合成を行って、この合成信号を２クロック毎に反転
する。この結果、補正係数を固定値とすることができ、
従ってＣＰＵでは入力信号のクロックに同期して各補正
係数を出力する必要が無く、低速かつ安価なＣＰＵによ
り回路を構成できる。
Description
【０００１】
【発明の属する技術分野】本発明は、入力したデジタル
信号の振幅及び位相の補正を行うデジタル補正回路およ
びデジタル信号の補正方法に関する。
信号の振幅及び位相の補正を行うデジタル補正回路およ
びデジタル信号の補正方法に関する。
【０００２】
【従来の技術】図３は従来のこの種のデジタル補正回路
の構成を示すブロック図である。同図において、２は入
力端子１から入力される入力信号を直交するＩ，Ｑ信号
に分割する復調回路、５，６は分割されたＩ，Ｑ信号に
対してそれぞれ補正係数を掛けて出力する乗算回路、８
は補正された各Ｉ，Ｑ信号を加算する加算回路、９は加
算回路８により加算された信号を２クロック毎に反転し
出力端子１０から出力する符号反転回路、１１は各乗算
回路５，６に対し補正係数を出力するＣＰＵである。
の構成を示すブロック図である。同図において、２は入
力端子１から入力される入力信号を直交するＩ，Ｑ信号
に分割する復調回路、５，６は分割されたＩ，Ｑ信号に
対してそれぞれ補正係数を掛けて出力する乗算回路、８
は補正された各Ｉ，Ｑ信号を加算する加算回路、９は加
算回路８により加算された信号を２クロック毎に反転し
出力端子１０から出力する符号反転回路、１１は各乗算
回路５，６に対し補正係数を出力するＣＰＵである。
【０００３】図４はこのようなデジタル補正回路の各部
の動作を示すタイミングチャートである。このタイミン
グチャートに基づきデジタル補正回路の動作を説明す
る。デジタル信号入力端子１から入力したデジタル入力
信号は、復調回路２において、図４（ａ）に示すクロッ
クｆs に基づき図４（ｂ），（ｅ）に示すような直交す
るＩ1 ，Ｑ1 信号に分けられ、それぞれ乗算回路５，６
に出力される。乗算回路５では、Ｉ1 信号を入力する
と、このＩ1 信号に対しＣＰＵ１１から出力される図４
（ｃ）の補正係数Ｃ1 ，−Ｃ2 を掛けて図４（ｄ）に示
す信号を加算回路８へ出力する。また、乗算回路６で
は、Ｑ1 信号を入力すると、このＱ1 信号に対しＣＰＵ
１１から出力される図４（ｆ）の補正係数Ｃ1 ，Ｃ2 を
掛けて図４（ｇ）に示す信号を加算回路８へ出力する。
の動作を示すタイミングチャートである。このタイミン
グチャートに基づきデジタル補正回路の動作を説明す
る。デジタル信号入力端子１から入力したデジタル入力
信号は、復調回路２において、図４（ａ）に示すクロッ
クｆs に基づき図４（ｂ），（ｅ）に示すような直交す
るＩ1 ，Ｑ1 信号に分けられ、それぞれ乗算回路５，６
に出力される。乗算回路５では、Ｉ1 信号を入力する
と、このＩ1 信号に対しＣＰＵ１１から出力される図４
（ｃ）の補正係数Ｃ1 ，−Ｃ2 を掛けて図４（ｄ）に示
す信号を加算回路８へ出力する。また、乗算回路６で
は、Ｑ1 信号を入力すると、このＱ1 信号に対しＣＰＵ
１１から出力される図４（ｆ）の補正係数Ｃ1 ，Ｃ2 を
掛けて図４（ｇ）に示す信号を加算回路８へ出力する。
【０００４】こうして補正係数が掛けられたＩ1 ，Ｑ1
信号は、加算回路８で加算されて、図４（ｈ）に示すよ
うな加算信号が符号反転回路９へ出力される。そして、
この加算信号は符号反転回路９で図４（ｉ）に示す２ク
ロック毎に符号反転され、図４（ｊ）に示す信号として
デジタル信号出力端子１８から出力される。この結果、
入力信号であるＩ1 信号，Ｑ1 信号に対し、次式（１）
で示される行列演算が施されて出力信号であるＩ2 信
号，Ｑ2 信号が得られることになり、従って補正係数Ｃ
1 ，Ｃ2 または−Ｃ2 により、入力信号の位相及び振幅
が補正され、補正されたＩ2 信号及びＱ2 信号が出力さ
れることになる。
信号は、加算回路８で加算されて、図４（ｈ）に示すよ
うな加算信号が符号反転回路９へ出力される。そして、
この加算信号は符号反転回路９で図４（ｉ）に示す２ク
ロック毎に符号反転され、図４（ｊ）に示す信号として
デジタル信号出力端子１８から出力される。この結果、
入力信号であるＩ1 信号，Ｑ1 信号に対し、次式（１）
で示される行列演算が施されて出力信号であるＩ2 信
号，Ｑ2 信号が得られることになり、従って補正係数Ｃ
1 ，Ｃ2 または−Ｃ2 により、入力信号の位相及び振幅
が補正され、補正されたＩ2 信号及びＱ2 信号が出力さ
れることになる。
【０００５】
【数１】
【０００６】
【発明が解決しようとする課題】従来のデジタル補正回
路では、入力信号の位相及び振幅を補正する場合、ＣＰ
Ｕは図４（ｃ），（ｆ）に示すように、入力信号のクロ
ックに同期して補正係数を切り換えると共に、切り換え
た補正係数を各乗算回路に与えてＩＱ信号の振幅及び位
相を補正させるようにしている。このため、入力信号の
クロックレートで動作するような高速のＣＰＵが必要と
なり、回路が高価になるという欠点があった。従って本
発明は、ＩＱ信号の振幅及び位相を補正する場合、高速
のＣＰＵを不要にして回路を経済的に構成することを目
的とする。
路では、入力信号の位相及び振幅を補正する場合、ＣＰ
Ｕは図４（ｃ），（ｆ）に示すように、入力信号のクロ
ックに同期して補正係数を切り換えると共に、切り換え
た補正係数を各乗算回路に与えてＩＱ信号の振幅及び位
相を補正させるようにしている。このため、入力信号の
クロックレートで動作するような高速のＣＰＵが必要と
なり、回路が高価になるという欠点があった。従って本
発明は、ＩＱ信号の振幅及び位相を補正する場合、高速
のＣＰＵを不要にして回路を経済的に構成することを目
的とする。
【０００７】
【課題を解決するための手段】このような課題を解決す
るために本発明は、入力信号を直交するＩＱ信号に分離
する復調回路と、分離されたＩＱ信号を入力信号から抽
出したクロック信号に同期して交互に切り換えて出力す
る選択回路と、選択回路の出力に対し補正係数を掛ける
第１，第２の乗算回路と、補正係数を掛けた一方の乗算
回路からの信号の符号をクロック信号の２倍の周期毎に
反転する第１の符号反転回路と、第１の符号反転回路の
出力と他方の乗算回路の出力とを合成する加算回路と、
合成された信号の符号をクロック信号の４倍の周期毎に
反転させる第２の符号反転回路とを設けたものである。
この結果、固定の補正係数によりＩＱ信号の振幅及び位
相を補正できることになり、従ってＣＰＵではクロック
レートで補正係数を切り換えて乗算回路へ与える必要が
無くなるため、安価な低速のＣＰＵにより制御が可能に
なり、回路を経済的に構成できる。
るために本発明は、入力信号を直交するＩＱ信号に分離
する復調回路と、分離されたＩＱ信号を入力信号から抽
出したクロック信号に同期して交互に切り換えて出力す
る選択回路と、選択回路の出力に対し補正係数を掛ける
第１，第２の乗算回路と、補正係数を掛けた一方の乗算
回路からの信号の符号をクロック信号の２倍の周期毎に
反転する第１の符号反転回路と、第１の符号反転回路の
出力と他方の乗算回路の出力とを合成する加算回路と、
合成された信号の符号をクロック信号の４倍の周期毎に
反転させる第２の符号反転回路とを設けたものである。
この結果、固定の補正係数によりＩＱ信号の振幅及び位
相を補正できることになり、従ってＣＰＵではクロック
レートで補正係数を切り換えて乗算回路へ与える必要が
無くなるため、安価な低速のＣＰＵにより制御が可能に
なり、回路を経済的に構成できる。
【０００８】
【発明の実施の形態】以下、本発明について図面を参照
して説明する。図１は本発明に係るデジタル補正回路の
実施の形態を示すブロック図である。同図において、復
調回路２、乗算回路５，６、加算回路８、及び符号反転
回路９は、図３に示す従来のデジタル補正回路と同様の
回路である。この他、本発明ではこの従来回路に、選択
回路３，４及び符号反転回路７等が設けられている。ま
た、図２はこのデジタル補正回路の各部の動作を示すタ
イミングチャートである。このタイミングチャート及び
図１のブロック図に基づいて本発明の要部動作を説明す
る。
して説明する。図１は本発明に係るデジタル補正回路の
実施の形態を示すブロック図である。同図において、復
調回路２、乗算回路５，６、加算回路８、及び符号反転
回路９は、図３に示す従来のデジタル補正回路と同様の
回路である。この他、本発明ではこの従来回路に、選択
回路３，４及び符号反転回路７等が設けられている。ま
た、図２はこのデジタル補正回路の各部の動作を示すタ
イミングチャートである。このタイミングチャート及び
図１のブロック図に基づいて本発明の要部動作を説明す
る。
【０００９】デジタル信号入力端子１に入力されたデジ
タル信号は、復調回路２において、直交するＩ1 信号，
Ｑ1 信号に分けられる。分離されたこれらのＩ1 ，Ｑ1
信号は、選択回路３，４により、それぞれ図２（ａ）に
示すクロックｆs の周波数の１／２毎（つまり、クロッ
クｆs の２倍の周期毎）に１回交互に切り換えられ、図
２（ｂ），（ｅ）に示すような信号として出力される。
即ち、復調回路２から選択回路３に対しては既に説明し
たように、図４（ｂ），（ｅ）に示すクロックｆs に同
期したＩ1 信号，Ｑ1 信号が出力されているが、選択回
路３では、図２（ｈ）に示すクロックｆs の１／２周波
数のクロック信号が「Ｈ」レベルの間はＩ1 信号を出力
し、このクロック信号が「Ｌ」レベルの間はＱ1 信号を
出力するように動作する。また、このクロック信号をイ
ンバータ１２を介して入力する選択回路４は、Ｉ1 信
号，Ｑ1 信号を入力すると選択回路３とは逆の動作を行
う。即ち、図２（ｈ）に示すクロック信号が「Ｈ」レベ
ルの間はＱ1 信号を出力し、このクロック信号が「Ｌ」
レベルの間はＩ1 信号を出力する。
タル信号は、復調回路２において、直交するＩ1 信号，
Ｑ1 信号に分けられる。分離されたこれらのＩ1 ，Ｑ1
信号は、選択回路３，４により、それぞれ図２（ａ）に
示すクロックｆs の周波数の１／２毎（つまり、クロッ
クｆs の２倍の周期毎）に１回交互に切り換えられ、図
２（ｂ），（ｅ）に示すような信号として出力される。
即ち、復調回路２から選択回路３に対しては既に説明し
たように、図４（ｂ），（ｅ）に示すクロックｆs に同
期したＩ1 信号，Ｑ1 信号が出力されているが、選択回
路３では、図２（ｈ）に示すクロックｆs の１／２周波
数のクロック信号が「Ｈ」レベルの間はＩ1 信号を出力
し、このクロック信号が「Ｌ」レベルの間はＱ1 信号を
出力するように動作する。また、このクロック信号をイ
ンバータ１２を介して入力する選択回路４は、Ｉ1 信
号，Ｑ1 信号を入力すると選択回路３とは逆の動作を行
う。即ち、図２（ｈ）に示すクロック信号が「Ｈ」レベ
ルの間はＱ1 信号を出力し、このクロック信号が「Ｌ」
レベルの間はＩ1 信号を出力する。
【００１０】ここで選択回路３から出力される信号に対
しては、乗算回路５によって、ＣＰＵ１１から出力され
る図２（ｃ）の補正係数Ｃ1 が掛けられ、図２（ｄ）に
示す信号として加算回路８に出力される。また、選択回
路４から出力される信号に対しては、乗算回路６により
ＣＰＵ１１から出力される図２（ｆ）の補正係数Ｃ2 が
掛けられ、図２（ｇ）に示す信号として符号反転回路７
に出力される。この場合、符号反転回路７では、乗算回
路６から出力される信号を、図２（ｈ）に示すクロック
信号（つまり、クロックｆs の２倍の周期）毎に符号反
転し、図２（ｉ）に示す符号反転信号として加算回路８
へ出力する。即ち、符号反転回路７は、図２（ａ）に示
すクロックｆs を２分周した図２（ｈ）のクロック信号
が「Ｌ」レベルの間のみ符号を反転し、「Ｈ」レベルの
ときは符号反転を行わない。
しては、乗算回路５によって、ＣＰＵ１１から出力され
る図２（ｃ）の補正係数Ｃ1 が掛けられ、図２（ｄ）に
示す信号として加算回路８に出力される。また、選択回
路４から出力される信号に対しては、乗算回路６により
ＣＰＵ１１から出力される図２（ｆ）の補正係数Ｃ2 が
掛けられ、図２（ｇ）に示す信号として符号反転回路７
に出力される。この場合、符号反転回路７では、乗算回
路６から出力される信号を、図２（ｈ）に示すクロック
信号（つまり、クロックｆs の２倍の周期）毎に符号反
転し、図２（ｉ）に示す符号反転信号として加算回路８
へ出力する。即ち、符号反転回路７は、図２（ａ）に示
すクロックｆs を２分周した図２（ｈ）のクロック信号
が「Ｌ」レベルの間のみ符号を反転し、「Ｈ」レベルの
ときは符号反転を行わない。
【００１１】加算回路８では、この符号反転回路７の出
力信号と乗算回路５の出力信号とを加算して、既に説明
した図４（ｈ）の加算信号と同様の図２（ｊ）に示す加
算信号を符号反転回路９へ出力する。符号反転回路９で
は図２（ｋ）に示すようなクロックｆs の周波数の１／
４（つまり、クロックｆs の４倍の周期）毎に入力信号
を符号反転して、既に説明した図４（ｊ）の補正信号と
同様の図２（ｌ）に示す補正信号をデジタル信号出力端
子１０から出力する。即ち、符号反転回路９はで、図２
（ａ）に示すクロックｆs を４分周した図２（ｋ）のク
ロックが「Ｌ」レベルの間のみ符号反転を行い、「Ｈ」
レベルの間は符号を反転しない。
力信号と乗算回路５の出力信号とを加算して、既に説明
した図４（ｈ）の加算信号と同様の図２（ｊ）に示す加
算信号を符号反転回路９へ出力する。符号反転回路９で
は図２（ｋ）に示すようなクロックｆs の周波数の１／
４（つまり、クロックｆs の４倍の周期）毎に入力信号
を符号反転して、既に説明した図４（ｊ）の補正信号と
同様の図２（ｌ）に示す補正信号をデジタル信号出力端
子１０から出力する。即ち、符号反転回路９はで、図２
（ａ）に示すクロックｆs を４分周した図２（ｋ）のク
ロックが「Ｌ」レベルの間のみ符号反転を行い、「Ｈ」
レベルの間は符号を反転しない。
【００１２】このようにして本デジタル補正回路では、
復調回路２においてクロックｆs に同期して分離された
Ｉ1 信号及びＱ1 信号を、選択回路３，４で１クロック
毎に交互に選択して乗算回路５，６へ出力し、各乗算回
路５，６ではこれらの信号に対しそれぞれＣＰＵ１１か
らの補正係数Ｃ1 ，Ｃ2 を乗じる一方、何れか一方の乗
算回路からの信号の符号を１クロックおきに反転し、こ
の出力信号と何れか他方の乗算回路の出力信号との合成
を行って、この合成信号を２クロック毎に反転するよう
にしたものである。この結果、ＣＰＵ１１から出力され
る補正係数Ｃ1，Ｃ2 を図２（ｃ），（ｆ）に示すよう
に固定値とすることができる。従って、ＣＰＵ１１では
これらの各補正係数を入力信号のクロックに同期して切
り換え出力しなくても、この補正回路では、既に説明し
た式（１）に示す行列演算がリアルタイムで行われて入
力信号の位相及び振幅を的確に補正することができる。
復調回路２においてクロックｆs に同期して分離された
Ｉ1 信号及びＱ1 信号を、選択回路３，４で１クロック
毎に交互に選択して乗算回路５，６へ出力し、各乗算回
路５，６ではこれらの信号に対しそれぞれＣＰＵ１１か
らの補正係数Ｃ1 ，Ｃ2 を乗じる一方、何れか一方の乗
算回路からの信号の符号を１クロックおきに反転し、こ
の出力信号と何れか他方の乗算回路の出力信号との合成
を行って、この合成信号を２クロック毎に反転するよう
にしたものである。この結果、ＣＰＵ１１から出力され
る補正係数Ｃ1，Ｃ2 を図２（ｃ），（ｆ）に示すよう
に固定値とすることができる。従って、ＣＰＵ１１では
これらの各補正係数を入力信号のクロックに同期して切
り換え出力しなくても、この補正回路では、既に説明し
た式（１）に示す行列演算がリアルタイムで行われて入
力信号の位相及び振幅を的確に補正することができる。
【００１３】このように、入力信号から分離して得られ
たＩ信号，Ｑ信号を、入力信号のクロックに同期して切
り換えることにより入力信号の位相及び振幅の補正演算
を実現するようにしたので、ＣＰＵ１１から出力される
補正係数のクロックレート毎の切り換えが不要となり、
従って低速かつ安価なＣＰＵを用いて従来回路と同等の
性能を有する回路を構成することができる。この結果、
デジタル補正回路を経済的に構成できる。
たＩ信号，Ｑ信号を、入力信号のクロックに同期して切
り換えることにより入力信号の位相及び振幅の補正演算
を実現するようにしたので、ＣＰＵ１１から出力される
補正係数のクロックレート毎の切り換えが不要となり、
従って低速かつ安価なＣＰＵを用いて従来回路と同等の
性能を有する回路を構成することができる。この結果、
デジタル補正回路を経済的に構成できる。
【００１４】
【発明の効果】以上説明したように本発明によれば、入
力したデジタル信号をクロック信号に同期して直交する
Ｉ信号，Ｑ信号に分離し、分離したＩ信号及びＱ信号を
クロック信号に同期して交互に切り換え出力し、切り換
えられたＩ信号及びＱ信号に対しそれぞれ補正係数を掛
ける一方、補正係数が掛けられた一方の信号の符号をク
ロック信号の２倍の周期毎に反転し、この出力と補正係
数が掛けられかつ符号が反転されない他方の信号とを合
成し、合成した信号の符号をクロック信号の４倍の周期
毎に反転させるようにしたので、固定の補正係数により
ＩＱ信号の振幅及び位相が補正できることになり、従っ
て補正係数を与えるＣＰＵではクロックレートで補正係
数を切り換えて与える必要が無くなり、この結果、安価
な低速のＣＰＵにより制御が可能になることから、回路
を経済的に構成できる。
力したデジタル信号をクロック信号に同期して直交する
Ｉ信号，Ｑ信号に分離し、分離したＩ信号及びＱ信号を
クロック信号に同期して交互に切り換え出力し、切り換
えられたＩ信号及びＱ信号に対しそれぞれ補正係数を掛
ける一方、補正係数が掛けられた一方の信号の符号をク
ロック信号の２倍の周期毎に反転し、この出力と補正係
数が掛けられかつ符号が反転されない他方の信号とを合
成し、合成した信号の符号をクロック信号の４倍の周期
毎に反転させるようにしたので、固定の補正係数により
ＩＱ信号の振幅及び位相が補正できることになり、従っ
て補正係数を与えるＣＰＵではクロックレートで補正係
数を切り換えて与える必要が無くなり、この結果、安価
な低速のＣＰＵにより制御が可能になることから、回路
を経済的に構成できる。
【図１】 本発明に係るデジタル補正回路の構成を示す
ブロック図である。
ブロック図である。
【図２】 上記デジタル補正回路の動作を示すタイミン
グチャートである。
グチャートである。
【図３】 従来回路の構成を示す図である。
【図４】 従来回路の動作を示すタイミングチャートで
ある。
ある。
２…復調回路、３，４…選択回路、５，６…乗算回路、
７，９…符号反転回路、８…加算回路、１１…ＣＰＵ。
７，９…符号反転回路、８…加算回路、１１…ＣＰＵ。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年４月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】図４はこのようなデジタル補正回路の各部
の動作を示すタイミングチャートである。このタイミン
グチャートに基づきデジタル補正回路の動作を説明す
る。デジタル信号入力端子１から入力したデジタル入力
信号は、復調回路２において、図４（ａ）に示すクロッ
クｆｓに基づき図４（ｂ），（ｅ）に示すような直交す
るＩ１，Ｑ１信号に分けられ、それぞれ乗算回路５，６
に出力される。乗算回路５では、Ｉ１信号を入力する
と、このＩ１信号に対しＣＰＵＩ１から出力される図４
（ｃ）の補正係数Ｃ１，Ｃ２を掛けて図４（ｄ）に示す
信号を加算回路８へ出力する。また、乗算回路６では、
Ｑ１信号を入力すると、このＱ１信号に対しＣＰＵ１１
から出力される図４（ｆ）の補正係数Ｃ１，−Ｃ２を掛
けて図４（ｇ）に示す信号を加算回路８へ出力する。
の動作を示すタイミングチャートである。このタイミン
グチャートに基づきデジタル補正回路の動作を説明す
る。デジタル信号入力端子１から入力したデジタル入力
信号は、復調回路２において、図４（ａ）に示すクロッ
クｆｓに基づき図４（ｂ），（ｅ）に示すような直交す
るＩ１，Ｑ１信号に分けられ、それぞれ乗算回路５，６
に出力される。乗算回路５では、Ｉ１信号を入力する
と、このＩ１信号に対しＣＰＵＩ１から出力される図４
（ｃ）の補正係数Ｃ１，Ｃ２を掛けて図４（ｄ）に示す
信号を加算回路８へ出力する。また、乗算回路６では、
Ｑ１信号を入力すると、このＱ１信号に対しＣＰＵ１１
から出力される図４（ｆ）の補正係数Ｃ１，−Ｃ２を掛
けて図４（ｇ）に示す信号を加算回路８へ出力する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】
【数１】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
Claims (2)
- 【請求項１】 入力したデジタル信号の位相及び振幅の
補正を行うデジタル補正回路において、 前記入力したデジタル信号をクロック信号に同期して直
交するＩ信号，Ｑ信号に分離する復調回路と、分離され
たＩ信号及びＱ信号をクロック信号に同期して交互に切
り換え出力する選択回路と、選択回路により切り換えら
れたＩ信号及びＱ信号に対しそれぞれ補正係数を掛ける
第１及び第２の乗算回路と、補正係数が掛けられた一方
の信号の符号をクロック信号の２倍の周期毎に反転出力
する第１の符号反転回路と、第１の符号反転回路の出力
と、補正係数が掛けられかつ符号が反転されない他方の
信号とを合成する加算回路と、合成された信号の符号を
クロック信号の４倍の周期毎に反転出力する第２の符号
反転回路とを備えたことを特徴とするデジタル補正回
路。 - 【請求項２】 入力したデジタル信号の位相及び振幅の
補正を行うデジタル補正回路において、 入力したデジタル信号をクロック信号に同期して直交す
るＩ信号，Ｑ信号に分離し、分離したＩ信号及びＱ信号
をクロック信号に同期して交互に切り換え出力し、切り
換えられたＩ信号及びＱ信号に対しそれぞれ補正係数を
掛ける一方、補正係数が掛けられた一方の信号の符号を
クロック信号の２倍の周期毎に反転し、この出力と補正
係数が掛けられかつ符号が反転されない他方の信号とを
合成し、合成した信号の符号をクロック信号の４倍の周
期毎に反転させるようにしたことを特徴とするデジタル
信号の補正方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7185732A JP3045048B2 (ja) | 1995-07-21 | 1995-07-21 | デジタル補正回路およびデジタル信号の補正方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7185732A JP3045048B2 (ja) | 1995-07-21 | 1995-07-21 | デジタル補正回路およびデジタル信号の補正方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0937288A true JPH0937288A (ja) | 1997-02-07 |
| JP3045048B2 JP3045048B2 (ja) | 2000-05-22 |
Family
ID=16175897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7185732A Expired - Fee Related JP3045048B2 (ja) | 1995-07-21 | 1995-07-21 | デジタル補正回路およびデジタル信号の補正方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3045048B2 (ja) |
-
1995
- 1995-07-21 JP JP7185732A patent/JP3045048B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3045048B2 (ja) | 2000-05-22 |
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