JPH0944201A - システムリセットインターロック回路 - Google Patents

Abstract

(57)【要約】 【目的】 手動によりシステムの電源を一旦遮断してそ
の後に再度電源を投入することなく、システムのリセッ
ト動作を行うことができる。 【構成】 システム全体の制御を行う制御手段であるＣ
ＰＵ１と、システムのリセット動作を行うリセット回路
２と、リセット回路２の動作時間を制御するタイマー３
と、ＡＮＤゲート４と、インバートゲート６とから主に
構成されており、ＣＰＵ１内には、リセット信号を出力
するリセット信号出力手段が設けられている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、システム動作中に必要
に応じてシステムリセットを自動的に行う回路に関す
る。

【０００２】

【従来の技術】従来より、システム動作中に制御用パラ
メータ等を書き換えるためにリセット動作が必要となる
システムにおいては、手動操作により電源が一旦遮断さ
れ、その後再び電源が投入されることによりリセット動
作が行われている。上記システムにおいて電源を再度投
入する際には、電源投入イニシャルがシステムの初期設
定において有効となるように設定されている。図３は、
従来のリセット動作を必要とするシステムの一構成例を
示すブロック図である。本従来例は図３に示すように、
システム全体の制御を行うＣＰＵ１１と、システムのリ
セット動作を行うリセット回路１２と、ＣＰＵ１１から
の命令により電源遮断及び投入の表示を行う表示装置１
５とから主に構成されている。

【０００３】以下に、上述したシステムにおけるリセッ
ト動作について説明する。システム動作中にリセット動
作が必要となった場合、ＣＰＵ１１から表示装置１５に
対して電源遮断及びその後の投入についての表示内容を
表示する旨の命令が出力される。表示装置１５にて該表
示内容が表示され、ユーザー（不図示）によりシステム
の電源が遮断及びその後再投入されると、リセット回路
１２によりシステムのリセット動作が行われシステム全
体が初期状態となる。

【０００４】

【発明が解決しようとする課題】しかしながら、一般的
なシステムでは、手動による電源の遮断が行われてから
ある一定の時間は電源のＯＮ状態が保持されているた
め、電源を一旦遮断してから再度投入するまでにある程
度の時間を設けなければならず、また、上述したような
従来のものにおいては、手動により電源の遮断及び投入
を行うため、システムのリセット動作を行うために時間
がかかってしまうという問題点がある。本発明は、上述
したような従来の技術が有する問題点に鑑みてなされた
ものであって、手動によりシステムの電源を一旦遮断し
てその後に再度電源を投入することなく、システムのリ
セット動作を行うことができるシステムリセットインタ
ーロック回路を提供することを目的とする。

【０００５】

【課題を解決するための手段】上記目的を達成するため
本発明は、システム全体の動作制御を行う制御手段と、
前記システムのリセット動作を行うリセット回路とを有
し、前記システムの動作中にリセット動作を行うシステ
ムリセットインターロック回路であって、前記制御手段
は、前記リセット動作が必要となるタイミングにおいて
リセット信号を出力するリセット信号出力手段を有する
ことを特徴とする。また、前記リセット信号出力手段に
おけるリセット信号出力から前記リセット回路における
リセット動作までの時間を設定するタイマーを有するこ
とを特徴とする。

【０００６】

【作用】上記のように構成された本発明では、システム
動作中においてリセット動作が必要となる場合、制御手
段内に設けられたリセット信号出力手段からリセット信
号が出力され、出力されたリセット信号に従ってリセッ
ト回路が動作し、システムのリセット動作が行われる。
このように、手動によらずに自動的にシステム動作中に
おけるシステムリセットが行われる。

【０００７】

【実施例】以下に、本発明の実施例について図面を参照
して説明する。図１は、本発明のシステムリセットイン
ターロック回路の一実施例を示すブロック図である。本
実施例は図１に示すように、システム全体の制御を行う
制御手段であるＣＰＵ１と、システムのリセット動作を
行うリセット回路２と、リセット回路２の動作時間を制
御するタイマー３と、ＡＮＤゲート４と、インバートゲ
ート６とから主に構成されている。ここで、ＡＮＤゲー
ト４の第１の入力端子はインバートゲート６の出力端子
に接続され、ＡＮＤゲート４の第２の入力端子はＣＰＵ
１に接続され、ＡＮＤゲート４の出力端子はタイマー３
に接続され、インバートゲート６の入力端子はリセット
回路２に接続されている。

【０００８】以下に、上述したシステムにおけるリセッ
ト動作について説明する。図２は、図１に示したシステ
ムにおけるリセット動作について説明するためのタイミ
ングチャートである。通常、電源が投入されるとリセッ
ト回路２が動作し、システムのリセット動作が行われて
通常動作が開始される。通常動作が行われている状態に
おいて、再度システムのリセット動作が必要になると、
ＣＰＵ１内のリセット信号出力手段の働きによりＣＰＵ
１の出力がＨレベルとなる。通常動作中におけるリセッ
ト回路２の出力はＬレベルであるため、インバートゲー
ト６の入力はＬレベルとなり、ＡＮＤゲート４の入力端
子のうちインバートゲート６に接続された端子にはＨレ
ベル信号が入力される。また、ＡＮＤゲート４のもう一
方の入力端子にはＣＰＵ１の出力であるＨレベル信号が
入力される。

【０００９】それにより、ＡＮＤゲート４の出力はＨレ
ベルとなり、タイマー３が動作し、タイマーカウントが
開始される。タイマーカウント開始後、予め決められた
一定時間が経過すると、タイマー３からＨレベル信号が
出力され、リセット回路２が再び動作し、図２に示すよ
うなタイミングにてシステムリセット信号が一定の時間
出力される。ここで、タイマー３において予め決めらて
いる一定時間、すなわちＣＰＵ１におけるリセット信号
出力からシステムリセットまでの時間は、システムにお
けるインターロック時間により異なる。その後、システ
ムリセットが終了すると、図２に示すように、全ての出
力がＬレベル出力となり、ＣＰＵ１及び他の回路がそれ
ぞれ初期状態に戻る。

【００１０】また、インターロック時間が必要でない場
合は、タイマー３を削除することもできる。上記実施例
は、制御装置等の、動作中に制御パラメータ等の変更の
ためにリセット動作が要求されるシステムにおいて有効
である。

【００１１】

【発明の効果】本発明は、以上説明したように構成され
ているので以下に記載するような効果を奏する。請求項
１に記載のものにおいては、制御手段が、リセット動作
が必要となるタイミングにおいてリセット信号を出力す
るリセット信号出力手段を有する構成としたため、シス
テム動作中においてリセット動作が必要となる場合、手
動によらず自動的にリセット動作を行うことができる。
これにより、リセット動作のための時間を短縮すること
ができる。請求項２に記載のものにおいては、リセット
信号出力手段におけるリセット信号出力からリセット回
路におけるリセット動作までの時間を設定するタイマー
を有する構成としたため、システムのインターロック時
間に合ったリセット時間を設定することができる。

【図面の簡単な説明】

【図１】本発明のシステムリセットインターロック回路
の一実施例を示すブロック図である。

【図２】図１に示したシステムにおけるリセット動作に
ついて説明するためのタイミングチャートである。

【図３】従来のリセット動作を必要とするシステムの一
構成例を示すブロック図である。

【符号の説明】

１ ＣＰＵ ２ リセット回路 ３ タイマー ４ ＡＮＤゲート ６ インバートゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】 システム全体の動作制御を行う制御手段
   と、前記システムのリセット動作を行うリセット回路と
   を有し、前記システムの動作中にリセット動作を行うシ
   ステムリセットインターロック回路であって、 前記制御手段は、前記リセット動作が必要となるタイミ
   ングにおいてリセット信号を出力するリセット信号出力
   手段を有することを特徴とするシステムリセットインタ
   ーロック回路。
2. 【請求項２】 請求項１に記載のシステムリセットイン
   ターロック回路において、 前記リセット信号出力手段におけるリセット信号出力か
   ら前記リセット回路におけるリセット動作までの時間を
   設定するタイマーを有することを特徴とするシステムリ
   セットインターロック回路。