JPH0444987B2 - - Google Patents
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- JPH0444987B2 JPH0444987B2 JP60087872A JP8787285A JPH0444987B2 JP H0444987 B2 JPH0444987 B2 JP H0444987B2 JP 60087872 A JP60087872 A JP 60087872A JP 8787285 A JP8787285 A JP 8787285A JP H0444987 B2 JPH0444987 B2 JP H0444987B2
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- JP
- Japan
- Prior art keywords
- timer
- reset
- output
- general
- input
- Prior art date
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、シングル・チツプ・マイクロコン
ピユータ、特にその汎用タイマに関するものであ
る。
ピユータ、特にその汎用タイマに関するものであ
る。
第２図は従来のシングル・チツプ・マイクロコ
ンピユータの汎用タイマをウオツチドツグタイマ
として使用する場合の構成を示すブロツク図であ
り、図において１はシングル・チツプ・マイクロ
コンピユータ、２は汎用タイマ、３はタイマ入出
力端子、４はタイマ出力制御回路で、出力機能の
ときは、“０”レベルアクテイブのＮチヤンネル
オープンドレイン回路が動作する。５はカウン
タ、６はタイマ機能制御レジスタ、７はCPU、
８はROM、９はRAM、１０は汎用入出力回路、
１１はリセツト入力端子、１２は外部リセツト入
力、１３はプルアツプ抵抗、１４，１５はワンシ
ヨツトマルチバイブレータである。
ンピユータの汎用タイマをウオツチドツグタイマ
として使用する場合の構成を示すブロツク図であ
り、図において１はシングル・チツプ・マイクロ
コンピユータ、２は汎用タイマ、３はタイマ入出
力端子、４はタイマ出力制御回路で、出力機能の
ときは、“０”レベルアクテイブのＮチヤンネル
オープンドレイン回路が動作する。５はカウン
タ、６はタイマ機能制御レジスタ、７はCPU、
８はROM、９はRAM、１０は汎用入出力回路、
１１はリセツト入力端子、１２は外部リセツト入
力、１３はプルアツプ抵抗、１４，１５はワンシ
ヨツトマルチバイブレータである。
次に動作について説明する。
外部リセツト入力端子１２を“０”レベルにす
ると、リセツト入力端子１１が“０”レベルにな
り、シングル・チツプ・マイクロコンピユータ１
は直ちにリセツト状態に移行する。このとき、プ
ログララムによつて入力機能と出力機能の切り換
えが行なわれる端子は入力機能のモードとなる。
タイマ入出力端子３も入力モードとなり、プルア
ツプ抵抗１３のため、電位は“１”レベルとな
る。
ると、リセツト入力端子１１が“０”レベルにな
り、シングル・チツプ・マイクロコンピユータ１
は直ちにリセツト状態に移行する。このとき、プ
ログララムによつて入力機能と出力機能の切り換
えが行なわれる端子は入力機能のモードとなる。
タイマ入出力端子３も入力モードとなり、プルア
ツプ抵抗１３のため、電位は“１”レベルとな
る。
外部リセツト入力端子１２を“１”レベルにす
ると、リセツト入力端子１１が“１”レベルとな
り、CPU７は所定のタイミングでプログラムの
実行を開始する。このプログラムの初期設定の部
分に、汎用タイマ２の機能の設定も含まれる。タ
イマの設定は、まずタイマ機能設定レジスタ６を
操作してカウンタ５のカウント源を閉じ、次にカ
ウンタ５のカウンタそのものとリロードレジスタ
に所定のカウント数を設定し、次にタイマ機能設
定レジスタ６を再度操作してタイマ出力制御回路
４を能動してタイマ入出力端子３を出力モードに
し、カウンタ５のカウント源を内部クロツクにす
る。
ると、リセツト入力端子１１が“１”レベルとな
り、CPU７は所定のタイミングでプログラムの
実行を開始する。このプログラムの初期設定の部
分に、汎用タイマ２の機能の設定も含まれる。タ
イマの設定は、まずタイマ機能設定レジスタ６を
操作してカウンタ５のカウント源を閉じ、次にカ
ウンタ５のカウンタそのものとリロードレジスタ
に所定のカウント数を設定し、次にタイマ機能設
定レジスタ６を再度操作してタイマ出力制御回路
４を能動してタイマ入出力端子３を出力モードに
し、カウンタ５のカウント源を内部クロツクにす
る。
以上の操作で汎用タイマ２の初期設定が完了す
るが、タイマ入出力端子３の電位は“１”レベル
のままである。マイクロコンピユータ１が正常動
作中は、定期的にカウンタ５の値を書き直すプロ
グラムになつており、オーバフローは生じない
が、マイクロコンピユータ１が暴走して、カウン
タ５の値を書き直すルーチンを実行しなくなれ
ば、カウンタ５はオーバフローを生じ、タイマ入
出力端子３の出力は“０”レベルになる。
るが、タイマ入出力端子３の電位は“１”レベル
のままである。マイクロコンピユータ１が正常動
作中は、定期的にカウンタ５の値を書き直すプロ
グラムになつており、オーバフローは生じない
が、マイクロコンピユータ１が暴走して、カウン
タ５の値を書き直すルーチンを実行しなくなれ
ば、カウンタ５はオーバフローを生じ、タイマ入
出力端子３の出力は“０”レベルになる。
この変化によりワンシヨツトマルチバイブレー
タ１４のＱ出力端子から正のパルスが発生する。
このパルスの立下がりによつて次段のワンシヨツ
トマルチバイブレータ１５の出力端子からマイ
クロコンピユータ１のリセツトに十分な幅のパル
スが発生する。これがリセツト入力端子１１に伝
達され、マイクロコンピユータ１はリセツト動作
を行ない、タイマ入出力端子３は入力モードとな
つて、プルアツプ抵抗１３により、電位は“１”
レベルに戻る。以下、リセツト入力端子１２を
“１”レベルにした場合と同様な動作が行なわれ
る。
タ１４のＱ出力端子から正のパルスが発生する。
このパルスの立下がりによつて次段のワンシヨツ
トマルチバイブレータ１５の出力端子からマイ
クロコンピユータ１のリセツトに十分な幅のパル
スが発生する。これがリセツト入力端子１１に伝
達され、マイクロコンピユータ１はリセツト動作
を行ない、タイマ入出力端子３は入力モードとな
つて、プルアツプ抵抗１３により、電位は“１”
レベルに戻る。以下、リセツト入力端子１２を
“１”レベルにした場合と同様な動作が行なわれ
る。
上記の場合に外付けのワンシヨツトマルチバイ
ブレータ１４，１５による遅延回路を省いて、タ
イマ入出力端子３とリセツト入力端子１１を連結
すると、タイマ入出力端子３の出力が“０”レベ
ルになつた途端リセツトがかかり始め、汎用タイ
マ２が入力モードになり、リセツトパルスの幅が
極めて狭くなり、リセツト回路が内部で完全な動
作を行なわなくなることがある。
ブレータ１４，１５による遅延回路を省いて、タ
イマ入出力端子３とリセツト入力端子１１を連結
すると、タイマ入出力端子３の出力が“０”レベ
ルになつた途端リセツトがかかり始め、汎用タイ
マ２が入力モードになり、リセツトパルスの幅が
極めて狭くなり、リセツト回路が内部で完全な動
作を行なわなくなることがある。
従来のシングル・チツプ・マイクロコンピユー
タは以上のように構成されていて、汎用タイマ２
をウオツチドツグタイマとして用いるためには、
遅延回路を外付けする必要があるという問題点が
あつた。
タは以上のように構成されていて、汎用タイマ２
をウオツチドツグタイマとして用いるためには、
遅延回路を外付けする必要があるという問題点が
あつた。
この発明は、上記のような従来のものの問題点
に鑑みてなされたもので、汎用タイマをウオツチ
ドツグタイマに用いる場合にも、外付けの遅延回
路を必要としないシングル・チツプ・マイクロコ
ンピユータを提供することを目的とするものであ
る。
に鑑みてなされたもので、汎用タイマをウオツチ
ドツグタイマに用いる場合にも、外付けの遅延回
路を必要としないシングル・チツプ・マイクロコ
ンピユータを提供することを目的とするものであ
る。
この発明に係るマイクロコンピユータは、内部
に汎用タイマ２のタイマ機能設定回路６のリセツ
トタイミングを当該マイクロコンピユータ内の他
の部分のリセツトタイミングより遅延させる遅延
回路を内蔵したものである。
に汎用タイマ２のタイマ機能設定回路６のリセツ
トタイミングを当該マイクロコンピユータ内の他
の部分のリセツトタイミングより遅延させる遅延
回路を内蔵したものである。
この発明においては、カウンタ５のオーバフロ
ーが生じ、タイマ入出力端子３の出力が“０”レ
ベルになると、他の部分にリセツトがかかり始め
るが、汎用タイマ自体２にリセツトがかかるのは
内蔵遅延回路によつて遅れ、汎用タイマ２が入力
モードになるのが遅れ、内部リセツト回路が完全
に動作を行なう。
ーが生じ、タイマ入出力端子３の出力が“０”レ
ベルになると、他の部分にリセツトがかかり始め
るが、汎用タイマ自体２にリセツトがかかるのは
内蔵遅延回路によつて遅れ、汎用タイマ２が入力
モードになるのが遅れ、内部リセツト回路が完全
に動作を行なう。
第１図はこの発明の実施例を示すブロツク図で
あり、図において３，４，５，６，７，８，９，
１０，１１，１３は第２図の同一符号が示すもの
と同一のものであり、１ａはこの発明に係るマイ
クロコンピユータ、２ａはこの発明に係る汎用タ
イマ、１６はリセツトタイミング遅延回路であ
る。
あり、図において３，４，５，６，７，８，９，
１０，１１，１３は第２図の同一符号が示すもの
と同一のものであり、１ａはこの発明に係るマイ
クロコンピユータ、２ａはこの発明に係る汎用タ
イマ、１６はリセツトタイミング遅延回路であ
る。
次に動作について説明する。
リセツト入力端子１１を“０”レベルにする
と、シングル・チツプ・マイクロコンピユータ１
ａは汎用タイマ２ａ部分を除いて直ちにリセツト
状態に移行する。汎用タイマ２ａも所定の遅延の
後、リセツト状態となり、タイマ入出力端子３は
入力モードとなる。リセツト入力端子１１に
“０”レベルを印加することをやめると、プルア
ツプ抵抗１３の作用により、リセツト入力端子１
１電圧は“１”レベルとなり、CPU７は所定の
タイミングでプログラムの実行を開始する。
CPU７がプログラムの実行を開始する以前に、
リセツトタイミング遅延回路１６の出力は、リセ
ツトを解除する状態になつている。
と、シングル・チツプ・マイクロコンピユータ１
ａは汎用タイマ２ａ部分を除いて直ちにリセツト
状態に移行する。汎用タイマ２ａも所定の遅延の
後、リセツト状態となり、タイマ入出力端子３は
入力モードとなる。リセツト入力端子１１に
“０”レベルを印加することをやめると、プルア
ツプ抵抗１３の作用により、リセツト入力端子１
１電圧は“１”レベルとなり、CPU７は所定の
タイミングでプログラムの実行を開始する。
CPU７がプログラムの実行を開始する以前に、
リセツトタイミング遅延回路１６の出力は、リセ
ツトを解除する状態になつている。
CPU７のプログラムの初期設定の部分に、汎
用タイマ２ａの機能の設定も含まれる。タイマの
設定は従来のものの場合と全く同様に、まずタイ
マ機能設定レジスタ６を操作してカウンタ５のカ
ウント源を閉じ次にカウンタ５のカウンタそのも
のとリロードレジスタに所定のカウント数を設定
し、次にタイマ機能設定レジスタ６を再度操作し
てタイマ出力制御回路４を能動にしてタイマ入出
力端子３を出力モードにし、カウンタ５のカウン
ト源を内部クロツクとする。
用タイマ２ａの機能の設定も含まれる。タイマの
設定は従来のものの場合と全く同様に、まずタイ
マ機能設定レジスタ６を操作してカウンタ５のカ
ウント源を閉じ次にカウンタ５のカウンタそのも
のとリロードレジスタに所定のカウント数を設定
し、次にタイマ機能設定レジスタ６を再度操作し
てタイマ出力制御回路４を能動にしてタイマ入出
力端子３を出力モードにし、カウンタ５のカウン
ト源を内部クロツクとする。
以上の操作で汎用タイマ２ａの初期設定が完了
するが、タイマ入出力端子３の電位は“１”レベ
ルのままである。マイクロコンピユータ１ａが正
常動作中は、定期的にカウンタ５の値を書き直す
プログラムになつており、オーバフローは生じな
いが、マイクロコンピユータ１ａが暴走して、カ
ウンタ５の値を書き直すルーチンを実行しなくな
れば、カウンタ５はオーバフローを生じ、タイマ
入出力端子３の出力は“０”レベルになる。タイ
マ入出力端子３は直接リセツト入力端子１１に接
続されているため、マイクロコンピユータ１ａ
は、汎用タイマ２ａ部分を除いて直ちにリセツト
状態に移行する。汎用タイマ２ａもリセツトタイ
ミング遅延回路１６による遅延の後、リセツトさ
れ、タイマ入出力端子３は入力モードとなつて、
“０”レベル出力がなくなり、プルアツプ抵抗１
３の作用によつて“１”レベルに戻り、CPU７
は所定のタイミングでプログラムの実行を開始す
る。CPU７がプログラムの実行を開始する以前
に、リセツトタイミング遅延回路１６の出力は、
リセツトを解除する状態になつている。以下、同
様の動作が行なわれる。
するが、タイマ入出力端子３の電位は“１”レベ
ルのままである。マイクロコンピユータ１ａが正
常動作中は、定期的にカウンタ５の値を書き直す
プログラムになつており、オーバフローは生じな
いが、マイクロコンピユータ１ａが暴走して、カ
ウンタ５の値を書き直すルーチンを実行しなくな
れば、カウンタ５はオーバフローを生じ、タイマ
入出力端子３の出力は“０”レベルになる。タイ
マ入出力端子３は直接リセツト入力端子１１に接
続されているため、マイクロコンピユータ１ａ
は、汎用タイマ２ａ部分を除いて直ちにリセツト
状態に移行する。汎用タイマ２ａもリセツトタイ
ミング遅延回路１６による遅延の後、リセツトさ
れ、タイマ入出力端子３は入力モードとなつて、
“０”レベル出力がなくなり、プルアツプ抵抗１
３の作用によつて“１”レベルに戻り、CPU７
は所定のタイミングでプログラムの実行を開始す
る。CPU７がプログラムの実行を開始する以前
に、リセツトタイミング遅延回路１６の出力は、
リセツトを解除する状態になつている。以下、同
様の動作が行なわれる。
なお、上記実施例ではリセツトタイミング遅延
回路１６が汎用タイマ２ａのみのリセツトを遅延
させる例を示したが、他の入出力回路１０などの
リセツトも遅延させる構成としてもよい。
回路１６が汎用タイマ２ａのみのリセツトを遅延
させる例を示したが、他の入出力回路１０などの
リセツトも遅延させる構成としてもよい。
また、上記実施例ではリセツトタイミング遅延
回路１６の出力は入力をある時間そのまま遅延さ
せたものであつたが、汎用タイマ２ａがマイクロ
コンピユータ１ａ内の他のリセツトより遅れてリ
セツトされ、汎用タイマ２ａの機能設定を行なう
時までに、リセツトが解除される構成であればど
のような構成にしても同様の効果を奏する。
回路１６の出力は入力をある時間そのまま遅延さ
せたものであつたが、汎用タイマ２ａがマイクロ
コンピユータ１ａ内の他のリセツトより遅れてリ
セツトされ、汎用タイマ２ａの機能設定を行なう
時までに、リセツトが解除される構成であればど
のような構成にしても同様の効果を奏する。
また、上記においては、リセツト回路が“０”
レベルでリセツトを行なう場合について説明した
が、“１”レベルでリセツトを行なうことにして
もよい。
レベルでリセツトを行なう場合について説明した
が、“１”レベルでリセツトを行なうことにして
もよい。
タイマ入出力端子３の出力形式はＮチヤンネル
オープンドレイン形式に限ることなく、また、上
記実施例のように汎用タイマ２ａが外部端子から
の入力機能を有するものでない場合も同様の効果
を得ることができる。
オープンドレイン形式に限ることなく、また、上
記実施例のように汎用タイマ２ａが外部端子から
の入力機能を有するものでない場合も同様の効果
を得ることができる。
以上のように、この発明によれば、汎用タイマ
をウオツチドツグタイマとして使用する場合も、
外付け回路が必要でなく、シングル・チツプ・マ
イクロコンピユータを使用するシステムの小型、
軽量化に有利で安価に構成できるという効果があ
る。
をウオツチドツグタイマとして使用する場合も、
外付け回路が必要でなく、シングル・チツプ・マ
イクロコンピユータを使用するシステムの小型、
軽量化に有利で安価に構成できるという効果があ
る。
なお、従来の構造で狭いリセツトパルスでも確
実にリセツトが行なわれるように構成しても、リ
セツトを要する周辺回路を有するシステムに使用
する場合は、外部に遅延回路が必要となるが、こ
の発明によれば、ウオツチドツグタイマのリセツ
トパルスの最小時間を保証することができるの
で、外部の遅延回路がこの場合にも不要であると
いう効果がある。
実にリセツトが行なわれるように構成しても、リ
セツトを要する周辺回路を有するシステムに使用
する場合は、外部に遅延回路が必要となるが、こ
の発明によれば、ウオツチドツグタイマのリセツ
トパルスの最小時間を保証することができるの
で、外部の遅延回路がこの場合にも不要であると
いう効果がある。
第１図はこの発明の一実施例を示すブロツク
図、第２図は従来のシングル・チツプ・マイクロ
コンピユータの汎用タイマをウオツチドツグタイ
マとして使用する場合の構成を示すブロツク図で
ある。 図において１ａはシングル・チツプ・マイクロ
コンピユータ、２ａは汎用タイマ、３はタイマ入
出力端子、４はタイマ出力制御回路、５はカウン
タ、６はタイマ機能制御レジスタ、７はCPU、
８はROM、９はRAM、１０は汎用入出力回路、
１１はリセツト入力端子、１３はプルアツプ抵
抗、１６はリセツトタイミング遅延回路である。
なお各図中同一符号は同一の部分を示すものとす
る。
図、第２図は従来のシングル・チツプ・マイクロ
コンピユータの汎用タイマをウオツチドツグタイ
マとして使用する場合の構成を示すブロツク図で
ある。 図において１ａはシングル・チツプ・マイクロ
コンピユータ、２ａは汎用タイマ、３はタイマ入
出力端子、４はタイマ出力制御回路、５はカウン
タ、６はタイマ機能制御レジスタ、７はCPU、
８はROM、９はRAM、１０は汎用入出力回路、
１１はリセツト入力端子、１３はプルアツプ抵
抗、１６はリセツトタイミング遅延回路である。
なお各図中同一符号は同一の部分を示すものとす
る。
Claims (1)
- 【特許請求の範囲】 １ １つのチツプ内に中央処理装置、メモリ装
置、および汎用タイマを集積した集積回路装置を
用いるシングル・チツプ・マイクロコンピユータ
において、 上記汎用タイマはタイマ機能設定回路により、
出力を行つたり、出力を禁止したりするように制
御されるタイマ出力端子を備え、 上記タイマ機能設定回路は通常動作時、上記中
央処理装置による操作で上記制御を行うよう動作
し、さらに上記タイマ機能設定回路はリセツト
時、上記タイマ出力端子を出力禁止状態に設定す
るよう制御し、 上記タイマ機能設定回路のリセツトタイミング
を当該マイクロコンピユータの他の部分のリセツ
トタイミングより遅延させる遅延回路を内蔵する
ことを特徴とするシングル・チツプ・マイクロコ
ンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087872A JPS61246866A (ja) | 1985-04-24 | 1985-04-24 | シングル・チツプ・マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087872A JPS61246866A (ja) | 1985-04-24 | 1985-04-24 | シングル・チツプ・マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61246866A JPS61246866A (ja) | 1986-11-04 |
| JPH0444987B2 true JPH0444987B2 (ja) | 1992-07-23 |
Family
ID=13926957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60087872A Granted JPS61246866A (ja) | 1985-04-24 | 1985-04-24 | シングル・チツプ・マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61246866A (ja) |
-
1985
- 1985-04-24 JP JP60087872A patent/JPS61246866A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61246866A (ja) | 1986-11-04 |
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