JPS6010774A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6010774A JPS6010774A JP58119080A JP11908083A JPS6010774A JP S6010774 A JPS6010774 A JP S6010774A JP 58119080 A JP58119080 A JP 58119080A JP 11908083 A JP11908083 A JP 11908083A JP S6010774 A JPS6010774 A JP S6010774A
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- JP
- Japan
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- base
- type
- inp
- emitter
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置に係り、特に価電子帯にスパイク状
の障壁を設けたＰＮＰ型へテロ接合トランジスタに関す
る。
の障壁を設けたＰＮＰ型へテロ接合トランジスタに関す
る。
（２）技術の背景
従来、バイポーラ型のトランジスタのスイッチング時間
の高速化を図るためには次式で表わされるスイッチング
時間（τＳ）が小さくなる様に工夫していた。
の高速化を図るためには次式で表わされるスイッチング
時間（τＳ）が小さくなる様に工夫していた。
ここでＲし：ベース抵抗Ｉ ＣＣコレクタ容量ＣＬ：負
荷容量ＩＲＬ’負荷抵抗、τし ：ベース中少数キャリ
ヤのトランジェントクイムで表わせる。
荷容量ＩＲＬ’負荷抵抗、τし ：ベース中少数キャリ
ヤのトランジェントクイムで表わせる。
上式から高速のスイッチング時間τＳを得るにはバイポ
ーラトランジスタベース抵抗Ｒ）を小さくシ、且つベー
ス中の少数キャリヤのトランジェントタイムτ−を短く
する必要があることが解る。
ーラトランジスタベース抵抗Ｒ）を小さくシ、且つベー
ス中の少数キャリヤのトランジェントタイムτ−を短く
する必要があることが解る。
（３）従来技術の問題点
上記したＲ１の値を小さくするためにはベース領域の面
積を小さくし微細加工技術によってトランジスタの寸法
を微細化すると共にトランジスタのベース領域の厚さを
小さくして電子がベースを通過する時間、即ちτＳを短
くする努力が払われている。
積を小さくし微細加工技術によってトランジスタの寸法
を微細化すると共にトランジスタのベース領域の厚さを
小さくして電子がベースを通過する時間、即ちτＳを短
くする努力が払われている。
ベースを微細化するためには従来のトランジスタ形成工
程に３枚のホトマスクを用いてホトエツチングによる３
回の加工を必要とするのでホトマスクの位置合せに一定
の誤差を持つ分だけ余裕を持った設計を行なう必要があ
りベースの縮小には限界があったがセルファライニング
（ｓｅｌｆ −ａｌｔｇｎｉｎｇ）技術により１回のホ
トマスク即ちホトエツチングを用いた５ｕｐｅｒ ５ｅ
ｌｆ ａｌｉｇｎｅｄ ＰｒｏｃｅｓｓＴｅｃｈｎｏａ
ｌｏｇｙ （ＳＳＴ ）等が提案され従来のブレーナ型
トランジスタに比べてベース領域の大きさを１／３に縮
小し、伝搬遅延時間６３ピコ秒／ゲートを得た報告がな
されているが微細化してベース領域を小さくするには現
在の技術では限界に達しているのが現状である。
程に３枚のホトマスクを用いてホトエツチングによる３
回の加工を必要とするのでホトマスクの位置合せに一定
の誤差を持つ分だけ余裕を持った設計を行なう必要があ
りベースの縮小には限界があったがセルファライニング
（ｓｅｌｆ −ａｌｔｇｎｉｎｇ）技術により１回のホ
トマスク即ちホトエツチングを用いた５ｕｐｅｒ ５ｅ
ｌｆ ａｌｉｇｎｅｄ ＰｒｏｃｅｓｓＴｅｃｈｎｏａ
ｌｏｇｙ （ＳＳＴ ）等が提案され従来のブレーナ型
トランジスタに比べてベース領域の大きさを１／３に縮
小し、伝搬遅延時間６３ピコ秒／ゲートを得た報告がな
されているが微細化してベース領域を小さくするには現
在の技術では限界に達しているのが現状である。
（４）発明の目的
本発明は上記従来の欠点に鑑みなされたものでベース抵
抗Ｒｂを下げるためにベース部に移動度の高いｎタイプ
の半導体を用いるとともにエミッタ・ベース接合部の価
電子帯にスパイク状の障壁を設は該障壁を本来移動度の
低いホールを通過させる事により、高速のホールをベー
スに注入し、少数キャリヤのトランジェントタイムτし
の減少を図った半導体装置を提供することを目的とす
るものである。
抗Ｒｂを下げるためにベース部に移動度の高いｎタイプ
の半導体を用いるとともにエミッタ・ベース接合部の価
電子帯にスパイク状の障壁を設は該障壁を本来移動度の
低いホールを通過させる事により、高速のホールをベー
スに注入し、少数キャリヤのトランジェントタイムτし
の減少を図った半導体装置を提供することを目的とす
るものである。
（５）発明の構成
上記目的は本発明によればエミッタとベース間のヘテロ
接合面の価電子帯にスパイク状の障壁を形成し、該障壁
を乗り越えた初速のついた高速なホールを上記ベースへ
注入するようにしたことを特徴とするＰＮＰへテロ接合
の半導体装置を提供することによって達成される。
接合面の価電子帯にスパイク状の障壁を形成し、該障壁
を乗り越えた初速のついた高速なホールを上記ベースへ
注入するようにしたことを特徴とするＰＮＰへテロ接合
の半導体装置を提供することによって達成される。
（６）発明の実施例
以下本発明の一実施例を図面について詳記する。
第１図は本発明の動作時のエネルギーバンド図を示すも
ので具体的にはＰ−１ｎＰ ／ ｎ−ＩｎＧａＡｓ／
Ｐ−ＩｎＧａＡｓのへテロ構造を有する化合物半導体に
ついて説明する。
ので具体的にはＰ−１ｎＰ ／ ｎ−ＩｎＧａＡｓ／
Ｐ−ＩｎＧａＡｓのへテロ構造を有する化合物半導体に
ついて説明する。
上記のＰ型のＩｎＰで構成されたエミッタとｎ型のＩｎ
ＧａＡｓで構成したベースが順方向にバイアスされると
通常ホールはベース中に注入されるが、第１図に示すよ
うにベース・エミッタ接合を急峻部４をなすようにする
と価電子帯にスパイク状の障壁２が生じるためにホール
１は上記障壁２を越えたものしかベース領域に注入され
ないためにホール１の持つポテンシャルエネルギーは運
動エネルギーに変換されてベース中を５ Ｘ １０りｃ
ｍ ／ ｓｅｃの初速度を持って５００人厚０ベース中
を０．１ピコ秒程度で通過する。又、ベース部分がｎ−
１ｎＧａＡｓで構成されているので電子の移動度は太き
（なり、ベース抵抗Ｒｈは小さくなる。更にベース中の
少数キャリヤのトランジェントタイムτし について考
察した場合、ホールは元来移動度が低いとされているが
障壁２を形成して初速度を持ったホールをベースへ注入
すればスイッチング時間τＳの早いＰＮＰへテロ接合バ
イポーラトランジスタを得ることが出来る。
ＧａＡｓで構成したベースが順方向にバイアスされると
通常ホールはベース中に注入されるが、第１図に示すよ
うにベース・エミッタ接合を急峻部４をなすようにする
と価電子帯にスパイク状の障壁２が生じるためにホール
１は上記障壁２を越えたものしかベース領域に注入され
ないためにホール１の持つポテンシャルエネルギーは運
動エネルギーに変換されてベース中を５ Ｘ １０りｃ
ｍ ／ ｓｅｃの初速度を持って５００人厚０ベース中
を０．１ピコ秒程度で通過する。又、ベース部分がｎ−
１ｎＧａＡｓで構成されているので電子の移動度は太き
（なり、ベース抵抗Ｒｈは小さくなる。更にベース中の
少数キャリヤのトランジェントタイムτし について考
察した場合、ホールは元来移動度が低いとされているが
障壁２を形成して初速度を持ったホールをベースへ注入
すればスイッチング時間τＳの早いＰＮＰへテロ接合バ
イポーラトランジスタを得ることが出来る。
なお、エミッタにＰ−１ｎＰをベースにＮ −Ｉｎ Ｇ
ａＡｓを選択すると上記したスパイク状の障壁２は０．
４８ｅＶ、伝導帯のエネルギー差４は０．１１ｅＶとな
る。
ａＡｓを選択すると上記したスパイク状の障壁２は０．
４８ｅＶ、伝導帯のエネルギー差４は０．１１ｅＶとな
る。
尚、第１図で３は電子を５はフェルミレベルを示す。
上記したバイポーラ型のＰＮＰへテロ接合トランジスタ
の構造の一実施例を第２図に示す。
の構造の一実施例を第２図に示す。
第２図に於て６はＩｎＰのＰ十 基板であり気相成長法
により上記基板６上に第１層目のＰ型のＩｎＧａＡｓ層
７を形成し、更に該Ｐ型−Ｉｎ ＧａＡｓ層上にｎ型５
− ＯＴｎＧａＡｓ層８を更にその上にＰ型のＩｎＰ層９を
形成し、第３層目のＩｎＰ層のエミッタ領域を残して第
２層目のｎ型ＩｎＧａ’ＡｓＮ迄エツチング９ａ、９ｂ
を施してベース電極と成るＡｕＧｅ／Ａｕの電極１１．
１２を第２Ｎ目のｎｌｎＧａＡｓ層８上に形成しアロう
イングしオーミックコンタクトを取ってベースと成し、
第３Ｎ目のＰ型１ｎＰ層９並びにｐ中型ＩｎＰ ６の裏
面にＡｕ／ Ｚｎ／ Ａｕの電極１０．１３を形成して
オーミックをとってエミッタ及びコレクタ電極とするこ
とでＰＮＰへテロ接合バイポーラトランジスタが構成で
きる。
により上記基板６上に第１層目のＰ型のＩｎＧａＡｓ層
７を形成し、更に該Ｐ型−Ｉｎ ＧａＡｓ層上にｎ型５
− ＯＴｎＧａＡｓ層８を更にその上にＰ型のＩｎＰ層９を
形成し、第３層目のＩｎＰ層のエミッタ領域を残して第
２層目のｎ型ＩｎＧａ’ＡｓＮ迄エツチング９ａ、９ｂ
を施してベース電極と成るＡｕＧｅ／Ａｕの電極１１．
１２を第２Ｎ目のｎｌｎＧａＡｓ層８上に形成しアロう
イングしオーミックコンタクトを取ってベースと成し、
第３Ｎ目のＰ型１ｎＰ層９並びにｐ中型ＩｎＰ ６の裏
面にＡｕ／ Ｚｎ／ Ａｕの電極１０．１３を形成して
オーミックをとってエミッタ及びコレクタ電極とするこ
とでＰＮＰへテロ接合バイポーラトランジスタが構成で
きる。
上記構成で第２層目のｎ−Ｉｎ ＧａＡｓ層８と第３層
のＰ−１ｎＰ層９とのＰＮ接合を気相成長装置によって
急峻に形成するための一実施例を第３図及び第４図につ
いて説明する。
のＰ−１ｎＰ層９とのＰＮ接合を気相成長装置によって
急峻に形成するための一実施例を第３図及び第４図につ
いて説明する。
第３図及び第４図は上記気相成長装置を示す側断面図で
ある。
ある。
上記気相成長装置は第１の領域１４と第２の領域１５を
有し、第１の領域１４には１ｎ１６が設けられ、管１７
からはＬとＰＣＩＩ ３のガスが導入６− される。
有し、第１の領域１４には１ｎ１６が設けられ、管１７
からはＬとＰＣＩＩ ３のガスが導入６− される。
一方第２の領域１５にはＧａ１８が設けられており管６
からはＨ２とＡｓＣ１２３ガスが導入される。
からはＨ２とＡｓＣ１２３ガスが導入される。
領域１４と領域１５間には区切り板２０が設けられてお
り更には基板２１としては第２図に示す基板６上に第１
層目のＰ−ＩｎＧａＡｓ層７が形成されたものが配置さ
れているとする。上記基板２１を配置した基板ホルダー
２２は気相成長装置内で前後に移動可能に設けられてい
る。第３図では基板２１はガス流の下流方向に引いてい
るため基板２１には領域１４．１５を流れる反応ガスが
接触して基板２１上にＩｎＧａＡｓの気相成長が行われ
ている。次に第４図に示すように基板ホルダー２２をガ
ス流の上流に移動させ区切り板２０に対接させると領域
１４の反応ガスのみ基板２（に接触しＩｎＰが成長する
。
り更には基板２１としては第２図に示す基板６上に第１
層目のＰ−ＩｎＧａＡｓ層７が形成されたものが配置さ
れているとする。上記基板２１を配置した基板ホルダー
２２は気相成長装置内で前後に移動可能に設けられてい
る。第３図では基板２１はガス流の下流方向に引いてい
るため基板２１には領域１４．１５を流れる反応ガスが
接触して基板２１上にＩｎＧａＡｓの気相成長が行われ
ている。次に第４図に示すように基板ホルダー２２をガ
ス流の上流に移動させ区切り板２０に対接させると領域
１４の反応ガスのみ基板２（に接触しＩｎＰが成長する
。
このように気相成長させるとＰ−ＩｎＰ層とｎ−ＩｎＧ
ａＡｓ層間のへテロ接合面を急峻にすることが可能とな
る。即ち従来ではＮ型のＩｎＧａＡｓ層成長後に次のガ
ス吹き込みまでＩｎＧａＡｓ層の形成された基板２１を
待機させる待機法を取っているためにその間に基板上に
成長したＩｎＧａＡｓ層が劣化していたが本発明でガス
の切換えを機械的なシャッタ構造で行なうためにヘテロ
接合面を急峻にすることが出来る。
ａＡｓ層間のへテロ接合面を急峻にすることが可能とな
る。即ち従来ではＮ型のＩｎＧａＡｓ層成長後に次のガ
ス吹き込みまでＩｎＧａＡｓ層の形成された基板２１を
待機させる待機法を取っているためにその間に基板上に
成長したＩｎＧａＡｓ層が劣化していたが本発明でガス
の切換えを機械的なシャッタ構造で行なうためにヘテロ
接合面を急峻にすることが出来る。
（７）発明の効果
本発明は叙上の如く構成し動作させたのでベース部分の
ｎ型半導体によってベース抵抗Ｒ）を小さくすることが
出来ると共にエミッタ、ベース間の接合を急峻にし、こ
れら接合部の価電子帯にスパイク状の障壁を形成したの
で初速の与えられたホールをエミッタ、ベース間に通過
させることが出来るのでスイッチング特性が０．１ピコ
秒程度のバイポーラ型ＰＮＰ ）ランジスタを得ること
が出来る結果を有する。
ｎ型半導体によってベース抵抗Ｒ）を小さくすることが
出来ると共にエミッタ、ベース間の接合を急峻にし、こ
れら接合部の価電子帯にスパイク状の障壁を形成したの
で初速の与えられたホールをエミッタ、ベース間に通過
させることが出来るのでスイッチング特性が０．１ピコ
秒程度のバイポーラ型ＰＮＰ ）ランジスタを得ること
が出来る結果を有する。
第１図は本発明の半導体装置の動作時のエネルギーバン
ド図、第２図は本発明の半導体装置の一実施例を示す側
断面図、第３図及び第４図は本発明の半導体装置を気相
成長法で得る場合の気相成長装置の動作を説明する側断
面図である。 １・・・ホール ２・・・スパイク状障壁 。 ３・・・電子 ４・・・急峻部 ６・・・基板 ７ ・・・Ｐ−ＩｎＧａＡｓ層 ８・・
・ｎ−ＩｎＧａＡｓ層 ９・・・Ｐ−１０２層１０・・
・エミッタ電極 １１．１２・・・ベース電極 １３・
・・コレクタ電極 １４．１５・・・第１及び第２領域 １６・・・ＩｎＰ １８・・・Ｇａ ２１・・・基板 ９− 第２図
ド図、第２図は本発明の半導体装置の一実施例を示す側
断面図、第３図及び第４図は本発明の半導体装置を気相
成長法で得る場合の気相成長装置の動作を説明する側断
面図である。 １・・・ホール ２・・・スパイク状障壁 。 ３・・・電子 ４・・・急峻部 ６・・・基板 ７ ・・・Ｐ−ＩｎＧａＡｓ層 ８・・
・ｎ−ＩｎＧａＡｓ層 ９・・・Ｐ−１０２層１０・・
・エミッタ電極 １１．１２・・・ベース電極 １３・
・・コレクタ電極 １４．１５・・・第１及び第２領域 １６・・・ＩｎＰ １８・・・Ｇａ ２１・・・基板 ９− 第２図
Claims (1)
- エミッタとベース間のへテロ接合面の価電子帯にスパイ
ク状の障壁を形成し、該障壁を乗り越えた初速のついた
高速なホールを該ベースに注入するようにしたことを特
徴とするＰＮＰへテロ接合の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119080A JPS6010774A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119080A JPS6010774A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010774A true JPS6010774A (ja) | 1985-01-19 |
Family
ID=14752379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119080A Pending JPS6010774A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010774A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229878A (ja) * | 1986-03-04 | 1987-10-08 | Fujitsu Ltd | 高速半導体装置 |
| US5206524A (en) * | 1988-09-28 | 1993-04-27 | At&T Bell Laboratories | Heterostructure bipolar transistor |
| US5283448A (en) * | 1989-11-29 | 1994-02-01 | Texas Instruments Incorporated | MESFET with indium gallium arsenide etch stop |
| US5925783A (en) * | 1994-11-17 | 1999-07-20 | Bayer Aktiengesellschaft | Process for the preparation of isocyanates |
| US6188137B1 (en) * | 1995-05-25 | 2001-02-13 | Sharp Kabushiki Kaisha | Ohmic electrode structure, semiconductor device including such ohmic electrode structure, and method for producing such semiconductor device |
| US7851648B2 (en) | 2002-12-19 | 2010-12-14 | Basf Aktiengesellschaft | Method for the continuous production of isocyanates |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4943583A (ja) * | 1972-08-30 | 1974-04-24 | ||
| JPS4998970A (ja) * | 1973-01-24 | 1974-09-19 | ||
| JPS5185677A (ja) * | 1975-01-27 | 1976-07-27 | Hitachi Ltd |
-
1983
- 1983-06-30 JP JP58119080A patent/JPS6010774A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4943583A (ja) * | 1972-08-30 | 1974-04-24 | ||
| JPS4998970A (ja) * | 1973-01-24 | 1974-09-19 | ||
| JPS5185677A (ja) * | 1975-01-27 | 1976-07-27 | Hitachi Ltd |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229878A (ja) * | 1986-03-04 | 1987-10-08 | Fujitsu Ltd | 高速半導体装置 |
| US5206524A (en) * | 1988-09-28 | 1993-04-27 | At&T Bell Laboratories | Heterostructure bipolar transistor |
| US5283448A (en) * | 1989-11-29 | 1994-02-01 | Texas Instruments Incorporated | MESFET with indium gallium arsenide etch stop |
| US6057567A (en) * | 1989-11-29 | 2000-05-02 | Texas Instruments Incorporated | Integrated circuit and method |
| US5925783A (en) * | 1994-11-17 | 1999-07-20 | Bayer Aktiengesellschaft | Process for the preparation of isocyanates |
| US6188137B1 (en) * | 1995-05-25 | 2001-02-13 | Sharp Kabushiki Kaisha | Ohmic electrode structure, semiconductor device including such ohmic electrode structure, and method for producing such semiconductor device |
| US7851648B2 (en) | 2002-12-19 | 2010-12-14 | Basf Aktiengesellschaft | Method for the continuous production of isocyanates |
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