JPH0945894A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0945894A JPH0945894A JP21019195A JP21019195A JPH0945894A JP H0945894 A JPH0945894 A JP H0945894A JP 21019195 A JP21019195 A JP 21019195A JP 21019195 A JP21019195 A JP 21019195A JP H0945894 A JPH0945894 A JP H0945894A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 ダブルリセス構造をばらつきの少ない形状に
形成しうるようにして耐圧特性のばらつきを抑制する。 【構成】 半絶縁性ＧａＡｓ基板１上に、ｉ−ＧａＡｓ
バッファ層２、ＩｎＧａＡｓ電子走行層３、ｎ−ＡｌＧ
ａＡｓ電子供給層４、ｎ−ＩｎＧａＰスペーサ層５、ｎ
+ −ＧａＡｓコンタクト層６を成長させた後、ソース電
極７およびドレイン電極８を形成する〔（ａ）〕。第２
のリセスのパターンの開口を有するフォトレジスト膜９
ａを形成し、これをマスクとしてｎ+ −ＧａＡｓコンタ
クト層６を選択的にエッチングし、続いてｎ−ＩｎＧａ
Ｐスペーサ層５を選択的にエッチングして第１のリセス
を形成する〔（ｂ）〕。次に、ｎ+ −ＧａＡｓコンタク
ト層６を選択的にサイドエッチして、第１のリセスを形
成する〔（ｃ）〕。その後、Ａｌの蒸着とリフトオフに
よりゲート電極１０を形成する〔（ｄ）〕。
形成しうるようにして耐圧特性のばらつきを抑制する。 【構成】 半絶縁性ＧａＡｓ基板１上に、ｉ−ＧａＡｓ
バッファ層２、ＩｎＧａＡｓ電子走行層３、ｎ−ＡｌＧ
ａＡｓ電子供給層４、ｎ−ＩｎＧａＰスペーサ層５、ｎ
+ −ＧａＡｓコンタクト層６を成長させた後、ソース電
極７およびドレイン電極８を形成する〔（ａ）〕。第２
のリセスのパターンの開口を有するフォトレジスト膜９
ａを形成し、これをマスクとしてｎ+ −ＧａＡｓコンタ
クト層６を選択的にエッチングし、続いてｎ−ＩｎＧａ
Ｐスペーサ層５を選択的にエッチングして第１のリセス
を形成する〔（ｂ）〕。次に、ｎ+ −ＧａＡｓコンタク
ト層６を選択的にサイドエッチして、第１のリセスを形
成する〔（ｃ）〕。その後、Ａｌの蒸着とリフトオフに
よりゲート電極１０を形成する〔（ｄ）〕。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタの製造方法に関し、特にヘテロ接合界面に形成され
る２次元電子ガスをチャネルとして用い、ゲート電極が
ダブルリセス部に形成される高周波電力用電界効果トラ
ンジスタの製造方法に関するものである。
スタの製造方法に関し、特にヘテロ接合界面に形成され
る２次元電子ガスをチャネルとして用い、ゲート電極が
ダブルリセス部に形成される高周波電力用電界効果トラ
ンジスタの製造方法に関するものである。
【０００２】
【従来の技術】この種のＧａＡｓ／ＡｌＧａＡｓ系電界
効果トランジスタでは、電子供給層であるＡＩＧａＡｓ
とヘテロ接合するＧａＡｓあるいはＩｎＧａＡｓとの界
面に生じる２次元電子ガスを利用して動作させる。この
構造のトランジスタは、電子供給層中のドナー準位と空
間的に分離されるので、電気的散乱を受けにくく、高速
動作が可能になり、現在では衛星通信用の低雑音素子と
して実用化されるまでに至っている。
効果トランジスタでは、電子供給層であるＡＩＧａＡｓ
とヘテロ接合するＧａＡｓあるいはＩｎＧａＡｓとの界
面に生じる２次元電子ガスを利用して動作させる。この
構造のトランジスタは、電子供給層中のドナー準位と空
間的に分離されるので、電気的散乱を受けにくく、高速
動作が可能になり、現在では衛星通信用の低雑音素子と
して実用化されるまでに至っている。
【０００３】而して、最近、これらの２次元電子ガスを
をチャネルとして用いた電界効果トランジスタを高周波
電力用の電界効果トランジスタとして利用する動きがあ
る。高周波電力用の素子とするためには、低雑音素子の
開発で行なってきた方法を修正しなければならない。ヘ
テロ接合電界効果トランジスタを電力用素子として用い
ることができるようにするには耐圧を向上させることが
必要となる。
をチャネルとして用いた電界効果トランジスタを高周波
電力用の電界効果トランジスタとして利用する動きがあ
る。高周波電力用の素子とするためには、低雑音素子の
開発で行なってきた方法を修正しなければならない。ヘ
テロ接合電界効果トランジスタを電力用素子として用い
ることができるようにするには耐圧を向上させることが
必要となる。
【０００４】耐圧を向上させるために、従来よりリセス
をダブルリセス構造にする方法が採用されてきている。
その従来例の工程順断面図を図２（ａ）〜（ｄ）に示
す。まず、図２（ａ）に示すように、半絶縁性ＧａＡｓ
基板１上に、ｉ−ＧａＡｓバッファ層２、ＩｎＧａＡｓ
電子走行層３、ｎ−ＡｌＧａＡｓ電子供給層４、ｎ- −
ＧａＡｓスペーサ層５ａ、ｎ+ −ＧａＡｓコンタクト層
６を順次エピタキシャル成長させた後、コンタクト層６
上に、ソース電極７およびドレイン電極８を形成する。
をダブルリセス構造にする方法が採用されてきている。
その従来例の工程順断面図を図２（ａ）〜（ｄ）に示
す。まず、図２（ａ）に示すように、半絶縁性ＧａＡｓ
基板１上に、ｉ−ＧａＡｓバッファ層２、ＩｎＧａＡｓ
電子走行層３、ｎ−ＡｌＧａＡｓ電子供給層４、ｎ- −
ＧａＡｓスペーサ層５ａ、ｎ+ −ＧａＡｓコンタクト層
６を順次エピタキシャル成長させた後、コンタクト層６
上に、ソース電極７およびドレイン電極８を形成する。
【０００５】次に、図２（ｂ）に示すように〔図２
（ｂ）以降の図では、基板１およびバッファ層２の図示
は省略されている〕、形成すべき１段目のリセス形状の
開口を有するフォトレジスト膜９ｂを形成し、これをマ
スクとするエッチングを行って、１段目のリセスを形成
する。続いて、図２（ｃ）のように、２段目のリセス形
状の開口を有するフォトレジスト膜９ｃを形成し、これ
をマスクとするエッチングを行って、２段目のリセス形
成する。次に、ショットキー金属材料の蒸着とリフトオ
フにより、図２（ｄ）に示すように、ゲート電極を形成
する。
（ｂ）以降の図では、基板１およびバッファ層２の図示
は省略されている〕、形成すべき１段目のリセス形状の
開口を有するフォトレジスト膜９ｂを形成し、これをマ
スクとするエッチングを行って、１段目のリセスを形成
する。続いて、図２（ｃ）のように、２段目のリセス形
状の開口を有するフォトレジスト膜９ｃを形成し、これ
をマスクとするエッチングを行って、２段目のリセス形
成する。次に、ショットキー金属材料の蒸着とリフトオ
フにより、図２（ｄ）に示すように、ゲート電極を形成
する。
【０００６】
【発明が解決しようとする課題】上述したように、ダブ
ルリセス構造を採用することにより素子耐圧は向上する
が、耐圧特性は、ダブルリセスを形成している部分のう
ち、２段目のリセス高さに大きく依存する。２段目のリ
セス高さは１段目のリセスを形成する時に決定される。
ところが、ｎ- −ＧａＡｓスペーサ層５ａとｎ+ −Ｇａ
Ａｓコンタクト層とのエッチングの選択性は余り高くな
い。従って、エッチング時の温度、時間、またはエピタ
キシャル層の性質によってダブルリセスのエッチング形
状が左右される。そのため、１段目のリセスのエッチン
グ深さにばらつきが生じやすく、この形状の不正確さの
ため、耐圧特性を一意的に決められないという問題点が
あった。例えば、１段目のリセスのエッチングが不足し
ている場合にはコンタクト層が第１のリセスの底に残
り、また過剰エッチングが行われた場合には電子供給層
の表面が露出してしまい第２のリセスが形成されないこ
とになってしまう。特に、マルチフィンガ構造を採る電
力用トランジスタでは、エッチングレートの面内ばらつ
きの影響を受け易いため、このような寸法安定性の低い
プロセスを採用している場合には歩留りが大きく低下し
てしまう。また、第１のリセスを形成する際にコンタク
ト層のエッチング残りが発生した場合には、耐圧が低下
するばかりでなく、ゲートリークが増大し、またゲート
容量の増大に伴って高周波特性が劣化する。
ルリセス構造を採用することにより素子耐圧は向上する
が、耐圧特性は、ダブルリセスを形成している部分のう
ち、２段目のリセス高さに大きく依存する。２段目のリ
セス高さは１段目のリセスを形成する時に決定される。
ところが、ｎ- −ＧａＡｓスペーサ層５ａとｎ+ −Ｇａ
Ａｓコンタクト層とのエッチングの選択性は余り高くな
い。従って、エッチング時の温度、時間、またはエピタ
キシャル層の性質によってダブルリセスのエッチング形
状が左右される。そのため、１段目のリセスのエッチン
グ深さにばらつきが生じやすく、この形状の不正確さの
ため、耐圧特性を一意的に決められないという問題点が
あった。例えば、１段目のリセスのエッチングが不足し
ている場合にはコンタクト層が第１のリセスの底に残
り、また過剰エッチングが行われた場合には電子供給層
の表面が露出してしまい第２のリセスが形成されないこ
とになってしまう。特に、マルチフィンガ構造を採る電
力用トランジスタでは、エッチングレートの面内ばらつ
きの影響を受け易いため、このような寸法安定性の低い
プロセスを採用している場合には歩留りが大きく低下し
てしまう。また、第１のリセスを形成する際にコンタク
ト層のエッチング残りが発生した場合には、耐圧が低下
するばかりでなく、ゲートリークが増大し、またゲート
容量の増大に伴って高周波特性が劣化する。
【０００７】また、従来例では、ダブルリセスを形成す
るのに２回のフォトリソグラフィ工程を必要とし、工数
が多くかかるという問題点もあった。本発明は、従来例
のこのような問題点に鑑みてなされたものであって、そ
の目的は、第１に、正確な形状のダブルリセスを形成し
うるようにして耐圧特性のばらつきを抑制することであ
り、第２に、ダブルリセスをより少ない工数により形成
しうるようにすることである。
るのに２回のフォトリソグラフィ工程を必要とし、工数
が多くかかるという問題点もあった。本発明は、従来例
のこのような問題点に鑑みてなされたものであって、そ
の目的は、第１に、正確な形状のダブルリセスを形成し
うるようにして耐圧特性のばらつきを抑制することであ
り、第２に、ダブルリセスをより少ない工数により形成
しうるようにすることである。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の電界効果トランジスタの製造方法は、
（１）高抵抗化合物半導体基板上に、電子走行層、電子
供給層、スペーサ層およびスペーサ層とはエッチング性
を異にする材料からなるコンタクト層を順に成長させる
工程と、（２）前記コンタクト層上にゲート電極形成領
域に開口を有するフォトレジスト膜を形成する工程と、
（３）前記フォトレジスト膜をマスクとして前記コンタ
クト層を選択的にエッチングする工程と、（４）前記フ
ォトレジスト膜をマスクとして前記スペーサ層を選択的
にエッチングして第２リセス部を形成する工程と、
（５）前記フォトレジスト膜をマスクとして前記コンタ
クト層を選択的にサイドエッチして第１リセス部を形成
する工程と、（６）前記電子供給層に対しショットキー
障壁を形成する材料を前記第２リセス内に充填してゲー
ト電極を形成する工程と、を備える。
めの本発明の電界効果トランジスタの製造方法は、
（１）高抵抗化合物半導体基板上に、電子走行層、電子
供給層、スペーサ層およびスペーサ層とはエッチング性
を異にする材料からなるコンタクト層を順に成長させる
工程と、（２）前記コンタクト層上にゲート電極形成領
域に開口を有するフォトレジスト膜を形成する工程と、
（３）前記フォトレジスト膜をマスクとして前記コンタ
クト層を選択的にエッチングする工程と、（４）前記フ
ォトレジスト膜をマスクとして前記スペーサ層を選択的
にエッチングして第２リセス部を形成する工程と、
（５）前記フォトレジスト膜をマスクとして前記コンタ
クト層を選択的にサイドエッチして第１リセス部を形成
する工程と、（６）前記電子供給層に対しショットキー
障壁を形成する材料を前記第２リセス内に充填してゲー
ト電極を形成する工程と、を備える。
【０００９】
【作用】本発明の電界効果トランジスタの製造方法で
は、電子供給層とコンタクト層との間に、これらの半導
体層とはエッチング性を異にする材料からなるスペーサ
層を設け（例えば、電子供給層、コンタクト層をそれぞ
れＡｌＧａＡｓ、ＧａＡｓで形成し、スペーサ層をＩｎ
ＧａＰにより形成する）、エピタキシャル成長の完了
後、第２のリセスのパターンの開口を有するフォトレジ
スト膜を形成し、これをマスクとして、 コンタクト層の選択エッチング、 スペーサの選択エッチング、 コンタクト層のサイドエッチ、 の３段階のエッチングを経てダブルリセスを形成する。
は、電子供給層とコンタクト層との間に、これらの半導
体層とはエッチング性を異にする材料からなるスペーサ
層を設け（例えば、電子供給層、コンタクト層をそれぞ
れＡｌＧａＡｓ、ＧａＡｓで形成し、スペーサ層をＩｎ
ＧａＰにより形成する）、エピタキシャル成長の完了
後、第２のリセスのパターンの開口を有するフォトレジ
スト膜を形成し、これをマスクとして、 コンタクト層の選択エッチング、 スペーサの選択エッチング、 コンタクト層のサイドエッチ、 の３段階のエッチングを経てダブルリセスを形成する。
【００１０】上記の製造方法によれば、コンタクト層と
スペーサ層とはエッチング性を異にしているため、上記
〜のエッチングにおいて、およびのエッチング
時にスペーサ層がエッチングされることがなく、のエ
ッチング時にはコンタクト層はエッチングされない。し
たがって、第１のリセスの高さはコンタクト層の膜厚と
なり、また第２のリセスの高さはスペーサ層の膜厚によ
って決定される。また、のエッチングにおいて、コン
タクト層のエッチング残りが発生しないようにすること
ができる
スペーサ層とはエッチング性を異にしているため、上記
〜のエッチングにおいて、およびのエッチング
時にスペーサ層がエッチングされることがなく、のエ
ッチング時にはコンタクト層はエッチングされない。し
たがって、第１のリセスの高さはコンタクト層の膜厚と
なり、また第２のリセスの高さはスペーサ層の膜厚によ
って決定される。また、のエッチングにおいて、コン
タクト層のエッチング残りが発生しないようにすること
ができる
【００１１】すなわち、本発明によれば、耐圧特性に重
要な第２のリセスの高さはエピタキシャル成長の段階で
決定できるとともに、ダブルリセスの形状も一意的に決
定される。したがって、素子の耐圧特性などがばらつか
ないようにすることができる。また、高周波特性などの
特性の劣化を防止して歩留りの向上を図ることができ
る。また、ダブルリセス構造を１回のフォトリソグラフ
ィ工程で形成することができるようになるので、工程の
簡素化を実現することができる。
要な第２のリセスの高さはエピタキシャル成長の段階で
決定できるとともに、ダブルリセスの形状も一意的に決
定される。したがって、素子の耐圧特性などがばらつか
ないようにすることができる。また、高周波特性などの
特性の劣化を防止して歩留りの向上を図ることができ
る。また、ダブルリセス構造を１回のフォトリソグラフ
ィ工程で形成することができるようになるので、工程の
簡素化を実現することができる。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１（ａ）〜（ｄ）
は、本発明の一実施例の電界効果トランジスタの製造方
法を示す工程断面図である。まず、図２（ａ）に示すよ
うに、半絶縁性ＧａＡｓ基板１上に、ｉ−ＧａＡｓバッ
ファ層２、ＩｎＧａＡｓ電子走行層３、ｎ−ＡｌＧａＡ
ｓ電子供給層４、ｎ−ＩｎＧａＰスペーサ層５、ｎ+ −
ＧａＡｓコンタクト層６を順次エピタキシャル成長させ
た後、コンタクト層６上に、ソース電極７およびドレイ
ン電極８を形成する。電子走行層は、ＧａＡｓを用いて
形成してもよい。
て図面を参照して詳細に説明する。図１（ａ）〜（ｄ）
は、本発明の一実施例の電界効果トランジスタの製造方
法を示す工程断面図である。まず、図２（ａ）に示すよ
うに、半絶縁性ＧａＡｓ基板１上に、ｉ−ＧａＡｓバッ
ファ層２、ＩｎＧａＡｓ電子走行層３、ｎ−ＡｌＧａＡ
ｓ電子供給層４、ｎ−ＩｎＧａＰスペーサ層５、ｎ+ −
ＧａＡｓコンタクト層６を順次エピタキシャル成長させ
た後、コンタクト層６上に、ソース電極７およびドレイ
ン電極８を形成する。電子走行層は、ＧａＡｓを用いて
形成してもよい。
【００１３】次に、フォトリソグラフィ法を適用して、
第２のリセスのパターンの開口を有するフォトレジスト
膜９ａを形成し、これをマスクとして硫酸系エッチャン
トを用いてｎ+ −ＧａＡｓコンタクト層６を選択的にエ
ッチングする。このエッチングはｎ−ＩｎＧａＰスペー
サ層５の表面で自動的に停止する。続いて、フォトレジ
スト膜９ａをマスクとして、塩酸系エッチャントを用い
てｎ−ＩｎＧａＰスペーサ層５を選択的にエッチングし
て第１のリセスを形成する。このエッチング時には、ｎ
+ −ＧａＡｓコンタクト層６やｎ−ＡｌＧａＡｓ電子供
給層４がエッチングされることはない〔図１（ｂ）：図
１（ｂ）以降の図では、ＧａＡｓ基板１およびバッファ
層２の図示は省略されている〕。
第２のリセスのパターンの開口を有するフォトレジスト
膜９ａを形成し、これをマスクとして硫酸系エッチャン
トを用いてｎ+ −ＧａＡｓコンタクト層６を選択的にエ
ッチングする。このエッチングはｎ−ＩｎＧａＰスペー
サ層５の表面で自動的に停止する。続いて、フォトレジ
スト膜９ａをマスクとして、塩酸系エッチャントを用い
てｎ−ＩｎＧａＰスペーサ層５を選択的にエッチングし
て第１のリセスを形成する。このエッチング時には、ｎ
+ −ＧａＡｓコンタクト層６やｎ−ＡｌＧａＡｓ電子供
給層４がエッチングされることはない〔図１（ｂ）：図
１（ｂ）以降の図では、ＧａＡｓ基板１およびバッファ
層２の図示は省略されている〕。
【００１４】次に、フォトレジスト膜９ａをマスクとし
て、硫酸系エッチャントを用いてｎ+ −ＧａＡｓコンタ
クト層６を選択的にサイドエッチして、第１のリセスを
形成する〔図１（ｃ）〕。その後、アルミニウムの蒸着
を行ってゲート電極１０を形成し、不要のアルミニウム
膜をフォトレジスト膜９ａとともに除去して本実施例に
よる電界効果トランジスタの製作が完了する〔図１
（ｄ）〕。
て、硫酸系エッチャントを用いてｎ+ −ＧａＡｓコンタ
クト層６を選択的にサイドエッチして、第１のリセスを
形成する〔図１（ｃ）〕。その後、アルミニウムの蒸着
を行ってゲート電極１０を形成し、不要のアルミニウム
膜をフォトレジスト膜９ａとともに除去して本実施例に
よる電界効果トランジスタの製作が完了する〔図１
（ｄ）〕。
【００１５】
【発明の効果】以上説明したように、本発明の電界効果
トランジスタの製造方法は、電子走行層とコンタクト層
との間に、これらとはエッチング性を異にする半導体か
らなるスペーサ層を介在せしめ、これらの半導体層のエ
ッチング選択比を利用してダブルリセス構造を形成する
ものであるので、本発明によれば、２段目のリセス高さ
をスペーサ層の膜厚とすることができ、また、ダブルリ
セスの形状をエピタキシャル成長層の膜厚によって一意
的に決定できるため、素子の耐圧特性などのばらつきを
抑制することができる。また、高周波特性の劣化を防止
して高い歩留りで製造することができるようになる。ま
た、ダブルリセスを１回のフォトリソグラフィ工程によ
り形成することができるめ、プロセスの簡素化を実現で
きる。
トランジスタの製造方法は、電子走行層とコンタクト層
との間に、これらとはエッチング性を異にする半導体か
らなるスペーサ層を介在せしめ、これらの半導体層のエ
ッチング選択比を利用してダブルリセス構造を形成する
ものであるので、本発明によれば、２段目のリセス高さ
をスペーサ層の膜厚とすることができ、また、ダブルリ
セスの形状をエピタキシャル成長層の膜厚によって一意
的に決定できるため、素子の耐圧特性などのばらつきを
抑制することができる。また、高周波特性の劣化を防止
して高い歩留りで製造することができるようになる。ま
た、ダブルリセスを１回のフォトリソグラフィ工程によ
り形成することができるめ、プロセスの簡素化を実現で
きる。
【図１】本発明の一実施例を説明するための工程順断面
図。
図。
【図２】従来例の工程順断面図。
１ 半絶縁性ＧａＡｓ基板 ２ ｉ−ＧＡＡｓバッファ層 ３ ＩｎＧａＡｓ電子走行層 ４ ｎ−ＡｌＧａＡｓ電子供給層 ５ ｎ−ＩｎＧａＰスペーサ層 ５ａ ｎ- −ＧａＡｓスペーサ層 ６ ｎ+ −ＧａＡｓコンタクト層 ７ ソース電極 ８ ドレイン電極 ９ａ、９ｂ、９ｃ フォトレジスト膜 １０ ゲート電極
Claims (3)
- 【請求項１】 （１）高抵抗化合物半導体基板上に、電
子走行層、電子供給層、該電子供給層とはエッチング性
を異にする材料からなるスペーサ層および該スペーサ層
とはエッチング性を異にする材料からなるコンタクト層
を順に成長させる工程と、 （２）前記コンタクト層上にゲート電極形成領域上に開
口を有するフォトレジスト膜を形成する工程と、 （３）前記フォトレジスト膜をマスクとして前記コンタ
クト層を選択的にエッチングする工程と、 （４）前記フォトレジスト膜をマスクとして前記スペー
サ層を選択的にエッチングして第２リセス部を形成する
工程と、 （５）前記フォトレジスト膜をマスクとして前記コンタ
クト層を選択的にサイドエッチして第１リセス部を形成
する工程と、 （６）前記電子供給層に対しショットキー障壁を形成す
る材料を前記第２リセス内に充填してゲート電極を形成
する工程と、を備えることを特徴とする電界効果トラン
ジスタの製造方法。 - 【請求項２】 前記電子走行層がＩｎＧａＡｓまたはＧ
ａＡｓにより形成され、前記電子供給層がＡｌＧａＡｓ
により形成されることを特徴とする請求項１記載の電界
効果トランジスタの製造方法。 - 【請求項３】 前記スペーサ層がＩｎＧａＰにより形成
され、前記コンタクト層がＧａＡｓにより形成されるこ
とを特徴とする請求項１記載の電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21019195A JP2716015B2 (ja) | 1995-07-27 | 1995-07-27 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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