JPH0954149A

JPH0954149A - 半導体磁電変換装置

Info

Publication number: JPH0954149A
Application number: JP7209570A
Authority: JP
Inventors: Atsunobu Kawamoto; 厚信河本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-08-17
Filing date: 1995-08-17
Publication date: 1997-02-25
Also published as: US5659249A

Abstract

(57)【要約】【課題】半導体磁電変換装置において、出力電圧にお
ける温度補償性能を向上させる。【解決手段】ホール素子と、該ホール素子からの出力
電圧を差動増幅する差動増幅回路と、該差動増幅回路の
定電流源をなす定電流回路と、該差動増幅回路からの出
力電圧を増幅する増幅回路とからなる半導体磁電変換装
置において、上記増幅回路の出力段における電流−電圧
変換回路を構成する電流−電圧変換抵抗の温度特性によ
って、上記ホール素子における入力抵抗の温度特性を打
ち消すようにすると共に、上記差動増幅回路の負荷抵抗
と、上記定電流回路の定電流値を設定する設定抵抗と、
上記増幅回路の負荷抵抗とにおけるそれぞれの温度特性
を互いに打ち消し合うようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ホール素子により
磁界の強さを測定する半導体磁電変換装置に関するもの
であり、特にその出力特性における温度依存性の改善に
関するものである。

【０００２】

【従来の技術】ホール素子は、加えられた磁界の強さに
比例する電圧を出力する素子であり、磁束密度−電圧変
換素子として用いられる。該ホール素子と信号処理回路
とが同一の半導体基板上に形成され、１チップ化された
ホールＩＣが半導体磁電変換装置として利用されてい
る。

【０００３】図５は、従来におけるホールＩＣの回路例
を示した回路図である。図５において、ホールＩＣ１
は、ホール素子２と、２つのＮＰＮ型トランジスタＱ
１，Ｑ２と２つの抵抗Ｒ１，Ｒ２とからなり、該ホール
素子２からの出力電圧を差動増幅する差動増幅回路と、
５つのＮＰＮ型トランジスタＱ３，Ｑ４，Ｑ８，Ｑ１
０，Ｑ１１と４つのＰＮＰ型トランジスタＱ５，Ｑ６，
Ｑ７，Ｑ９と２つの抵抗Ｒ４，Ｒ５とからなり、上記差
動増幅回路の定電流源をなす定電流回路と、２つのバッ
ファ回路１２，１５とオペアンプ１４と２つのＮＰＮ型
トランジスタＱ１７，Ｑ１８と３つの抵抗Ｒ１３，Ｒ１
６，Ｒ１９とからなり、上記差動増幅回路からの出力電
圧を増幅して出力する増幅回路とからなる。

【０００４】ホール素子２は、半導体基板上にエピタキ
シャル層を用いて設けられており、外部からの電源が供
給される供給端子である入力端子２ａ及び２ｂと、磁界
の強さに比例した電圧信号を出力する出力端子２ｃ及び
２ｄとを備える。上記出力端子２ｃにはＮＰＮ型トラン
ジスタＱ１のベースが接続され、該出力端子２ｄにはＮ
ＰＮ型トランジスタＱ２のベースが接続されている。ま
た、上記入力端子２ａは電源電圧Ｖccを供給する外部の
安定化電源（以下、外部電源と呼ぶ）に接続されてお
り、上記入力端子２ｂは接地されている。

【０００５】上記ＮＰＮ型トランジスタＱ１のコレクタ
は、ベース拡散抵抗である抵抗Ｒ１を介して外部電源に
接続されており、上記ＮＰＮ型トランジスタＱ２のコレ
クタは、ベース拡散抵抗である抵抗Ｒ２を介して外部電
源に接続されている。また、ＮＰＮ型トランジスタＱ１
及びＱ２のエミッタが互いに接続され、該接続部はＮＰ
Ｎ型トランジスタＱ３のコレクタに接続されている。該
ＮＰＮ型トランジスタＱ３とＮＰＮ型トランジスタＱ４
でカレントミラーを形成しており、ＮＰＮ型トランジス
タＱ３及びＱ４のベースは互いに接続され、該接続部に
ＮＰＮ型トランジスタＱ４のコレクタが接続され、更
に、ＮＰＮ型トランジスタＱ３及びＱ４のエミッタはそ
れぞれ接地されている。

【０００６】また、ＰＮＰ型トランジスタＱ５，Ｑ６，
Ｑ７，Ｑ９、ＮＰＮ型トランジスタＱ８，Ｑ１０，Ｑ１
１、ベース拡散抵抗である抵抗Ｒ４及びベース拡散抵抗
である抵抗Ｒ５で形成された定電流回路が、上記ＮＰＮ
型トランジスタＱ３及びＱ４で形成されたカレントミラ
ーの電流源をなしている。上記ＰＮＰ型トランジスタＱ
５，Ｑ６，Ｑ７で１つのカレントミラーを形成してお
り、ＮＰＮ型トランジスタＱ１０，Ｑ１１でもう１つの
カレントミラーを形成している。ＰＮＰ型トランジスタ
Ｑ５〜Ｑ７のエミッタとＮＰＮ型トランジスタＱ８のコ
レクタはそれぞれ外部電源に接続されており、ＰＮＰ型
トランジスタＱ５〜Ｑ７及びＮＰＮ型トランジスタＱ８
の各ベースが互いに接続されており、該接続部にはＰＮ
Ｐ型トランジスタＱ９のエミッタが接続されている。

【０００７】上記ＮＰＮ型トランジスタＱ８のエミッタ
は抵抗Ｒ４を介して接地され、上記ＰＮＰ型トランジス
タＱ９のコレクタも接地されている。ＮＰＮ型トランジ
スタＱ１０及びＱ１１のベースは互いに接続され、該接
続部にＮＰＮ型トランジスタＱ１０のコレクタが接続さ
れ、更に、ＮＰＮ型トランジスタＱ１０のエミッタが接
地され、ＮＰＮ型トランジスタＱ１１のエミッタが抵抗
Ｒ５を介して接地されている。上記ＰＮＰ型トランジス
タＱ５のコレクタはＮＰＮ型トランジスタＱ１０のコレ
クタに接続され、ＰＮＰ型トランジスタＱ６のコレクタ
とＰＮＰ型トランジスタＱ９のベースが接続され、該接
続部がＮＰＮ型トランジスタＱ１１のコレクタに接続さ
れている。

【０００８】また、上記ＰＮＰ型トランジスタＱ７のコ
レクタは、上記ＮＰＮ型トランジスタＱ４のコレクタに
接続され、ＮＰＮ型トランジスタＱ３及びＱ４からなる
カレントミラーに電流を供給している。上記抵抗Ｒ１と
ＮＰＮ型トランジスタＱ１のコレクタとの接続部は、バ
ッファ回路１２の入力端子に接続されており、バッファ
回路１２の出力端子は、ベース拡散抵抗である抵抗Ｒ１
３を介してオペアンプ１４の−入力端子に接続されてい
る。上記抵抗Ｒ２とＮＰＮ型トランジスタＱ２のコレク
タとの接続部は、バッファ回路１５の入力端子に接続さ
れており、バッファ回路１５の出力端子は、ベース拡散
抵抗である抵抗Ｒ１６を介してオペアンプ１４の＋入力
端子に接続されている。

【０００９】オペアンプ１４の出力端子は、ＮＰＮ型ト
ランジスタＱ１７及びＱ１８のベースに接続され、該Ｎ
ＰＮ型トランジスタＱ１７のコレクタはオペアンプ１４
の＋入力端子に接続されており、ＮＰＮ型トランジスタ
Ｑ１８のコレクタは、上記バッファ回路１２の出力端子
と抵抗Ｒ１３との接続部に接続されている。上記ＮＰＮ
型トランジスタＱ１７及びＱ１８のエミッタは互いに接
続され、該接続部は、エピタキシャル層を用いて形成さ
れた抵抗（以下、エピ抵抗と呼ぶ）である抵抗Ｒ１９を
介して接地されている。ＮＰＮ型トランジスタＱ１７，
Ｑ１８の各エミッタ及び抵抗Ｒ１９との接続部が、ホー
ルＩＣ１の出力端子をなす。

【００１０】上記のような回路構成において、ホール素
子２に磁界を加えると、該ホール素子２の出力端子２ｃ
と２ｄ間に加えられた磁界に比例したホール電圧ＶHが
発生する。該ホール電圧ＶHは、下記（１）式のように
表すことができる。ＶH＝ＫH×（ｉH×Ｂ／ｄ）×ｆH ＝ＫH×（Ｖcc／Ｒin）×（Ｂ／ｄ）×ｆH ……………………（１）ここで、上記（１）式において、ＶHはホール電圧、ＫH
はホール係数、ｉHはホール素子駆動電流、Ｂは磁束密
度、ｄはホール素子２の厚み、ｆHはホール素子２の形
状による係数、Ｖccは印加電源電圧、Ｒinはホール素子
２の入力抵抗である。

【００１１】上記ホール電圧ＶHに基づいて、ＮＰＮ型
トランジスタＱ１及びＱ２を流れるコレクタ電流ｉa及
びｉbの値に差が生じる。すなわち、ホール素子２の出
力端子２ｃ及び２ｄの内、出力端子２ｃの電位が高くな
るように磁界が加えられると、コレクタ電流ｉaはコレ
クタ電流ｉbよりも大きくなる。従って、抵抗Ｒ１にお
ける電圧降下は抵抗Ｒ２における電圧降下よりも大きく
なることから、バッファ回路１５の入力電圧はバッファ
回路１２の入力電圧よりも高くなり、バッファ回路１２
の出力電圧はバッファ回路１５の出力電圧よりも低くな
る。

【００１２】しかし、オペアンプ１４の２つの入力端子
は同電位であると見なせるため、バッファ回路１５とオ
ペアンプ１４の＋入力端子との間にある抵抗Ｒ１６に
は、バッファ回路１２及び１５の出力電圧の差に対応し
た電流ｉoaがＮＰＮ型トランジスタＱ１７のコレクタに
流入する方向に流れる。また、オペアンプ１４の＋入力
端子の入力電圧は、−入力端子の入力電圧よりも大きい
ので、オペアンプ１４の出力端子は正電位となり、ＮＰ
Ｎ型トランジスタＱ１７はオンし、上記電流ｉoaがＮＰ
Ｎ型トランジスタＱ１７を介して抵抗Ｒ１９に流れ込
む。同時にＮＰＮ型トランジスタＱ１８もオンしている
ため、バッファ回路１２からの電流ｉobもＮＰＮ型トラ
ンジスタＱ１８を介して抵抗Ｒ１９に流れる。このよう
に、電流ｉoa及びｉobが抵抗Ｒ１９に流入することによ
り発生する電圧がホールＩＣ１における出力電圧Ｖoと
なる。

【００１３】

【発明が解決しようとする課題】ここで、バッファ回路
１２及び１５の入力端子の電位差をΔＶとすると、ｉoa＝ΔＶ／Ｒ１６ …………………（２）となる。なお、上記（２）式におけるＲ１６は、抵抗Ｒ
１６の抵抗値を示しており、以下の式においても同様で
ある。また、電流ｉoaはＮＰＮ型トランジスタＱ１７の
コレクタ電流であり、電流ｉobはＮＰＮ型トランジスタ
Ｑ１８のコレクタ電流であり、該ＮＰＮ型トランジスタ
Ｑ１７及びＱ１８は、電流増幅率が同じであると共にオ
ペアンプ１４より出力された同じ値のベース電流が流れ
るため、ｉoa＝ｉobとなる。

【００１４】上記ｉoa及びｉobは、上記ホール電圧ＶH
に比例することから、該比例係数をαとすると、上記出
力電圧Ｖoは、Ｖo＝（ｉoa＋ｉob）×Ｒ１９×α×ＶH ＝２×ｉoa×Ｒ１９×α×ＶH ＝２×ΔＶ／Ｒ１６×Ｒ１９×α×ＶH ……………………（３）となる。なお、上記（３）式におけるＲ１９は抵抗Ｒ１
９の抵抗値を示しており、以下の式においても同様であ
る。上記（３）式より、抵抗Ｒ１９の温度特性は、ホー
ル素子２における入力抵抗Ｒinの温度特性により相殺さ
れるが、１／Ｒ１６における温度特性の温度補償を行う
ことができず、ホールＩＣとして十分な温度補償ができ
ていなかった。

【００１５】本発明は、上記のような問題を解決するた
めになされたものであり、従来のものよりも温度補償性
能を向上させた半導体磁電変換装置を得ることを目的と
する。

【００１６】

【課題を解決するための手段】本発明は、ホール素子
と、該ホール素子からの出力電圧を差動増幅する差動増
幅回路と、該差動増幅回路の定電流源をなす定電流回路
と、該差動増幅回路からの出力電圧を増幅する増幅回路
とからなる半導体磁電変換装置において、上記増幅回路
の出力段における電流−電圧変換回路を構成する電流−
電圧変換抵抗の温度特性によって、上記ホール素子にお
ける入力抵抗の温度特性を打ち消すようにすると共に、
上記差動増幅回路の負荷抵抗と、上記定電流回路の定電
流値を設定する設定抵抗と、上記増幅回路の負荷抵抗と
におけるそれぞれの温度特性を互いに打ち消し合うよう
にしたことを特徴とする半導体磁電変換装置を提供する
ものであり、従来は、上記増幅回路の出力段における電
流−電圧変換回路を構成する電流−電圧変換抵抗の温度
特性によって上記ホール素子の入力抵抗の温度特性を打
ち消していただけであったが、更に、上記差動増幅回路
の負荷抵抗と、上記定電流回路の定電流値を設定する設
定抵抗と、上記増幅回路の負荷抵抗とにおけるそれぞれ
の温度特性を互いに打ち消し合うようにする。

【００１７】本願の特許請求の範囲の請求項２に記載の
発明において、上記請求項１における差動増幅回路の負
荷抵抗は、ベース拡散抵抗の拡散濃度を薄くしてシート
抵抗値を高めた抵抗であり、上記請求項１における定電
流回路の定電流値を設定する設定抵抗と上記請求項１に
おける増幅回路の負荷抵抗はベース拡散抵抗であること
を特徴とし、上記定電流回路の定電流値を設定する設定
抵抗の温度特性を、上記差動増幅回路の負荷抵抗と上記
増幅回路の負荷抵抗との温度特性で打ち消すようにした
もので、例えば半導体磁電変換装置の出力電圧におい
て、上記設定抵抗が負の温度特性を示した場合、上記差
動増幅回路の負荷抵抗と上記増幅回路の負荷抵抗とで正
の温度特性を持たせて上記設定抵抗の温度特性を打ち消
すようにする。

【００１８】本願の特許請求の範囲の請求項３に記載の
発明において、上記請求項１における増幅回路の負荷抵
抗は厚膜抵抗であり、上記請求項１における差動増幅回
路の負荷抵抗と上記請求項１における定電流回路の定電
流値を設定する設定抵抗は、同じ種類の拡散抵抗である
ことを特徴とし、例えば半導体磁電変換装置をハイブリ
ッドＩＣで構成する場合、上記増幅回路の負荷抵抗を、
厚膜基板上の厚膜抵抗にすることによって温度特性を持
たないようにし、差動増幅回路の負荷抵抗の温度特性
を、定電流回路の定電流値を設定する設定抵抗の温度特
性で打ち消す。

【００１９】本願の特許請求の範囲の請求項４に記載の
発明において、上記請求項１における定電流回路の定電
流値を設定する設定抵抗は厚膜抵抗であり、上記請求項
１における差動増幅回路の負荷抵抗と上記請求項１にお
ける増幅回路の負荷抵抗は、同じ種類の拡散抵抗である
ことを特徴とし、例えば半導体磁電変換装置をハイブリ
ッドＩＣで構成する場合、上記定電流回路の定電流値を
設定する設定抵抗を、厚膜基板上の厚膜抵抗にすること
によって温度特性を持たないようにし、差動増幅回路の
負荷抵抗の温度特性を、増幅回路の負荷抵抗の温度特性
で打ち消す。

【００２０】本願の特許請求の範囲の請求項５に記載の
発明は、ホール素子と、該ホール素子からの出力電圧を
差動増幅する差動増幅回路と、該差動増幅回路の定電流
源をなす定電流回路と、上記差動増幅回路からの出力電
圧を増幅する増幅回路と、該増幅回路により増幅された
出力電圧の出力を制御する出力回路とからなる半導体磁
電変換装置において、上記増幅回路の出力段における電
流−電圧変換回路を構成する電流−電圧変換抵抗の温度
特性によって、上記ホール素子における入力抵抗の温度
特性を打ち消すようにすると共に、上記増幅回路の負荷
抵抗を短絡させて、上記出力回路の温度特性と、上記定
電流回路の定電流値を設定する設定抵抗の温度特性とを
互いに打ち消し合うようにしたことを特徴とする半導体
磁電変換装置を提供するものであり、従来は、上記増幅
回路の出力段における電流−電圧変換回路を構成する電
流−電圧変換抵抗の温度特性によって上記ホール素子の
入力抵抗の温度特性を打ち消していただけであったが、
更に、上記増幅回路の負荷抵抗を短絡させると共に、上
記出力回路の温度特性と、上記定電流回路の定電流値を
設定する設定抵抗の温度特性とが互いに打ち消し合うよ
うにする。

【００２１】本願の特許請求の範囲の請求項６に記載の
発明において、上記請求項５の出力回路は、比較器と、
該比較器における基準電圧を発生させる基準電圧源とか
らなり、上記定電流回路の定電流値を設定する設定抵抗
の温度特性を、上記基準電圧源の温度特性で打ち消すよ
うにしたことを特徴とし、基準電圧源の温度特性を、定
電流回路の定電流値を設定する設定抵抗の温度特性に反
比例するようにし、上記出力回路の温度特性と、上記定
電流回路の定電流値を設定する設定抵抗の温度特性とが
互いに打ち消し合うようにする。

【００２２】本願の特許請求の範囲の請求項７に記載の
発明において、上記請求項５における定電流回路の定電
流値を設定する設定抵抗は厚膜抵抗であり、上記請求項
５の出力回路は温度特性を持たないことを特徴とし、例
えば半導体磁電変換装置をハイブリッドＩＣで構成する
場合、上記定電流回路の定電流値を設定する設定抵抗
を、厚膜基板上の厚膜抵抗にすることによって温度特性
を持たないようにし、上記出力回路も温度特性を持たな
いようにする。

【００２３】本願の特許請求の範囲の請求項８に記載の
発明において、上記請求項７の出力回路は、比較器と、
該比較器における基準電圧を発生させる基準電圧源とか
らなり、該基準電圧源は、外部から供給される電源電圧
を分圧して基準電圧を生成する複数の厚膜抵抗からなる
ことを特徴とし、例えば半導体磁電変換装置をハイブリ
ッドＩＣで構成する場合、上記出力回路の基準電圧源を
厚膜基板上の厚膜抵抗で構成することにより、該出力回
路が温度特性を持たないようにすることができる。

【００２４】

【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。実施の形態１．図１は、本発明の実施の形態１における
ホールＩＣの回路例を示した回路図である。なお、上記
図５で示したものと同じものは同じ符号で示している。
図１において、ホールＩＣ１Ａは、ホール素子２と、２
つのＮＰＮ型トランジスタＱ１，Ｑ２と２つの抵抗Ｒ１
Ａ，Ｒ２Ａとからなり、該ホール素子２からの出力電圧
を差動増幅する差動増幅回路と、５つのＮＰＮ型トラン
ジスタＱ３，Ｑ４，Ｑ８，Ｑ１０，Ｑ１１と４つのＰＮ
Ｐ型トランジスタＱ５，Ｑ６，Ｑ７，Ｑ９と２つの抵抗
Ｒ４，Ｒ５Ａとからなり、上記差動増幅回路の定電流源
をなす定電流回路と、オペアンプ１４とＮＰＮ型トラン
ジスタＱ１７と２つの抵抗Ｒ１６Ａ，Ｒ１９とからな
り、上記差動増幅回路からの出力電圧を増幅して出力す
る増幅回路とからなる。

【００２５】なお、上記ホールＩＣ１Ａは半導体磁電変
換装置をなし、上記抵抗Ｒ１Ａ及びＲ２Ａは差動増幅回
路の負荷抵抗をなし、上記抵抗Ｒ５Ａは定電流回路の定
電流値を設定する設定抵抗をなし、上記抵抗Ｒ１６Ａは
増幅回路の負荷抵抗をなし、上記抵抗Ｒ１９は増幅回路
の出力段における電流−電圧変換抵抗をなす。

【００２６】上記ホール素子２は、半導体基板上にエピ
タキシャル層を用いて設けられており、外部の電源が供
給される供給端子である入力端子２ａ及び２ｂと、磁界
の強さに比例した電圧信号を出力する出力端子２ｃ及び
２ｄとを備える。上記出力端子２ｃにはＮＰＮ型トラン
ジスタＱ１のベースが接続され、該出力端子２ｄにはＮ
ＰＮ型トランジスタＱ２のベースが接続されている。ま
た、上記入力端子２ａは外部電源に接続されており、上
記入力端子２ｂは接地されている。

【００２７】上記ＮＰＮ型トランジスタＱ１のコレクタ
は、ベース拡散抵抗の拡散濃度を薄くしてシート抵抗値
を高めた抵抗（以下、高抵抗と呼ぶ）である抵抗Ｒ１Ａ
を介して外部電源に接続されており、上記ＮＰＮ型トラ
ンジスタＱ２のコレクタは、高抵抗である抵抗Ｒ２Ａを
介して外部電源に接続されている。なお、抵抗Ｒ１Ａと
抵抗Ｒ２Ａは同じ抵抗値である。また、ＮＰＮ型トラン
ジスタＱ１及びＱ２のエミッタが互いに接続され、該接
続部はＮＰＮ型トランジスタＱ３のコレクタに接続され
ている。該ＮＰＮ型トランジスタＱ３とＮＰＮ型トラン
ジスタＱ４でカレントミラーを形成しており、ＮＰＮ型
トランジスタＱ３及びＱ４のベースは互いに接続され、
該接続部にＮＰＮ型トランジスタＱ４のコレクタが接続
され、更に、ＮＰＮ型トランジスタＱ３及びＱ４のエミ
ッタはそれぞれ接地されている。

【００２８】また、ＰＮＰ型トランジスタＱ５，Ｑ６，
Ｑ７，Ｑ９、ＮＰＮ型トランジスタＱ８，Ｑ１０，Ｑ１
１、及びベース拡散抵抗である抵抗Ｒ４，Ｒ５Ａで形成
された定電流回路が、上記ＮＰＮ型トランジスタＱ３及
びＱ４で形成されたカレントミラーの電流源をなしてい
る。上記ＰＮＰ型トランジスタＱ５，Ｑ６，Ｑ７で１つ
のカレントミラーを形成しており、ＮＰＮ型トランジス
タＱ１０，Ｑ１１でもう１つのカレントミラーを形成し
ている。ＰＮＰ型トランジスタＱ５〜Ｑ７のエミッタと
ＮＰＮ型トランジスタＱ８のコレクタはそれぞれ外部電
源に接続されており、ＰＮＰ型トランジスタＱ５〜Ｑ７
及びＮＰＮ型トランジスタＱ８の各ベースが互いに接続
されており、該接続部にはＰＮＰ型トランジスタＱ９の
エミッタが接続されている。

【００２９】上記ＮＰＮ型トランジスタＱ８のエミッタ
は抵抗Ｒ４を介して接地され、上記ＰＮＰ型トランジス
タＱ９のコレクタも接地されている。ＮＰＮ型トランジ
スタＱ１０及びＱ１１のベースは互いに接続され、該接
続部にＮＰＮ型トランジスタＱ１０のコレクタが接続さ
れる。更に、ＮＰＮ型トランジスタＱ１０のエミッタが
接地され、ＮＰＮ型トランジスタＱ１１のエミッタが抵
抗Ｒ５Ａを介して接地されている。上記ＰＮＰ型トラン
ジスタＱ５のコレクタはＮＰＮ型トランジスタＱ１０の
コレクタに接続され、ＰＮＰ型トランジスタＱ６のコレ
クタとＰＮＰ型トランジスタＱ９のベースが接続され、
該接続部がＮＰＮ型トランジスタＱ１１のコレクタに接
続されている。

【００３０】また、上記ＰＮＰ型トランジスタＱ７のコ
レクタは、上記ＮＰＮ型トランジスタＱ４のコレクタに
接続され、ＮＰＮ型トランジスタＱ３及びＱ４からなる
カレントミラーに定電流ｉcを供給している。上記抵抗
Ｒ１ＡとＮＰＮ型トランジスタＱ１のコレクタとの接続
部は、オペアンプ１４の−入力端子に接続されている。
上記抵抗Ｒ２ＡとＮＰＮ型トランジスタＱ２のコレクタ
との接続部は、ベース拡散抵抗である抵抗Ｒ１６Ａを介
してオペアンプ１４の＋入力端子に接続されている。

【００３１】オペアンプ１４の出力端子は、ＮＰＮ型ト
ランジスタＱ１７のベースに接続され、該ＮＰＮ型トラ
ンジスタＱ１７のコレクタはオペアンプ１４の＋入力端
子に接続されている。上記ＮＰＮ型トランジスタＱ１７
のエミッタは、エピ抵抗である抵抗Ｒ１９を介して接地
されている。ＮＰＮ型トランジスタＱ１７のエミッタ及
び抵抗Ｒ１９との接続部が、ホールＩＣ１Ａの出力端子
をなす。

【００３２】上記のような回路構成において、ホール素
子２に磁界を加えると、該ホール素子２の出力端子２ｃ
と２ｄ間に加えられた磁界に比例したホール電圧ＶHが
発生する。該ホール電圧ＶHは、上記（１）式のように
表すことができる。ここで、上記ＮＰＮ型トランジスタ
Ｑ１０とＮＰＮ型トランジスタＱ１１のエミッタ面積の
面積比を１：Ｎとすると、すなわち、ＮＰＮ型トランジ
スタＱ１１の電流増幅率をＮＰＮ型トランジスタＱ１０
のＮ倍にすると、上記定電流ｉcは下記（４）式のよう
に表すことができる。ｉc＝ＶT×ｌｎＮ／Ｒ５Ａ ………………………（４）上記（４）式において、Ｒ５Ａは抵抗Ｒ５Ａの抵抗値を
示しており、ＶTはＶT＝ｋ×Ｔ／ｑで示され、ｋはボル
ツマン定数であり、ｑは電子の電荷であり、Ｔは絶対温
度であり、Ｔが３００°Ｋの場合ＶT≒０.０２６（Ｖ）
となる。

【００３３】上記ホール電圧ＶHに基づいて、ＮＰＮ型
トランジスタＱ１及びＱ２を流れるコレクタ電流ｉd及
びｉeの値に差が生じる。すなわち、ホール素子２の出
力端子２ｃ及び２ｄの内、出力端子２ｃの電位が高くな
るように磁界が加えられると、コレクタ電流ｉdはコレ
クタ電流ｉeよりも大きくなり、その差は下記（５）式
のように表すことができる。ｉd−ｉe＝ｉc／２／ＶT×ＶH＝ｌｎＮ／２／Ｒ５Ａ×ＶH …………（５）なお、上記（５）式において、Ｒ５Ａは抵抗Ｒ５Ａの抵
抗値を示しており、以下の式においても同様である。

【００３４】ここで、オペアンプ１４の＋入力端子の電
圧をＶaとし、−入力端子の電圧をＶbとし、ＮＰＮ型ト
ランジスタＱ１７のコレクタに流れる電流をｉoとする
と、Ｖa＝（ｉe＋ｉo）×Ｒ２Ａ＋Ｒ１６Ａ×ｉo ……………………（６）Ｖb＝Ｒ１Ａ×ｉd＝Ｒ２Ａ×ｉd …………………………………（７）となる。上記（６）式及び（７）式において、Ｒ２Ａは
抵抗Ｒ２Ａの抵抗値を、Ｒ１６Ａは抵抗Ｒ１６Ａの抵抗
値を、Ｒ１Ａは抵抗Ｒ１Ａの抵抗値を示しており、以下
の式においても同様である。

【００３５】オペアンプ１４の２つの入力端子は同電位
であると見なせるため、Ｖa＝Ｖbとなり、上記（６）式
及び（７）式から、下記（８）式のように表すことがで
きる。ｉe×Ｒ２Ａ＋（Ｒ２Ａ＋Ｒ１６Ａ）×ｉo＝Ｒ２Ａ×ｉd Ｒ２Ａ×（ｉd−ｉe）＝（Ｒ２Ａ＋Ｒ１６Ａ）×ｉo ｉo＝Ｒ２Ａ／（Ｒ２Ａ＋Ｒ１６Ａ）×（ｉd−ｉe）……………（８）上記（８）式を、上記（５）式より下記（９）式のよう
に示すことができる。ｉo＝Ｒ２Ａ／（Ｒ２Ａ＋Ｒ１６Ａ）×（ｌｎＮ／２／Ｒ５Ａ×ＶH）…（９）

【００３６】上記（９）式より、ホールＩＣ１Ａの出力
電圧Ｖoは、下記（１０）式のように示すことができ
る。Ｖo＝ｉo×Ｒ１９＝Ｒ２Ａ／（Ｒ２Ａ＋Ｒ１６Ａ）×（ｌｎＮ／２／Ｒ５Ａ×ＶH）×Ｒ１９ ……………………………（１０）

【００３７】一般的に、上記ベース拡散抵抗は、シート
抵抗値が１００〜２００Ω／□で、抵抗値のばらつきが
±２０％で、温度係数が＋１５００〜＋２０００ｐｐｍ
／℃であり、上記エピ抵抗は、シート抵抗値が２〜５ｋ
Ω／□で、抵抗値のばらつきが±５０％で、温度係数が
＋７０００ｐｐｍ／℃であり、上記高抵抗は、シート抵
抗値が１ｋΩ／□で、抵抗値のばらつきが±２５％で、
温度係数が＋４０００ｐｐｍ／℃である。また、ホール
素子２における入力抵抗Ｒinの温度特性は、抵抗Ｒ１９
の温度特性により相殺される。これらのことから、上記
（１０）式より、抵抗Ｒ２Ａを高抵抗にし、抵抗Ｒ５Ａ
及びＲ１６Ａをベース拡散抵抗としてそれぞれの温度特
性を組み合わせ、１／Ｒ５Ａが負の温度特性を示し、該
負の温度特性をＲ２Ａ／（Ｒ２Ａ＋Ｒ１６Ａ）が正の温
度特性を示して打ち消すようにすることによって、ホー
ルＩＣ１Ａにおける出力電圧Ｖoの温度補償を行うこと
ができる。なお、抵抗Ｒ２Ａを高抵抗にするということ
は、抵抗Ｒ１Ａにおいても高抵抗にすることである。

【００３８】また、上記ホールＩＣ１Ａをハイブリッド
ＩＣで構成する場合、抵抗Ｒ１６Ａをほとんど温度特性
を持たない、厚膜基板上の厚膜抵抗にし、抵抗Ｒ２Ａ及
びＲ５Ａを同じ種類のベース拡散抵抗にすることによ
り、上記（１０）式よりホールＩＣ１Ａにおける出力電
圧Ｖoの温度補償を行うことができる。また、抵抗Ｒ５
Ａをほとんど温度特性を持たない、厚膜基板上の厚膜抵
抗にし、抵抗Ｒ２Ａ及びＲ１６Ａを同じ種類のベース拡
散抵抗にした場合も、上記（１０）式よりホールＩＣ１
Ａにおける出力電圧Ｖoの温度補償を行うことができ
る。

【００３９】実施の形態２．図２は、本発明の実施の形
態２におけるホールＩＣの回路例を示した回路図であ
る。なお、上記図１で示したものと同じものは同じ符号
で示しており、ここではその説明を省略すると共に、図
１との相違点のみ説明する。図２における図１との相違
点は、図１の抵抗Ｒ１Ａを抵抗Ｒ１Ｂとし、図１の抵抗
Ｒ２Ａを抵抗Ｒ２Ｂとし、図１のＲ１６Ａを短絡して廃
止し、ＮＰＮ型トランジスタＱ１８Ｂ、コンパレータ３
０及び該コンパレータ３０の基準電圧Ｖrefを発生させ
る基準電圧源３１を追加したことにあり、これらに伴っ
て、ホールＩＣ１ＡをホールＩＣ１Ｂとしたことにあ
る。

【００４０】図２において、ホールＩＣ１Ｂは、ホール
素子２と、２つのＮＰＮ型トランジスタＱ１，Ｑ２と２
つの抵抗Ｒ１Ｂ，Ｒ２Ｂとからなり、該ホール素子２か
らの出力電圧を差動増幅する差動増幅回路と、５つのＮ
ＰＮ型トランジスタＱ３，Ｑ４，Ｑ８，Ｑ１０，Ｑ１１
と４つのＰＮＰ型トランジスタＱ５，Ｑ６，Ｑ７，Ｑ９
と２つの抵抗Ｒ４，Ｒ５Ａとからなり、上記差動増幅回
路の定電流源をなす定電流回路と、オペアンプ１４と２
つのＮＰＮ型トランジスタＱ１７，Ｑ１８Ｂと抵抗Ｒ１
９とからなり、上記差動増幅回路からの出力電圧を増幅
して出力する増幅回路と、コンパレータ３０と基準電圧
源３１とからなり、上記増幅回路より出力された電圧の
出力を制御する出力回路とからなる。

【００４１】なお、上記ホールＩＣ１Ｂは半導体磁電変
換装置をなし、上記抵抗Ｒ１Ｂ及びＲ２Ｂは差動増幅回
路の負荷抵抗をなし、上記抵抗Ｒ５Ａは定電流回路の定
電流値を設定する設定抵抗をなし、上記抵抗Ｒ１９は増
幅回路の出力段における電流−電圧変換抵抗をなし、上
記コンパレータ３０が比較器をなす。

【００４２】上記ＮＰＮ型トランジスタＱ１のコレクタ
は、ベース拡散抵抗である抵抗Ｒ１Ｂを介して外部電源
に接続されており、上記ＮＰＮ型トランジスタＱ２のコ
レクタは、ベース拡散抵抗である抵抗Ｒ２Ｂを介して外
部電源に接続されている。上記抵抗Ｒ１ＢとＮＰＮ型ト
ランジスタＱ１のコレクタとの接続部は、オペアンプ１
４の−入力端子に接続され、上記抵抗Ｒ２ＢとＮＰＮ型
トランジスタＱ２のコレクタとの接続部は、オペアンプ
１４の＋入力端子に接続されている。

【００４３】オペアンプ１４の出力端子は、ＮＰＮ型ト
ランジスタＱ１７及びＱ１８Ｂのベースに接続され、該
ＮＰＮ型トランジスタＱ１７のコレクタはオペアンプ１
４の＋入力端子に接続されており、ＮＰＮ型トランジス
タＱ１８Ｂのコレクタは、上記外部電源に接続されてい
る。上記ＮＰＮ型トランジスタＱ１７及びＱ１８Ｂのエ
ミッタは互いに接続され、該接続部は、エピ抵抗である
抵抗Ｒ１９を介して接地されている。ＮＰＮ型トランジ
スタＱ１７，Ｑ１８の各エミッタ及び抵抗Ｒ１９との接
続部は、上記コンパレータ３０の−入力端子に接続さ
れ、該コンパレータ３０の＋入力端子と接地間に上記基
準電圧源３１が接続されており、コンパレータ３０の出
力端子が、ホールＩＣ１Ｂの出力端子をなす。

【００４４】上記のような回路構成において、ホール素
子２に磁界を加えると、該ホール素子２の出力端子２ｃ
と２ｄ間に加えられた磁界に比例したホール電圧ＶHが
発生する。該ホール電圧ＶHは、上記（１）式のように
表すことができ、定電流ｉcは上記（４）式のように表
すことができる。また、上記ホール電圧ＶHに基づい
て、ＮＰＮ型トランジスタＱ１及びＱ２を流れるコレク
タ電流ｉf及びｉgの値に差が生じる。すなわち、ホール
素子２の出力端子２ｃ及び２ｄの内、出力端子２ｃの電
位が高くなるように磁界が加えられると、コレクタ電流
ｉfはコレクタ電流ｉgよりも大きくなり、その差は下記
（１１）式のように表すことができる。ｉo＝ｉf−ｉg ＝ｉc／２／ＶT×ＶH ＝ｌｎＮ／２／Ｒ５Ａ×ＶH …………………………（１１）

【００４５】ここで、上記ＮＰＮ型トランジスタＱ１７
とＮＰＮ型トランジスタＱ１８Ｂのエミッタ面積の面積
比を１：Ｍとすると、すなわち、ＮＰＮ型トランジスタ
Ｑ１８Ｂの電流増幅率をＮＰＮ型トランジスタＱ１７の
Ｍ倍にすると、ＮＰＮ型トランジスタＱ１７，Ｑ１８Ｂ
の各エミッタ及び抵抗Ｒ１９との接続部の電圧、すなわ
ちコンパレータ３０の−入力端子の電圧Ｖzは下記（１
２）式のように表すことができる。Ｖz＝ｉo×（１＋Ｍ）×Ｒ１９＝ｌｎＮ／２／Ｒ５Ａ×（１＋Ｍ）×ＶH×Ｒ１９ ………………（１２）

【００４６】上記（１２）式より、電圧Ｖzは、抵抗Ｒ
１９の温度特性がホール素子２における入力抵抗Ｒinの
温度特性により相殺されることから、抵抗Ｒ５Ａの温度
特性に反比例するため、コンパレータ３０の＋入力端子
に接続された基準電圧源３１に、抵抗Ｒ５Ａと同じ種類
のベース拡散抵抗の温度特性に反比例する温度特性を持
たせることで、ホールＩＣ１Ｂにおける出力電圧Ｖoの
温度補償を行うことができる。

【００４７】図３は、図２で示したホールＩＣ１Ｂの回
路において、基準電圧源３１の回路例を示した図であ
る。なお、上記図２で示したものと同じものは同じ符号
で示しており、ここではその説明を省略すると共に、基
準電圧源３１の回路のみ説明する。図３において、基準
電圧源３１は、２つのＰＮＰ型トランジスタＱ４０，Ｑ
４１と、２つのＮＰＮ型トランジスタＱ４２，Ｑ４３
と、４つのベース拡散抵抗Ｒ４４，Ｒ４５，Ｒ４６，Ｒ
４７とからなる。ＰＮＰ型トランジスタＱ４０及びＱ４
１はカレントミラーを形成しており、ＰＮＰ型トランジ
スタＱ４０とＱ４１のベースは互いに接続されており、
該接続部はＰＮＰ型トランジスタＱ４０のコレクタに接
続されている。また、ＰＮＰ型トランジスタＱ４０及び
Ｑ４１の各エミッタは外部電源に接続されている。

【００４８】上記ＰＮＰ型トランジスタＱ４０のコレク
タはＮＰＮ型トランジスタＱ４２のコレクタに接続され
ており、該ＮＰＮ型トランジスタＱ４２のベースは抵抗
Ｒ４４を介して外部電源に接続されている。該接続部に
は、ＮＰＮ型トランジスタＱ４３のコレクタが接続され
ており、ＮＰＮ型トランジスタＱ４３のエミッタは抵抗
Ｒ４５を介して接地されている。また、ＮＰＮ型トラン
ジスタＱ４３のベースはＮＰＮ型トランジスタＱ４２の
エミッタに接続されており、該接続部は、抵抗Ｒ４６を
介して接地されている。上記ＰＮＰ型トランジスタＱ４
１のコレクタは抵抗Ｒ４７を介して接地されており、Ｐ
ＮＰ型トランジスタＱ４１と抵抗Ｒ４７との接続部が基
準電圧源３１の出力端子をなし、該出力端子は上記コン
パレータ３０の＋入力端子に接続され、基準電圧Ｖref
を該＋入力端子に印加する。

【００４９】上記のような構成において、ＮＰＮ型トラ
ンジスタＱ４３のベース・エミッタ間の電圧をＶBEとす
ると、基準電圧Ｖrefは下記（１３）式のように表すこ
とができる。Ｖref＝Ｒ４７／Ｒ４６×｛Ｒ４５／（Ｒ４４＋Ｒ４５）×Ｖcc＋（Ｒ４４− Ｒ４５）／（Ｒ４４＋Ｒ４５）×ＶBE｝……………………（１３）なお、上記（１３）式において、Ｒ４４は抵抗Ｒ４４の
抵抗値を、Ｒ４５は抵抗Ｒ４５の抵抗値を、Ｒ４６は抵
抗Ｒ４６の抵抗値を、Ｒ４７は抵抗Ｒ４７の抵抗値を示
している。

【００５０】上記（１３）式において、抵抗Ｒ４４〜Ｒ
４７は同じ種類のベース拡散抵抗であり、それぞれの温
度特性は打ち消し合い、基準電圧Ｖrefの温度特性は、
上記ＶBEの温度特性のみとなる。該ＶBEの温度特性は−
２ｍＶ／℃であり、抵抗Ｒ５Ａの温度特性に反比例する
温度特性であることから、該抵抗Ｒ５Ａの温度特性を打
ち消すことができ、ホールＩＣ１Ｂにおける出力電圧Ｖ
oの温度補償を行うことができる。

【００５１】実施の形態３．上記実施の形態２における
ホールＩＣ１Ｂでは、抵抗Ｒ５Ａをベース拡散抵抗とし
たが、該ホールＩＣ１ＢをハイブリッドＩＣで構成する
場合、上記抵抗Ｒ５Ａを厚膜抵抗にしてもよく、この場
合、上記基準電圧源３１を温度特性を持たないようにす
る必要があり、このようにしたものを本発明の実施の形
態３とする。

【００５２】図４は、本発明の実施の形態３におけるホ
ールＩＣの回路例を示した回路図である。なお、上記図
３で示したものと同じものは同じ符号で示しており、こ
こではその説明を省略すると共に、図３との相違点のみ
説明する。図４における図３との相違点は、図３の抵抗
Ｒ５Ａを厚膜抵抗にして抵抗Ｒ５Ｃとし、基準電圧源３
１を２つの厚膜抵抗Ｒ５０とＲ５１で構成したことにあ
り、これらに伴ってホールＩＣ１ＢをホールＩＣ１Ｃと
したことにある。

【００５３】図４において、ホールＩＣ１Ｃは、ホール
素子２と、２つのＮＰＮ型トランジスタＱ１，Ｑ２と２
つの抵抗Ｒ１Ｂ，Ｒ２Ｂとからなり、該ホール素子２か
らの出力電圧を差動増幅する差動増幅回路と、５つのＮ
ＰＮ型トランジスタＱ３，Ｑ４，Ｑ８，Ｑ１０，Ｑ１１
と４つのＰＮＰ型トランジスタＱ５，Ｑ６，Ｑ７，Ｑ９
と２つの抵抗Ｒ４，Ｒ５Ｃとからなり、上記差動増幅回
路の定電流源をなす定電流回路と、オペアンプ１４と２
つのＮＰＮ型トランジスタＱ１７，Ｑ１８Ｂと抵抗Ｒ１
９とからなり、上記差動増幅回路からの出力電圧を増幅
して出力する増幅回路と、コンパレータ３０と２つの抵
抗Ｒ５０，Ｒ５１とからなり、上記増幅回路より出力さ
れた電圧の出力を制御する出力回路とからなる。

【００５４】なお、上記ホールＩＣ１Ｃは半導体磁電変
換装置をなし、上記抵抗Ｒ１Ｂ及びＲ２Ｂは差動増幅回
路の負荷抵抗をなし、上記抵抗Ｒ５Ｃは定電流回路の定
電流値を設定する設定抵抗をなし、上記抵抗Ｒ１９は増
幅回路の出力段における電流−電圧変換抵抗をなし、上
記コンパレータ３０が比較器をなす。

【００５５】上記抵抗Ｒ５０と抵抗Ｒ５１は直列に接続
され、該接続部はコンパレータ３０の＋入力端子に接続
される。抵抗Ｒ５０の他端は外部電源に接続され、抵抗
Ｒ５１の他端は接地されている。基準電圧源３１は、電
源電圧Ｖccを抵抗Ｒ５０とＲ５１で分圧して生成した基
準電圧Ｖrefをコンパレータ３０の＋入力端子に印加し
ている。

【００５６】このように、上記ホールＩＣをハイブリッ
ドＩＣで構成する場合、上記実施の形態３から、ホール
素子２における入力抵抗Ｒinの温度特性を、抵抗Ｒ１９
の温度特性により相殺すると共に、抵抗Ｒ５Ｃをほとん
ど温度特性を持たない、厚膜基板上の厚膜抵抗にする
と、上記（１２）式より、コンパレータ３０の−入力端
子に入力される電圧Ｖzは温度特性を持たなくなり、基
準電圧源３１を該厚膜抵抗で構成することによって、コ
ンパレータ３０の＋入力端子に入力される基準電圧Ｖre
fも温度特性を持たなくなることから、コンパレータ３
０の出力端子から出力されるホールＩＣ１Ｃにおける出
力電圧Ｖoの温度補償を行うことができる。

【００５７】なお、上記実施の形態２及び３において、
コンパレータ３０の−入力端子に電圧Ｖzを、＋入力端
子に基準電圧Ｖrefが入力される構成にしたが、コンパ
レータ３０の＋入力端子に電圧Ｖzを、−入力端子に基
準電圧Ｖrefが入力されるようにしてもよい。このよう
に、本発明は、様々な変形例が考えられ、本発明の範囲
は上記実施の形態に限定されるものではなく、特許請求
の範囲によって定められるべきものであることは言うま
でもない。

【００５８】

【発明の効果】上記の説明から明らかなように、本発明
の半導体磁電変換装置によれば、従来は、上記増幅回路
の出力段における電流−電圧変換回路を構成する電流−
電圧変換抵抗の温度特性によって上記ホール素子の入力
抵抗の温度特性を打ち消していただけであったが、更
に、上記差動増幅回路の負荷抵抗と、上記定電流回路の
定電流値を設定する設定抵抗と、上記増幅回路の負荷抵
抗とにおけるそれぞれの温度特性を互いに打ち消し合う
ようにすることにより、半導体磁電変換装置において、
出力電圧に対する温度補償性能を向上させることができ
る。

【００５９】また、上記定電流回路の定電流値を設定す
る設定抵抗の温度特性を、上記差動増幅回路の負荷抵抗
と上記増幅回路の負荷抵抗との温度特性で打ち消すよう
にして、例えば半導体磁電変換装置の出力電圧におい
て、上記設定抵抗が負の温度特性を示した場合、上記差
動増幅回路の負荷抵抗と上記増幅回路の負荷抵抗とで正
の温度特性を持たせて上記設定抵抗の温度特性を打ち消
すようにすることにより、半導体磁電変換装置におい
て、出力電圧に対する温度補償性能を向上させることが
できる。

【００６０】更に、半導体磁電変換装置をハイブリッド
ＩＣで構成する場合、上記増幅回路の負荷抵抗を、厚膜
基板上の厚膜抵抗にすることによって温度特性を持たな
いようにし、差動増幅回路の負荷抵抗の温度特性を、定
電流回路の定電流値を設定する設定抵抗の温度特性で打
ち消すことにより、半導体磁電変換装置において、出力
電圧に対する温度補償性能を向上させることができる。

【００６１】更にまた、半導体磁電変換装置をハイブリ
ッドＩＣで構成する場合において、上記定電流回路の定
電流値を設定する設定抵抗を、厚膜基板上の厚膜抵抗に
することによって温度特性を持たないようにし、差動増
幅回路の負荷抵抗の温度特性を、増幅回路の負荷抵抗の
温度特性で打ち消すことにより、半導体磁電変換装置に
おいて、出力電圧に対する温度補償性能を向上させるこ
とができる。

【００６２】また、従来は、上記増幅回路の出力段にお
ける電流−電圧変換回路を構成する電流−電圧変換抵抗
の温度特性によって上記ホール素子の入力抵抗の温度特
性を打ち消していただけであったが、更に、上記増幅回
路の負荷抵抗を短絡させると共に、上記出力回路の温度
特性と、上記定電流回路の定電流値を設定する設定抵抗
の温度特性とが互いに打ち消し合うようにすることによ
り、半導体磁電変換装置において、出力電圧に対する温
度補償性能を向上させることができる。

【００６３】また、基準電圧源の温度特性を、定電流回
路の定電流値を設定する設定抵抗の温度特性に反比例す
るようにし、上記出力回路の温度特性と、上記定電流回
路の定電流値を設定する設定抵抗の温度特性とが互いに
打ち消し合うようにすることにより、半導体磁電変換装
置において、出力電圧に対する温度補償性能を向上させ
ることができる。

【００６４】更に、半導体磁電変換装置をハイブリッド
ＩＣで構成する場合、上記定電流回路の定電流値を設定
する設定抵抗を、厚膜基板上の厚膜抵抗にすることによ
って温度特性を持たないようにし、上記出力回路も温度
特性を持たないようにすることにより、半導体磁電変換
装置において、出力電圧に対する温度補償性能を向上さ
せることができる。

【００６５】更にまた、半導体磁電変換装置をハイブリ
ッドＩＣで構成する場合において、上記出力回路の基準
電圧源を厚膜基板上の厚膜抵抗で構成することにより、
該出力回路が温度特性を持たないようにすることがで
き、半導体磁電変換装置において、出力電圧に対する温
度補償性能を向上させることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるホールＩＣの
回路例を示した回路図である。

【図２】本発明の実施の形態２におけるホールＩＣの
回路例を示した回路図である。

【図３】図２で示した基準電圧源３１の回路例を示し
た図である。

【図４】本発明の実施の形態３におけるホールＩＣの
回路例を示した回路図である。

【図５】従来におけるホールＩＣの回路例を示した回
路図である。

【符号の説明】１，１Ａ，１Ｂ，１ＣホールＩＣ、２ホール素子、
１４オペアンプ、３０コンパレータ、３１基準電
圧源、Ｑ１〜Ｑ４，Ｑ８，Ｑ１０，Ｑ１１，Ｑ１７，Ｑ
１８，Ｑ１８Ｂ，Ｑ４２，Ｑ４３ＮＰＮ型トランジス
タ、Ｑ５〜Ｑ７，Ｑ９，Ｑ４０，Ｑ４１ＰＮＰ型トラ
ンジスタ、Ｒ１Ａ，Ｒ１Ｂ，Ｒ２Ａ，Ｒ２Ｂ，Ｒ５Ａ，
Ｒ５Ｃ，Ｒ１６Ａ，Ｒ１９抵抗

Claims

【特許請求の範囲】

【請求項１】ホール素子と、該ホール素子からの出力電圧を差動増幅する差動増幅回
路と、該差動増幅回路の定電流源をなす定電流回路と、上記差動増幅回路からの出力電圧を増幅する増幅回路と
からなる半導体磁電変換装置において、上記増幅回路の出力段における電流−電圧変換回路を構
成する電流−電圧変換抵抗の温度特性によって、上記ホ
ール素子における入力抵抗の温度特性を打ち消すように
すると共に、上記差動増幅回路の負荷抵抗と、上記定電
流回路の定電流値を設定する設定抵抗と、上記増幅回路
の負荷抵抗とにおけるそれぞれの温度特性を互いに打ち
消し合うようにしたことを特徴とする半導体磁電変換装
置。
【請求項２】請求項１に記載の半導体磁電変換装置に
して、上記差動増幅回路の負荷抵抗は、ベース拡散抵抗
の拡散濃度を薄くしてシート抵抗値を高めた抵抗であ
り、上記定電流回路の定電流値を設定する設定抵抗と上
記増幅回路の負荷抵抗はベース拡散抵抗であることを特
徴とする半導体磁電変換装置。
【請求項３】請求項１に記載の半導体磁電変換装置に
して、上記増幅回路の負荷抵抗は厚膜抵抗であり、上記
差動増幅回路の負荷抵抗と上記定電流回路の定電流値を
設定する設定抵抗は、同じ種類の拡散抵抗であることを
特徴とする半導体磁電変換装置。
【請求項４】請求項１に記載の半導体磁電変換装置に
して、上記定電流回路の定電流値を設定する設定抵抗は
厚膜抵抗であり、上記差動増幅回路の負荷抵抗と上記増
幅回路の負荷抵抗は、同じ種類の拡散抵抗であることを
特徴とする半導体磁電変換装置。
【請求項５】ホール素子と、該ホール素子からの出力電圧を差動増幅する差動増幅回
路と、該差動増幅回路の定電流源をなす定電流回路と、上記差動増幅回路からの出力電圧を増幅する増幅回路
と、該増幅回路により増幅された出力電圧の出力を制御する
出力回路とからなる半導体磁電変換装置において、上記増幅回路の出力段における電流−電圧変換回路を構
成する電流−電圧変換抵抗の温度特性によって、上記ホ
ール素子における入力抵抗の温度特性を打ち消すように
すると共に、上記増幅回路の負荷抵抗を短絡させて、上
記出力回路の温度特性と、上記定電流回路の定電流値を
設定する設定抵抗の温度特性とを互いに打ち消し合うよ
うにしたことを特徴とする半導体磁電変換装置。
【請求項６】請求項５に記載の半導体磁電変換装置に
して、上記出力回路は、比較器と、該比較器における基
準電圧を発生させる基準電圧源とからなり、上記定電流
回路の定電流値を設定する設定抵抗の温度特性を、上記
基準電圧源の温度特性で打ち消すようにしたことを特徴
とする半導体磁電変換装置。
【請求項７】請求項５に記載の半導体磁電変換装置に
して、上記定電流回路の定電流値を設定する設定抵抗は
厚膜抵抗であり、上記出力回路は温度特性を持たないこ
とを特徴とする半導体磁電変換装置。
【請求項８】請求項７に記載の半導体磁電変換装置に
して、上記出力回路は、比較器と、該比較器における基
準電圧を発生させる基準電圧源とからなり、該基準電圧
源は、外部から供給される電源電圧を分圧して基準電圧
を生成する複数の厚膜抵抗からなることを特徴とする半
導体磁電変換装置。