JPH0962302A - 電子機器の制御装置および制御方法 - Google Patents
電子機器の制御装置および制御方法Info
- Publication number
- JPH0962302A JPH0962302A JP21500095A JP21500095A JPH0962302A JP H0962302 A JPH0962302 A JP H0962302A JP 21500095 A JP21500095 A JP 21500095A JP 21500095 A JP21500095 A JP 21500095A JP H0962302 A JPH0962302 A JP H0962302A
- Authority
- JP
- Japan
- Prior art keywords
- area
- control means
- control
- written
- calculation result
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000000034 method Methods 0.000 title claims abstract description 18
- 230000009977 dual effect Effects 0.000 abstract description 22
- 230000005856 abnormality Effects 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 5
- 238000003745 diagnosis Methods 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 241000282412 Homo Species 0.000 description 1
Landscapes
- Testing And Monitoring For Control Systems (AREA)
- Safety Devices In Control Systems (AREA)
- Control By Computers (AREA)
Abstract
(57)【要約】
【課題】 高い信頼性を確保し、小型軽量ならびに低コ
ストである電子機器の制御装置および制御方法を提供す
る。 【解決手段】 制御ユニット２ａは命令信号を入力する
と、該命令信号をデュアルポートメモリ３の第１の領域
に書き込むとともに演算を行い、この演算結果をデュア
ルポートメモリ３の第２の領域に書き込む。一方の制御
ユニット２ｂは、デュアルポートメモリ３の第１の領域
に書き込まれた命令信号を読み出して演算を行い、この
演算結果とデュアルポートメモリ３の第２の領域に書き
込まれた演算結果とを照合して故障を診断する。
ストである電子機器の制御装置および制御方法を提供す
る。 【解決手段】 制御ユニット２ａは命令信号を入力する
と、該命令信号をデュアルポートメモリ３の第１の領域
に書き込むとともに演算を行い、この演算結果をデュア
ルポートメモリ３の第２の領域に書き込む。一方の制御
ユニット２ｂは、デュアルポートメモリ３の第１の領域
に書き込まれた命令信号を読み出して演算を行い、この
演算結果とデュアルポートメモリ３の第２の領域に書き
込まれた演算結果とを照合して故障を診断する。
Description
【０００１】
【産業上の利用分野】この発明は、電子機器の制御装置
および制御方法であって、特に航空機器や宇宙機器等へ
搭載し、制御装置の故障を診断するものに関する。
および制御方法であって、特に航空機器や宇宙機器等へ
搭載し、制御装置の故障を診断するものに関する。
【０００２】
【従来の技術】近年では電子制御が導入される分野は極
めて広くなり、人間の能力では到底対応できない技術分
野に電子制御が導入され、著しい効果を呈している例も
少なくない。
めて広くなり、人間の能力では到底対応できない技術分
野に電子制御が導入され、著しい効果を呈している例も
少なくない。
【０００３】このような場合、電子制御手段に異常が発
生しても、人力による補完は不可能である。また、電子
制御手段に異常が発生して誤動作すると、これによって
制御される各装置には、致命的な障害が及んでしまう。
生しても、人力による補完は不可能である。また、電子
制御手段に異常が発生して誤動作すると、これによって
制御される各装置には、致命的な障害が及んでしまう。
【０００４】さらに、航空機器や宇宙機器に搭載される
電子制御手段、ならびに、これによって制御される各種
装置にあっては、不具合時にも人間による迅速な修理が
不可能な場合が多い。従って上述のような電子制御手段
には、極めて高い信頼性が要求される。
電子制御手段、ならびに、これによって制御される各種
装置にあっては、不具合時にも人間による迅速な修理が
不可能な場合が多い。従って上述のような電子制御手段
には、極めて高い信頼性が要求される。
【０００５】そこで従来から、例えば電子制御手段を２
台以上搭載し、各電子制御手段の判断結果を照合、ある
いは多数決により選択、各種装置を制御する方法が取ら
れていた。
台以上搭載し、各電子制御手段の判断結果を照合、ある
いは多数決により選択、各種装置を制御する方法が取ら
れていた。
【０００６】
【発明が解決しようとする課題】しかしながら、同じ仕
様の電子制御手段を複数用いても、各電子制御手段自体
の信頼性が向上させることはできない。また、各電子制
御手段の間で動作のチェックを行うことや、電子制御手
段の誤動作による悪影響を防止することも不可能であ
る。
様の電子制御手段を複数用いても、各電子制御手段自体
の信頼性が向上させることはできない。また、各電子制
御手段の間で動作のチェックを行うことや、電子制御手
段の誤動作による悪影響を防止することも不可能であ
る。
【０００７】さらに、搭載される電子制御手段の台数が
増えるほど、回路の重複部分が増加（これを冗長度が増
すと言う）することになり、装置の重量増加や高コスト
化の原因にもなる。
増えるほど、回路の重複部分が増加（これを冗長度が増
すと言う）することになり、装置の重量増加や高コスト
化の原因にもなる。
【０００８】この発明は、このような背景の下になされ
たもので、高い信頼性を確保し、小型軽量ならびに低コ
ストである電子機器の制御装置および制御方法を提供す
ることを目的としている。
たもので、高い信頼性を確保し、小型軽量ならびに低コ
ストである電子機器の制御装置および制御方法を提供す
ることを目的としている。
【０００９】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１に記載の発明にあっては、各々演算手
段を有する第１および第２の制御手段と、前記第１の制
御手段および前記第２の制御手段の何れもが独立して情
報を読み書きできる記憶手段と、前記第１の制御手段に
命令信号を入力し、および第１の制御手段から制御信号
を出力する入出力手段とを具備し、前記第１の制御手段
は、前記第１の制御手段による演算結果と前記第２の制
御手段による演算結果とが一致した場合にのみ前記制御
信号を出力することを特徴とする。
ために、請求項１に記載の発明にあっては、各々演算手
段を有する第１および第２の制御手段と、前記第１の制
御手段および前記第２の制御手段の何れもが独立して情
報を読み書きできる記憶手段と、前記第１の制御手段に
命令信号を入力し、および第１の制御手段から制御信号
を出力する入出力手段とを具備し、前記第１の制御手段
は、前記第１の制御手段による演算結果と前記第２の制
御手段による演算結果とが一致した場合にのみ前記制御
信号を出力することを特徴とする。
【００１０】また請求項２に記載の発明にあっては、各
々演算手段を有する第１および第２の制御手段と、前記
第１の制御手段および前記第２の制御手段の何れもが独
立して情報を読み書きできる記憶手段と、前記第１の制
御手段に命令信号を入力し、および第１の制御手段から
制御信号を出力する入出力手段と、外部の各種装置から
前記第１の制御手段へ各種処理指示を伝え、および第１
の制御手段から前記外部の各種装置へ動作停止信号等を
伝える通信手段とを具備し、前記第１の制御手段は、前
記第１の制御手段による演算結果と前記第２の制御手段
による演算結果とが一致しない場合には処理動作を停止
することを特徴とする。
々演算手段を有する第１および第２の制御手段と、前記
第１の制御手段および前記第２の制御手段の何れもが独
立して情報を読み書きできる記憶手段と、前記第１の制
御手段に命令信号を入力し、および第１の制御手段から
制御信号を出力する入出力手段と、外部の各種装置から
前記第１の制御手段へ各種処理指示を伝え、および第１
の制御手段から前記外部の各種装置へ動作停止信号等を
伝える通信手段とを具備し、前記第１の制御手段は、前
記第１の制御手段による演算結果と前記第２の制御手段
による演算結果とが一致しない場合には処理動作を停止
することを特徴とする。
【００１１】また請求項３に記載の発明にあっては、請
求項１あるいは請求項２の何れかに記載の電子機器の制
御装置では、前記記憶手段は、前記命令信号が書き込ま
れる第１の領域と、前記第１の制御手段による演算結果
あるいは前記第２の制御手段による演算結果が書き込ま
れる第２の領域と、前記第１の制御手段による演算結果
と前記第２の制御手段による演算結果とが一致したこと
を示すフラグが書き込まれる第３の領域と、前記第１の
制御手段による演算結果と前記第２の制御手段による演
算結果とが一致しないことを示すフラグが書き込まれる
第４の領域とを有することを特徴とする。
求項１あるいは請求項２の何れかに記載の電子機器の制
御装置では、前記記憶手段は、前記命令信号が書き込ま
れる第１の領域と、前記第１の制御手段による演算結果
あるいは前記第２の制御手段による演算結果が書き込ま
れる第２の領域と、前記第１の制御手段による演算結果
と前記第２の制御手段による演算結果とが一致したこと
を示すフラグが書き込まれる第３の領域と、前記第１の
制御手段による演算結果と前記第２の制御手段による演
算結果とが一致しないことを示すフラグが書き込まれる
第４の領域とを有することを特徴とする。
【００１２】また請求項４に記載の発明にあっては、演
算手段を有する第１の制御手段は、（１）入出力手段あ
るいは通信手段を介して命令信号を入力し、（２）前記
命令信号を記憶手段の第１の領域に書き込むとともに、
（３）入力された前記命令信号に対する演算を行い、
（４）演算結果を前記記憶手段の第２の領域に書き込
み、演算手段を有する第２の制御手段は、（５）前記記
憶手段の第１の領域に書き込まれた前記命令信号を読み
出し、（６）読み出した前記命令信号に対する演算を行
い、（７）前記記憶手段の第２の領域に書き込まれた演
算結果を読み出し、且つ自らが演算した結果と、前記読
み出した第２の領域に書き込まれていた演算結果とを照
合することを特徴とする。
算手段を有する第１の制御手段は、（１）入出力手段あ
るいは通信手段を介して命令信号を入力し、（２）前記
命令信号を記憶手段の第１の領域に書き込むとともに、
（３）入力された前記命令信号に対する演算を行い、
（４）演算結果を前記記憶手段の第２の領域に書き込
み、演算手段を有する第２の制御手段は、（５）前記記
憶手段の第１の領域に書き込まれた前記命令信号を読み
出し、（６）読み出した前記命令信号に対する演算を行
い、（７）前記記憶手段の第２の領域に書き込まれた演
算結果を読み出し、且つ自らが演算した結果と、前記読
み出した第２の領域に書き込まれていた演算結果とを照
合することを特徴とする。
【００１３】また請求項５に記載の発明にあっては、請
求項４に記載の電子機器の制御方法では、前記第２の制
御手段は、（８）自らの演算結果と前記記憶手段の第２
の領域に書き込まれた演算結果とが一致する場合には前
記記憶手段の第３の領域に一致フラグを書き込み、
（９）自らの演算結果と前記記憶手段の第２の領域に書
き込まれた演算結果とが一致しない場合には前記記憶手
段の第４の領域に停止フラグを書き込み、前記第１の制
御手段は、（１０）前記記憶手段の第３の領域に前記一
致フラグが書き込まれている場合には前記記憶手段の第
２の領域に書き込まれている演算結果を前記入出力手段
を介して出力し、（１１）前記記憶手段の第４の領域に
前記停止フラグが書き込まれている場合には動作停止信
号を前記通信手段を介して外部の各種装置に伝送し、
（１２）以降の処理動作を停止することを特徴とする。
求項４に記載の電子機器の制御方法では、前記第２の制
御手段は、（８）自らの演算結果と前記記憶手段の第２
の領域に書き込まれた演算結果とが一致する場合には前
記記憶手段の第３の領域に一致フラグを書き込み、
（９）自らの演算結果と前記記憶手段の第２の領域に書
き込まれた演算結果とが一致しない場合には前記記憶手
段の第４の領域に停止フラグを書き込み、前記第１の制
御手段は、（１０）前記記憶手段の第３の領域に前記一
致フラグが書き込まれている場合には前記記憶手段の第
２の領域に書き込まれている演算結果を前記入出力手段
を介して出力し、（１１）前記記憶手段の第４の領域に
前記停止フラグが書き込まれている場合には動作停止信
号を前記通信手段を介して外部の各種装置に伝送し、
（１２）以降の処理動作を停止することを特徴とする。
【００１４】
【作用】この発明によれば、第１の制御手段は命令信号
を入力すると、該命令信号を記憶手段の第１の領域に書
き込むとともに演算を行い、この演算結果を記憶手段の
第２の領域に書き込む。一方の第２の制御手段は、記憶
手段の第１の領域に書き込まれた命令信号を読み出して
演算を行い、この演算結果と記憶手段の第２の領域に書
き込まれた演算結果とを照合して故障を診断する。
を入力すると、該命令信号を記憶手段の第１の領域に書
き込むとともに演算を行い、この演算結果を記憶手段の
第２の領域に書き込む。一方の第２の制御手段は、記憶
手段の第１の領域に書き込まれた命令信号を読み出して
演算を行い、この演算結果と記憶手段の第２の領域に書
き込まれた演算結果とを照合して故障を診断する。
【００１５】
【発明の実施の形態】以下に、図面を参照して、本願発
明の一実施の形態にかかる制御装置（１）を説明する。 Ａ．構成 図１は、同実施の形態の制御装置１の概略構成を説明す
るブロック図である。この制御装置１は、制御ユニット
２ａと制御ユニット２ｂ（第１あるいは第２の制御手
段）、および制御ユニット２ａ、２ｂ間に挿入されたデ
ュアルポートメモリ３（記憶手段：詳細は後述する）、
ならびに制御ユニット２ａと外部の各装置（図示省略）
を接続する通信ユニット（通信手段）４の各々から構成
されている。
明の一実施の形態にかかる制御装置（１）を説明する。 Ａ．構成 図１は、同実施の形態の制御装置１の概略構成を説明す
るブロック図である。この制御装置１は、制御ユニット
２ａと制御ユニット２ｂ（第１あるいは第２の制御手
段）、および制御ユニット２ａ、２ｂ間に挿入されたデ
ュアルポートメモリ３（記憶手段：詳細は後述する）、
ならびに制御ユニット２ａと外部の各装置（図示省略）
を接続する通信ユニット（通信手段）４の各々から構成
されている。
【００１６】制御ユニット２ａにおいて、５-1は各種処
理ならびに判断を行うＣＰＵ（中央処理装置）、６-1は
各種処理手順や判断あるいは演算結果を記憶するメモリ
である。７はＩ／Ｏ（入出力インターフェース：入出力
手段）であり、ＣＰＵ５-1による判断あるいは演算結果
を、図示しない表示装置に表示させたり、外部から供給
される各種情報や命令を入力する。
理ならびに判断を行うＣＰＵ（中央処理装置）、６-1は
各種処理手順や判断あるいは演算結果を記憶するメモリ
である。７はＩ／Ｏ（入出力インターフェース：入出力
手段）であり、ＣＰＵ５-1による判断あるいは演算結果
を、図示しない表示装置に表示させたり、外部から供給
される各種情報や命令を入力する。
【００１７】また、図省略したがＣＰＵ５ー1は、内部に
演算処理部（演算手段）を有しており、各種演算を行
い、メモリ６-1は各種データを記憶させるＲＡＭ（ラン
ダムアクセスメモリ）と各種処理手順を記憶したＲＯＭ
（リードオンリーメモリ）の総称である。
演算処理部（演算手段）を有しており、各種演算を行
い、メモリ６-1は各種データを記憶させるＲＡＭ（ラン
ダムアクセスメモリ）と各種処理手順を記憶したＲＯＭ
（リードオンリーメモリ）の総称である。
【００１８】制御ユニット２ａ内において、これらＣＰ
Ｕ５-1、メモリ６-1およびＩ／Ｏ７は、バス８-1によっ
て接続されている。
Ｕ５-1、メモリ６-1およびＩ／Ｏ７は、バス８-1によっ
て接続されている。
【００１９】一方制御ユニット２ｂにおいて、５-2はＣ
ＰＵ５-1と同様、また６-2はメモリ６-1と同様であるの
で、その説明は省略する。
ＰＵ５-1と同様、また６-2はメモリ６-1と同様であるの
で、その説明は省略する。
【００２０】制御ユニット２ｂ内において、これらＣＰ
Ｕ５-2およびメモリ６-2は、バス８-2によって接続され
ている。
Ｕ５-2およびメモリ６-2は、バス８-2によって接続され
ている。
【００２１】通信ユニット４は、デュアルポートメモリ
９と並列／直列変換器１０とから構成されている。並列
／直列変換器１０は、デュアルポートメモリ９に記憶さ
れたパラレルデータ（例えば、並列８ビットデータ）を
シリアルデータ（例えば、ＲＳ２３２Ｃのような直列デ
ータ）に変換し、外部の各装置に命令や演算結果を送
り、また各種データを受ける。
９と並列／直列変換器１０とから構成されている。並列
／直列変換器１０は、デュアルポートメモリ９に記憶さ
れたパラレルデータ（例えば、並列８ビットデータ）を
シリアルデータ（例えば、ＲＳ２３２Ｃのような直列デ
ータ）に変換し、外部の各装置に命令や演算結果を送
り、また各種データを受ける。
【００２２】前述制御ユニット２ａ内のバス８-1と制御
ユニット２ｂ内のバス８-2とは、前述デュアルポートメ
モリ３を介して接続されている。また、デュアルポート
メモリ９の一方の入出力ポートは並列／直列変換器１０
に接続されており、他方の入出力ポートは制御ユニット
２ａ内のバス８-1に接続されている。
ユニット２ｂ内のバス８-2とは、前述デュアルポートメ
モリ３を介して接続されている。また、デュアルポート
メモリ９の一方の入出力ポートは並列／直列変換器１０
に接続されており、他方の入出力ポートは制御ユニット
２ａ内のバス８-1に接続されている。
【００２３】これらデュアルポートメモリ３ならびにデ
ュアルポートメモリ９は、データの入出力ポートと読み
書き信号線とを２組有しており、何れの入出力ポートか
らも読み書きが可能な記憶装置である。
ュアルポートメモリ９は、データの入出力ポートと読み
書き信号線とを２組有しており、何れの入出力ポートか
らも読み書きが可能な記憶装置である。
【００２４】さらにデュアルポートメモリ３は、処理す
べき命令を書き込む命令領域（第１の領域）と、当該命
令に対する演算処理結果を書き込む結果領域（第２の領
域）と、ＣＰＵ５-1による演算結果とＣＰＵ５-2による
演算結果とが一致した場合にセットされる一致フラグの
領域（第３の領域）と、ＣＰＵ５-1による処理を停止す
る場合にセットされる停止フラグの領域（第４の領域）
とを有している。
べき命令を書き込む命令領域（第１の領域）と、当該命
令に対する演算処理結果を書き込む結果領域（第２の領
域）と、ＣＰＵ５-1による演算結果とＣＰＵ５-2による
演算結果とが一致した場合にセットされる一致フラグの
領域（第３の領域）と、ＣＰＵ５-1による処理を停止す
る場合にセットされる停止フラグの領域（第４の領域）
とを有している。
【００２５】Ｂ．動作 図２は、同実施の形態における制御装置１の動作を示す
フローチャートである。なお図２において、細実線はＣ
ＰＵ５-1による処理、太実線はＣＰＵ５-2による処理を
示している。
フローチャートである。なお図２において、細実線はＣ
ＰＵ５-1による処理、太実線はＣＰＵ５-2による処理を
示している。
【００２６】まずＣＰＵ５-1は、通信ユニット４やＩ／
Ｏ７を介して、処理すべき命令を入力されるのを待つ
（ステップＳｔ１）。ＣＰＵ５-1は命令が入力される
と、この命令をデュアルポートメモリ３の命令領域に書
き込む（ステップＳｔ２）。
Ｏ７を介して、処理すべき命令を入力されるのを待つ
（ステップＳｔ１）。ＣＰＵ５-1は命令が入力される
と、この命令をデュアルポートメモリ３の命令領域に書
き込む（ステップＳｔ２）。
【００２７】この後ＣＰＵ５-1は、入力された当該命令
に対する演算処理を行い（ステップＳｔ３）、さらにこ
の演算結果をデュアルポートメモリ３の結果領域に書き
込む（ステップＳｔ４）。
に対する演算処理を行い（ステップＳｔ３）、さらにこ
の演算結果をデュアルポートメモリ３の結果領域に書き
込む（ステップＳｔ４）。
【００２８】デュアルポートメモリ３の命令領域に命令
が書き込まれると、ＣＰＵ５-2はこの命令を読み出し
（ステップＳｔ５）、当該命令に対する演算処理を行う
（ステップＳｔ６）。
が書き込まれると、ＣＰＵ５-2はこの命令を読み出し
（ステップＳｔ５）、当該命令に対する演算処理を行う
（ステップＳｔ６）。
【００２９】こうした後ＣＰＵ５-2は、自らが演算処理
した結果と、デュアルポートメモリ３の結果領域に書き
込まれている結果とを照合する（ステップＳｔ７）。な
お、上述したステップＳｔ７に示す処理が、制御装置１
の故障診断処理である。
した結果と、デュアルポートメモリ３の結果領域に書き
込まれている結果とを照合する（ステップＳｔ７）。な
お、上述したステップＳｔ７に示す処理が、制御装置１
の故障診断処理である。
【００３０】（１）故障診断結果１ ステップＳｔ７においてＣＰＵ５-2は、自らが演算処理
した結果とデュアルポートメモリ３の結果領域に書き込
まれている結果とが一致する場合には、デュアルポート
メモリ３中の一致フラグを立てる（セットする）。即
ち、制御装置１の機能が正常であると判断して、ＣＰＵ
５-1による演算処理結果の出力を認める（ステップＳｔ
８）。
した結果とデュアルポートメモリ３の結果領域に書き込
まれている結果とが一致する場合には、デュアルポート
メモリ３中の一致フラグを立てる（セットする）。即
ち、制御装置１の機能が正常であると判断して、ＣＰＵ
５-1による演算処理結果の出力を認める（ステップＳｔ
８）。
【００３１】ＣＰＵ５-1は、デュアルポートメモリ３中
の一致フラグがセットされたことを確認すると、デュア
ルポートメモリ３の結果領域に書き込まれた演算処理結
果を通信ユニット４やＩ／Ｏ７を介して出力する。
の一致フラグがセットされたことを確認すると、デュア
ルポートメモリ３の結果領域に書き込まれた演算処理結
果を通信ユニット４やＩ／Ｏ７を介して出力する。
【００３２】この後ＣＰＵ５-1は、デュアルポートメモ
リ３中の一致フラグをリセットする（ステップＳｔ
９）。さらにＣＰＵ５-1は、他に処理すべき命令が存在
するか否かを確認し（ステップＳｔ１０）、存在する場
合はステップＳｔ１に戻って処理を繰り返す。
リ３中の一致フラグをリセットする（ステップＳｔ
９）。さらにＣＰＵ５-1は、他に処理すべき命令が存在
するか否かを確認し（ステップＳｔ１０）、存在する場
合はステップＳｔ１に戻って処理を繰り返す。
【００３３】（２）故障診断結果２ ステップＳｔ７においてＣＰＵ５-2は、自らが演算処理
した結果とデュアルポートメモリ３の結果領域に書き込
まれている結果とが一致しない場合には、デュアルポー
トメモリ３中の停止フラグを立てる。即ち、制御装置１
の機能に異常が発生していると判断して、これ以降のＣ
ＰＵ５-1による処理を停止させる（ステップＳｔ１
１）。
した結果とデュアルポートメモリ３の結果領域に書き込
まれている結果とが一致しない場合には、デュアルポー
トメモリ３中の停止フラグを立てる。即ち、制御装置１
の機能に異常が発生していると判断して、これ以降のＣ
ＰＵ５-1による処理を停止させる（ステップＳｔ１
１）。
【００３４】ＣＰＵ５-1は、デュアルポートメモリ３中
の一致フラグがセットされたことを確認すると、通信ユ
ニット４を介して、図示しない表示装置等に異常が発生
したことを表示し、またＩ／Ｏ７を介して、外部の各装
置にも報知する（ステップＳｔ１２）。ＣＰＵ５-1はこ
の後、一切の処理を停止する。
の一致フラグがセットされたことを確認すると、通信ユ
ニット４を介して、図示しない表示装置等に異常が発生
したことを表示し、またＩ／Ｏ７を介して、外部の各装
置にも報知する（ステップＳｔ１２）。ＣＰＵ５-1はこ
の後、一切の処理を停止する。
【００３５】このように制御装置１は、ＣＰＵ５-1によ
る演算結果とＣＰＵ５-2による演算結果とを常時照合す
ることにより、内部に異常が発生しているか否かを診断
する。これによって、制御装置１の誤動作を検知して動
作を停止ならびに報知し、延いてはこの制御装置１によ
って制御される各種装置等に悪影響が及ぶことを未然に
防止する。
る演算結果とＣＰＵ５-2による演算結果とを常時照合す
ることにより、内部に異常が発生しているか否かを診断
する。これによって、制御装置１の誤動作を検知して動
作を停止ならびに報知し、延いてはこの制御装置１によ
って制御される各種装置等に悪影響が及ぶことを未然に
防止する。
【００３６】なお上述の実施の形態においては、制御ユ
ニット２ａ（のバス８-1）と制御ユニット２ｂ（のバス
８-2）との間にデュアルポートメモリ３を挿入してい
る。しかし本願では、例えばデュアルポートメモリ３に
代えて、２以上の入出力端子（Ｉ／Ｏ）を有し各々の端
子から独立してデータを読み書きできる記憶装置（例え
ば磁気記憶装置）を用いることもできる。
ニット２ａ（のバス８-1）と制御ユニット２ｂ（のバス
８-2）との間にデュアルポートメモリ３を挿入してい
る。しかし本願では、例えばデュアルポートメモリ３に
代えて、２以上の入出力端子（Ｉ／Ｏ）を有し各々の端
子から独立してデータを読み書きできる記憶装置（例え
ば磁気記憶装置）を用いることもできる。
【００３７】またこれによって、３台以上の制御ユニッ
トによって常時異常の有無を確認し、異常の発生時には
誤動作の発生を回避しつつ、正常な制御ユニットによっ
て、バックアップ等の緊急措置を執ることも可能にな
る。
トによって常時異常の有無を確認し、異常の発生時には
誤動作の発生を回避しつつ、正常な制御ユニットによっ
て、バックアップ等の緊急措置を執ることも可能にな
る。
【００３８】
【発明の効果】以上説明したようにこの発明によれば、
第１の制御手段は命令信号を入力すると、該命令信号を
記憶手段の第１の領域に書き込むとともに演算を行い、
この演算結果を記憶手段の第２の領域に書き込む。一方
の第２の制御手段は、記憶手段の第１の領域に書き込ま
れた命令信号を読み出して演算を行い、この演算結果と
記憶手段の第２の領域に書き込まれた演算結果とを照合
して故障を診断するので、高い信頼性を確保し、小型軽
量ならびに低コストである電子機器の制御装置および制
御方法が実現可能であるという効果が得られる。
第１の制御手段は命令信号を入力すると、該命令信号を
記憶手段の第１の領域に書き込むとともに演算を行い、
この演算結果を記憶手段の第２の領域に書き込む。一方
の第２の制御手段は、記憶手段の第１の領域に書き込ま
れた命令信号を読み出して演算を行い、この演算結果と
記憶手段の第２の領域に書き込まれた演算結果とを照合
して故障を診断するので、高い信頼性を確保し、小型軽
量ならびに低コストである電子機器の制御装置および制
御方法が実現可能であるという効果が得られる。
【図１】本発明の一実施の形態にかかる制御装置１の概
略構成を示すブロック図である。
略構成を示すブロック図である。
【図２】同実施の形態において制御装置１による処理の
手順を示すフローチャートである。
手順を示すフローチャートである。
１ 制御装置 ２ａ、２ｂ 制御ユニット ３ デュアルポートメモリ ４ 通信ユニット ５-1、５-2 ＣＰＵ ７ Ｉ／Ｏ
Claims (5)
- 【請求項１】 各々演算手段を有する第１および第２の
制御手段と、 前記第１の制御手段および前記第２の制御手段の何れも
が独立して情報を読み書きできる記憶手段と、 前記第１の制御手段に命令信号を入力し、および第１の
制御手段から制御信号を出力する入出力手段とを具備
し、前記第１の制御手段は、 前記第１の制御手段による演算結果と前記第２の制御手
段による演算結果とが一致した場合にのみ前記制御信号
を出力することを特徴とする電子機器の制御装置。 - 【請求項２】 各々演算手段を有する第１および第２の
制御手段と、 前記第１の制御手段および前記第２の制御手段の何れも
が独立して情報を読み書きできる記憶手段と、 前記第１の制御手段に命令信号を入力し、および第１の
制御手段から制御信号を出力する入出力手段と、 外部の各種装置から前記第１の制御手段へ各種処理指示
を伝え、および第１の制御手段から前記外部の各種装置
へ動作停止信号等を伝える通信手段とを具備し、前記第
１の制御手段は、 前記第１の制御手段による演算結果と前記第２の制御手
段による演算結果とが一致しない場合には処理動作を停
止することを特徴とする電子機器の制御装置。 - 【請求項３】 前記記憶手段は、 前記命令信号が書き込まれる第１の領域と、 前記第１の制御手段による演算結果あるいは前記第２の
制御手段による演算結果が書き込まれる第２の領域と、 前記第１の制御手段による演算結果と前記第２の制御手
段による演算結果とが一致したことを示すフラグが書き
込まれる第３の領域と、 前記第１の制御手段による演算結果と前記第２の制御手
段による演算結果とが一致しないことを示すフラグが書
き込まれる第４の領域とを有することを特徴とする請求
項１あるいは請求項２の何れかに記載の電子機器の制御
装置。 - 【請求項４】 演算手段を有する第１の制御手段は、 （１）入出力手段あるいは通信手段を介して命令信号を
入力し、 （２）前記命令信号を記憶手段の第１の領域に書き込む
とともに、 （３）入力された前記命令信号に対する演算を行い、 （４）演算結果を前記記憶手段の第２の領域に書き込
み、 演算手段を有する第２の制御手段は、 （５）前記記憶手段の第１の領域に書き込まれた前記命
令信号を読み出し、 （６）読み出した前記命令信号に対する演算を行い、 （７）前記記憶手段の第２の領域に書き込まれた演算結
果を読み出し、且つ自らが演算した結果と、前記読み出
した第２の領域に書き込まれていた演算結果とを照合す
ることを特徴とする電子機器の制御方法。 - 【請求項５】 前記第２の制御手段は、 （８）自らの演算結果と前記記憶手段の第２の領域に書
き込まれた演算結果とが一致する場合には前記記憶手段
の第３の領域に一致フラグを書き込み、 （９）自らの演算結果と前記記憶手段の第２の領域に書
き込まれた演算結果とが一致しない場合には前記記憶手
段の第４の領域に停止フラグを書き込み、 前記第１の制御手段は、 （１０）前記記憶手段の第３の領域に前記一致フラグが
書き込まれている場合には前記記憶手段の第２の領域に
書き込まれている演算結果を前記入出力手段を介して出
力し、 （１１）前記記憶手段の第４の領域に前記停止フラグが
書き込まれている場合には動作停止信号を前記通信手段
を介して外部の各種装置に伝送し、 （１２）以降の処理動作を停止することを特徴とする請
求項４に記載の電子機器の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21500095A JPH0962302A (ja) | 1995-08-23 | 1995-08-23 | 電子機器の制御装置および制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21500095A JPH0962302A (ja) | 1995-08-23 | 1995-08-23 | 電子機器の制御装置および制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0962302A true JPH0962302A (ja) | 1997-03-07 |
Family
ID=16665049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21500095A Withdrawn JPH0962302A (ja) | 1995-08-23 | 1995-08-23 | 電子機器の制御装置および制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0962302A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003029804A (ja) * | 2001-07-06 | 2003-01-31 | Samsung Electronics Co Ltd | フィールドバスインタフェースボード |
-
1995
- 1995-08-23 JP JP21500095A patent/JPH0962302A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003029804A (ja) * | 2001-07-06 | 2003-01-31 | Samsung Electronics Co Ltd | フィールドバスインタフェースボード |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20060200257A1 (en) | Microprocessor system for a machine controller in safety-certifiable applications | |
| CN115348133A (zh) | 冗余备份系统的备份控制方法、装置、设备及介质 | |
| JPS59106056A (ja) | フエイルセイフ式デ−タ処理システム | |
| JPH0962302A (ja) | 電子機器の制御装置および制御方法 | |
| JP2993337B2 (ja) | ２重系のバスコントロ−ル方法 | |
| JP2007280313A (ja) | 冗長化システム | |
| JP4399792B2 (ja) | 二重化プロセッサシステム | |
| JP3127941B2 (ja) | 二重化装置 | |
| JP2626127B2 (ja) | 予備系ルート試験方式 | |
| JPS6242646A (ja) | 回線切替装置の制御方式 | |
| JPH05346864A (ja) | 情報処理装置の障害処理方式 | |
| JPH079636B2 (ja) | バス診断装置 | |
| JPS63177202A (ja) | 多重化制御装置のデ−タ転送装置 | |
| JPH06327055A (ja) | 制御方式 | |
| JPH10187473A (ja) | ２重化情報処理装置 | |
| JPH0423152A (ja) | 演算処理装置における診断装置 | |
| JPH05324373A (ja) | 計算機システムのバス切換装置 | |
| JPH04359343A (ja) | デジタル信号チェック装置 | |
| CN110990307A (zh) | 一种服务器的布线系统以及服务器 | |
| JPH04344962A (ja) | 端末制御方法及び端末装置 | |
| JP2007323190A (ja) | データ通信を行う計算制御システム及びその通信方法 | |
| JPH01209564A (ja) | 情報処理装置 | |
| JPS63278159A (ja) | 情報処理装置 | |
| JPS6234246A (ja) | デ−タ処理装置 | |
| JP2001142503A (ja) | 多重化装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |