JPH0962501A - Ｃｐｕシステム - Google Patents

Abstract

(57)【要約】 【課題】 書き換えが困難なＲＯＭにインストラクショ
ンが記憶されている場合にインストラクションの任意の
数の故障やバグに対応する。 【解決手段】 第２のＲＯＭ１０７には、第１のＲＯＭ
２０１のどのアドレスのインストラクションを代替えル
ーチンに置き換えるための情報が記憶され、この第２の
ＲＯＭ１０７の代替えルーチンは第２のＲＡＭ１０３に
ＤＭＡ転送される。第１のＲＡＭ２０２には第１のＲＯ
Ｍ２０１のアドレスに対応してそのインストラクション
が故障、バグか否かを示す１ビットの代替え情報が記憶
され、選択信号ＰＤとしてセレクタ２０４の選択端子Ｓ
ＥＬに出力される。レジスタ２０３はトラップ命令のイ
ンストラクションをセレクタ２０４に出力し、セレクタ
２０４は選択信号ＰＤがハイの場合に第１のＲＯＭ２０
１の出力信号を、信号ＰＤがローの場合にレジスタ２０
３のトラップ命令を選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、書き換えが困難な
ＲＯＭにインストラクションが記憶されたＣＰＵシステ
ムに関する。

【０００２】

【従来の技術】一般に、ＣＰＵ（以下、本願明細書では
マイクロプロセッサを含めてＣＰＵと言う場合があ
る。）は、記憶手段に記憶されたインストラクションを
読み出し、その内容に従って処理を進行する。インスト
ラクションの記憶手段としてはＲＯＭを使用することが
多く、ＲＯＭとしてはＥＥＰＲＯＭ、ＥＰＲＯＭ、ＯＴ
ＰＲＯＭ、フラッシュＲＯＭ、マスクＲＯＭ等が知られ
ている。この場合、同一内容のＲＯＭを大量に必要とす
る場合にはマスクＲＯＭが最も安価であるが、マスクＲ
ＯＭは書き換え不能であるので、開発後にバグが発見さ
れると破棄するしかない。

【０００３】また、近年では半導体の集積度の向上によ
り、ＣＰＵに対してＲＯＭ、ＲＡＭや周辺回路までが同
一パッケージに収納される。この場合、プログラムの開
発中には書き換え可能なように紫外線消去型のＰＲＯＭ
を用い、量産版ではこのＰＲＯＭの代わりに書換えが不
可能なマスクＲＯＭを用いている。したがって、このマ
スクＲＯＭに対して変更が必要になった場合にはチップ
全体を破棄するしかない。

【０００４】これに対処する方法としては、例えば特開
昭５８−１６３５０号公報に開示されている。この方法
では、記憶部の一部に故障やバグが発見された場合にそ
のアドレスと正しい代替え内容を予め記憶し、このアド
レスと記憶部に与えられるアドレスを比較して一致した
場合に代替え内容に置き換える。

【０００５】また、他の方法としては、記憶部の一部に
故障やバグが発見された場合にその正しいインストラク
ションを予めＲＡＭに記憶すると共に、そのＲＡＭへの
ジャンプ命令を記憶することにより広範囲に渡ってイン
ストラクションを修正することができる。

【０００６】

【発明が解決しようとする課題】しかしながら、上記方
法では、故障やバグがある記憶部のアドレスと記憶部に
与えられるアドレスを比較して代替え内容に置き換える
ので、予め設計されている比較器の個数しか対応するこ
とができないという問題点がある。なお、アドレス比較
手段を実現するためには多くのハードウエアを必要とす
るのでその個数に限界があり、また、少なすぎる場合に
はこのような機能を組み込んでいながらマスクＲＯＭの
再開発が必要となる。また、マスクＲＯＭの開発時や代
替え内容記憶部を含む制御回路の開発時には、マスクＲ
ＯＭの故障やバグの発生はゼロを前提としており、この
時点で何個分のマスクＲＯＭの不具合に対処すべきかを
決定することは困難である。

【０００７】本発明は上記従来の問題点に鑑み、書き換
えが困難なＲＯＭにインストラクションが記憶されてい
る場合にインストラクションの任意の数の故障やバグに
対応することができるＣＰＵシステムを提供することを
目的とする。

【０００８】

【課題を解決するための手段】第１の手段は上記目的を
達成するために、予め記憶されたＣＰＵのインストラク
ションがＣＰＵからのリード要求によりリードされるＲ
ＯＭと、ＣＰＵのトラップ命令を出力するトラップ命令
出力手段と、前記ＲＯＭのアドレスに対応してそのイン
ストラクションが故障、バグか否かを示す代替え情報が
記憶され、前記ＲＯＭのアドレスリード時にその代替え
情報を出力する第１のＲＡＭと、前記第１のＲＡＭから
の代替え情報に基づいて、故障、バグのアドレスリード
時でない場合に前記ＲＯＭからリードされたインストラ
クションを選択し、故障、バグのアドレスリード時に前
記トラップ命令出力手段から出力されたトラップ命令を
選択する選択手段と、前記ＲＯＭに記憶されたインスト
ラクションの代替えルーチンが記憶された第２のＲＡＭ
とを有し、前記ＣＰＵは、前記選択手段が前記ＲＯＭか
らリードされたインストラクションを選択した場合にそ
のインストラクションを実行し、トラップ命令を選択し
た場合にそのトラップ命令に基づいて前記第２のＲＡＭ
に記憶された代替えルーチンを実行することを特徴とす
る。

【０００９】第２の手段は、第１の手段において前記Ｃ
ＰＵ、ＲＯＭ、トラップ命令出力手段、第１及び第２の
ＲＡＭ及び選択手段を同一パッケージ内に収納すると共
に、代替えルーチンが記憶された第２のＲＯＭを前記パ
ッケージに外付けし、前記第２のＲＯＭから前記第２の
ＲＡＭに代替えルーチンを転送することを特徴とする。

【００１０】第３の手段は、第２の手段において前記第
２のＲＯＭから前記第２のＲＡＭに代替えルーチンをＤ
ＭＡ転送することを特徴とする。

【００１１】第４の手段は、第１ないし第３の手段にお
いて前記ＲＯＭから１バスサイクルでリードされるデー
タ量を１ワードとして、前記第２のＲＡＭからリードさ
れる１ワードが前記ＲＯＭの複数ワードに対応すること
を特徴とする。

【００１２】第５の手段は、予め記憶されたＣＰＵのイ
ンストラクションがＣＰＵからのリード要求によりリー
ドされる第１のＲＯＭと、前記第１のＲＯＭのアドレス
に対応してそのインストラクションが故障、バグか否か
を示す代替え情報その代替えルーチンが記憶され、前記
第１のＲＯＭのアドレスリード時にその代替え情報を出
力する第２のＲＯＭと、前記第２のＲＯＭからの代替え
情報に基づいて、故障、バグのアドレスリード時でない
場合に前記ＲＯＭからリードされたインストラクション
を選択し、故障、バグのアドレスリード時にＣＰＵのト
ラップ命令を選択して出力するトラップ命令出力手段
と、前記ＣＰＵは、前記トラップ命令出力手段から前記
第１のＲＯＭからリードされたインストラクションが出
力された場合にそのインストラクションを実行し、トラ
ップ命令が出力された場合にそのトラップ命令に基づい
て前記第２のＲＯＭに記憶された代替えルーチンを実行
することを特徴とする。

【００１３】第６の手段は、第５の手段において前記第
２のＲＯＭに記憶された代替えルーチンをＤＭＡ転送す
るためのＤＲＡＭを有し、前記ＣＰＵは、前記ＤＲＡＭ
にＤＭＡ転送された代替えルーチンを実行することを特
徴とする。

【００１４】第７の手段は、第５または第６の手段にお
いて前記第１のＲＯＭから１バスサイクルでリードされ
るデータ量を１ワードとして、前記第２のＲＯＭからリ
ードされる１ワードが前記第１のＲＯＭの複数ワードに
対応することを特徴とする。

【００１５】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１は本発明に係るＣＰＵ
システムの一実施形態を示すブロック図、図２は図１の
ＲＯＭ部を詳細に示すブロック図、図３はＣＰＵ部から
のリード要求によりＲＯＭ部がＣＰＵ部にデータを供給
する動作を説明するためのタイミングチャート、図４は
第１のＲＯＭと第２のＲＡＭの対応関係を示す説明図で
ある。

【００１６】図１において、ＣＰＵ部１０１、図２に詳
しく示すＲＯＭ部１０２、第２のＲＡＭ１０３及びパラ
レルＩ／Ｏ部１０４は同一のパッケージ（半導体チッ
プ）１０５内に収容されている。パラレルＩ／Ｏ部１０
４にはバッファ素子である外部Ｉ／Ｆ１０６が接続さ
れ、ＲＯＭ部１０２には外部の第２のＲＯＭ１０７が接
続されている。また、チップ１０５には外部の基準クロ
ック用発振器（ＯＳＣ）１０８が接続されている。ＲＯ
Ｍ部１０２は図２に詳しく示すように、第１のＲＯＭ２
０１、第１のＲＡＭ２０２、レジスタ２０３、セレクタ
２０４、２０６、２０７及びシーケンサ２０５を有す
る。

【００１７】図１において、ＣＰＵ部１０１はＲＯＭ部
１０２から供給されるインストラクションに従って、第
２のＲＡＭ１０３をワークエリアとして使用しながら処
理を進行し、また、外部とのインタフェースを取るため
にパラレルＩ／Ｏ部１０４を使用する。外部の第２のＲ
ＯＭ１０７は、図２に示す第１のＲＯＭ２０１の内容の
修正が必要な場合にのみ接続され、ＲＯＭ部１０２から
制御される。

【００１８】この第２のＲＯＭ１０７には、第１のＲＯ
Ｍ２０１のどのアドレスのインストラクションを代替え
ルーチンに置き換えるための情報が記憶され、また、代
替えルーチンのインストラクションが圧縮された形式で
記憶されている。そして、この第２のＲＯＭ１０７の代
替えルーチンが第２のＲＡＭ１０３にＤＭＡ転送され、
ＣＰＵ部１０１はＲＡＭ１０３にＤＭＡ転送された代替
えルーチンを実行する。

【００１９】図２に示す第１のＲＯＭ２０１には、ＣＰ
Ｕ部１０１が実行する本来のインストラクションが記憶
され、セレクタ２０６からのアドレスＡ〔２０：２〕に
応じたインストラクションＩＲＯＭＤ〔３１：０〕をセ
レクタ２０４の入力端子Ａに出力する。第１のＲＡＭ２
０２には第１のＲＯＭ２０１のアドレスに対応してその
インストラクションが故障、バグか否かを示す１ビット
の代替え情報がシーケンサ２０５からの信号ＷＤ、ＷＰ
^* に基づいて記憶される。第１のＲＡＭ２０２は第１の
ＲＯＭ２０１との間でアドレスバスＡ〔２０：２〕を共
有し、セレクタ２０６からのアドレスＡ〔２０：４〕に
応じて故障、バグか否かを示す代替え情報を選択信号Ｐ
Ｄとしてセレクタ２０４の選択端子ＳＥＬに出力する。

【００２０】レジスタ２０３はトラップ命令のインスト
ラクションＲＥＧＤ〔３１：０〕をセレクタ２０４の入
力端子Ｂに出力し、セレクタ２０４は選択信号ＰＤがハ
イの場合に第１のＲＯＭ２０１の出力信号を、信号ＰＤ
がローの場合にレジスタ２０３の出力信号を選択する
（出力信号ＲＯＭＤ〔３１：０〕）。したがって、第１
のＲＡＭ２０２からローレベルの選択信号ＰＤを出力す
ることにより、第１のＲＯＭ２０１のリードデータの代
わりにトラップ命令を信号ＲＯＭＤ〔３１：０〕として
出力することができる。

【００２１】シーケンサ２０５は第２のＲＯＭ１０７か
らの読み出し制御、第１のＲＡＭ２０２への書き込み制
御、外部の第２のＲＯＭ１０７から第２のＲＡＭ１０３
への代替えルーチンのＤＭＡ転送の制御等を行う。外部
の第２のＲＯＭ１０７はシリアルＥＥＰＲＯＭであり、
シーケンサ２０５からの２本の信号線ＳＣＫ（クロック
用）、ＳＤＡ（アドレス／データ転送用）を使用して読
み出しを行うことができる。

【００２２】ここで、２本の信号線のみを使用するが、
クロック信号ＳＣＫに対するアドレス／データ転送線Ｓ
ＤＡ上のデータの変化のタイミング及びアドレス／デー
タ転送線ＳＤＡ上にドライブするデータパターンのシー
ケンスによりリード、ライトを行うことができる。但
し、本実施例では、第２のＲＯＭ１０７として専用のラ
イタにより書き込みを行ったＥＥＰＲＯＭを使用するの
で、書き込みを行うことはない。

【００２３】この第２のＲＯＭ１０７から読み出された
データは第１のＲＡＭ２０２の代替え情報と第２のＲＡ
Ｍ１０３の代替えルーチンとなる。この場合、第１のＲ
ＡＭ２０２と第２のＲＡＭ１０３に書き込む時にはシー
ケンサ２０５からのバス使用要求信号ＢＲＥＱ^* をアサ
ートすることによりバスの使用要求を発行する。ＣＰＵ
部１０１はこのバス使用要求を許可する時にはシーケン
サ２０５に対するバス使用許可信号ＢＧＮＴ^* をアサー
トし、シーケンサ２０５はこのバス使用許可信号ＢＧＮ
Ｔ^* のアサートを検出してＤＭＡ転送を開始する。

【００２４】セレクタ２０６はＣＰＵ部１０１から入力
するアドレス信号ＲＯＭＡ〔２０：２〕又はシーケンサ
２０５から入力するＤＭＡ用アドレス信号ＤＭＡＡ〔２
０：２〕をシーケンサ２０５からの選択信号ＳＥＬ２３
により選択し、アドレスバスＡ〔２０：２〕上及び第１
のＲＯＭ２０１、第１のＲＡＭ２０２に出力する。

【００２５】セレクタ２０７はＣＰＵ部１０１から入力
するＲＡＭセレクト信号ＣＰＵＲＡＭＣＳ^* 又はシーケ
ンサ２０５から入力するＤＭＡ用ＲＡＭセレクト信号Ｄ
ＭＡＲＡＭＣＳ^* をシーケンサ２０５からの選択信号Ｓ
ＥＬ２３により選択し、ＲＡＭのチップセレクト信号Ｒ
ＡＭＣＳ^* として出力する。信号線ＤＭＡ〔３１：０〕
は第２のＲＡＭ１０３へＤＭＡ転送を行う時のデータバ
スであり、このデータバスＤＭＡ〔３１：０〕に有効な
データをドライブしている時に信号ＤＭＡＥ^*がアサー
トされる。

【００２６】次に、図３を参照してＣＰＵ部１０１から
のインストラクションリード要求によりＲＯＭ部１０２
がＣＰＵ部１０１にインストラクション又はトラップ命
令を供給する動作を説明する。先ず、ＣＰＵ部１０１か
らアドレスバスＲＯＭＡ〔２０：２〕に対してＡ０がド
ライブされる。ＤＭＡ中でない場合、このアドレスＡ０
がセレクタ２０６を介してそのまま第１のＲＯＭ２０１
と第１のＲＡＭ２０２のアドレスとして供給され、第１
のＲＯＭ２０１はそのデータＤ０をデータバスＩＲＯＭ
Ｄ〔３１：０〕を介してセレクタ２０４に出力する。

【００２７】そして、第１のＲＡＭ２０２が例えばハイ
レベルの信号ＰＤを出力した場合には、セレクタ２０４
は第１のＲＯＭ２０１からのデータＤ０を選択して信号
線ＲＯＭＤ〔３１：０〕に出力する。したがって、第１
のＲＯＭ２０１からのデータＤ０がそのままＣＰＵ部１
０１に供給され、ＣＰＵ部１０１はデータＤ０のインス
トラクションを実行する。

【００２８】次に、ＣＰＵ部１０１がアドレスバスＲＯ
ＭＡ〔２０：２〕のＡ１からリードを行うためにアドレ
スＡ１をドライブすると、第１のＲＯＭ２０１はデータ
Ｄ１をデータバスＩＲＯＭＤ〔３１：０〕に出力する。
そして、第１のＲＡＭ２０２が例えばローレベルの信号
ＰＤを出力した場合には、セレクタ２０４はレジスタ２
０３からのトラップ命令のインストラクション・パター
ンを選択して信号線ＲＯＭＤ〔３１：０〕に出力する。

【００２９】これにより、ＣＰＵ部１０１はトラップ処
理ルーチンにジャンプし、次いで予めＤＭＡ転送により
代替えルーチンのインストラクションがダウンロードさ
れている第２のＲＡＭ１０３にジャンプする。そしてＣ
ＰＵ部１０１は内部のプログラムカウンタの値に対応す
る代替えルーチンのアドレスを求めてその代替えルーチ
ンを実行し、代替えルーチンを終了すると元の第１のＲ
ＯＭ２０１にジャンプする。したがって、これにより任
意の箇所を代替えルーチンに置き換えることができる。

【００３０】図４を参照して第１のＲＯＭ２０１と第２
のＲＡＭ１０３の対応関係を説明する。第１のＲＯＭ２
０１にはインストラクションＩＮＳＴが記憶され、第２
のＲＡＭ１０３は第１のＲＯＭ２０１の４ワードに対し
て１ワードのデータを有する。図４では一例として処理
１のルーチンが第１のＲＯＭ２０１のアドレス０ｘ００
０１７までの領域に、また、処理２のルーチンがアドレ
ス０ｘ０００１８までの領域に記憶されている。

【００３１】第２のＲＡＭ１０３は第１のＲＯＭ２０１
の内容をそのままＣＰＵ部１０１に供給する（ＰＤ＝１
の場合）か、またはトラップ命令に置き換えて供給する
（ＰＤ＝０の場合）かのステートを待つ。今、処理２の
ルーチンを修正するものとするとステート５を「０」と
する。

【００３２】この場合、処理２のルーチンの一部である
インストラクションＩＮＳＴ２３が実行されるが、本実
施例では代替えルーチンでも同様に実行すべき命令であ
る。そこで、代替えルーチンでも実行すべき命令や、実
行による影響を無視できる命令や、実行したことによる
悪影響をその後の代替えルーチンで除去できる命令であ
る場合には、ステート４を「０」にしてインストラクシ
ョンＩＮＳＴ２３の実行を阻止する必要はなく、ステー
ト５を「０」にすればよい。

【００３３】次に、図５及び図６を参照して第２の実施
例を説明する。図５は第２の実施例のＣＰＵシステムを
示すブロック図、図６は第２の実施例の動作を説明する
ためのタイミングチャート、図７は第１、第２のＲＯＭ
の対応関係を示す説明図である。ＣＰＵ３０１は制御Ａ
ＳＩＣ３０２との間で３２ビットのアドレス／データバ
スＳＡＤ〔３１：０〕、ＡＬＥ、リード信号ＲＤ^* 、ラ
イト信号ＷＲ^* 、ＡＣＫ信号ＡＣＫ^* 等の信号線を介し
てインタフェースする。なお、図５では説明上最低限必
要なもののみが示されている。

【００３４】第１のＲＯＭ３０３はＣＰＵ３０１が実行
する本来のインストラクションが記憶されたマスクＲＯ
Ｍであり、一例として１ＭＢの容量を有し、データバス
幅は３２ビットである（図示Ｄ〔３１：０〕）。また、
第１のＲＯＭ３０３は制御ＡＳＩＣ３０２から出力され
るアドレスバスＡ〔２０：２〕の内、Ａ１９からＡ２ま
での１８ビットを使用する。また、第１のＲＯＭ３０３
と制御ＡＳＩＣ３０２との間は、データバスＤ〔３１：
０〕とチップセレクト信号ＣＳ^* を介して接続されてい
る。

【００３５】第２のＲＯＭ３０４は１２８ｋビットの容
量を有し、データバス幅が１ビットの紫外線消去型プロ
グラムＲＯＭ（ＥＰＲＯＭ）である。この第２のＲＯＭ
３０４の前半の６４ｋビットの領域には、第１のＲＯＭ
３０３のインストラクションをそのままＣＰＵ３０１に
供給するか否かを示すデータ（代替え情報）が記憶さ
れ、後半の６４ｋビットの領域にはトラップ命令と代替
えルーチンが記憶されている。なお、第１のＲＯＭ３０
３のインストラクションをそのままＣＰＵ３０１に供給
する場合にはＰＤ＝１、代替えルーチンをＣＰＵ３０１
に供給する場合にはＰＤ＝０が記憶されている。

【００３６】また、第２のＲＯＭ３０４のチップセレク
ト端子は常にアサートされており、アドレスのみで制御
される。また、第２のＲＯＭ３０４と制御ＡＳＩＣ３０
２との間は、アドレスバスＡ〔２０：４〕とデータバス
Ｄ〔３１：０〕とデータバスＰＤを介して接続されてい
る。

【００３７】ＤＲＡＭ３０５はＣＰＵ３０１が処理を進
行する場合にデータを記憶するために用いられ、データ
バスＤ〔３１：０〕に接続されると共に代替えルーチン
読み出し用の信号ＤＣＯＮを介して制御ＡＳＩＣ３０２
に接続されている。また、第２のＲＯＭ３０４の代替え
ルーチンがＤＲＡＭ３０５にＤＭＡ転送され、ＣＰＵ３
０１はこの代替えルーチンをＤＲＡＭ３０５から制御Ａ
ＳＩＣ３０２を介して読み出して実行する。

【００３８】次に、図６を参照して動作を説明する。３
２ビットのアドレス／データバスＳＤＡ〔３１：０〕
は、ＣＰＵ３０１がアドレスを出力する時と、外部デバ
イス（制御ＡＳＩＣ３０２）との間でデータを転送する
時に使用され、アドレス転送時に使用される時にはＣＰ
Ｕ３０１が信号ＡＬＥをアサートする。信号ＡＬＥのア
サート、ネゲートのタイミングは、制御ＡＳＩＣ３０２
のトランスペアレント・ラッチのコントロール端子に信
号線ＡＬＥを接続し、また、データ入力端子にバスＳＤ
Ａ〔３１：０〕を接続した場合に制御ＡＳＩＣ３０２の
データ出力端子からアドレスのみを取り出すのに適した
タイミングである。

【００３９】リード信号ＲＤ^* とライト信号ＷＲ^* は共
にアクティブ時にローであり、それぞれＣＰＵ３０１が
リード要求時、ライト要求時にアサートする。ＡＣＫ信
号ＡＣＫ^* もアクティブ時にローであり、ＣＰＵ３０１
からのアクセス要求時に対し、そのバスサイクルを終了
してもよい場合に制御ＡＳＩＣ３０２がアサートする。
第１のＲＯＭ３０３及び第２のＲＯＭ３０４に対するア
ドレスバスＡ〔２０：２〕は制御ＡＳＩＣ３０２により
ドライブされる。

【００４０】図６を左側から順番に参照すると、ＣＰＵ
３０１がバスＳＤＡ〔３１：０〕に対してリード要求の
アドレスＡ０をドライブし、また、信号ＡＬＥとリード
信号ＲＤ^* をドライブすると、制御ＡＳＩＣ３０２はこ
れを受けてアドレスバスＡ〔２０：２〕のアドレスＡ０
をドライブする共にチップセレクト信号ＣＳ^* をアサー
トして第１のＲＯＭ３０３からのインストラクションの
リードを開始する。この時、アドレスバスＡ〔２０：
４〕が第２のＲＯＭ３０４に接続されているので、第２
のＲＯＭ３０４からもアドレスＡ０に対応するデータが
リードされる。

【００４１】所定時間後に第１のＲＯＭ３０３、第２の
ＲＯＭ３０４からそれぞれデータＤ０、例えばＰＤ＝１
が出力された場合、制御ＡＳＩＣ３０２はバスＳＤＡ
〔３１：０〕に出力データＤ０をドライブし、また、Ａ
ＣＫ信号ＡＣＫ^* をアサートする。これにより、ＣＰＵ
３０１はアドレスＡ０へのリード要求に対するデータＤ
０を受け入れ、そのインストラクションを実行する。

【００４２】次にＣＰＵ３０１はアドレスＡ１のリード
を要求する。このアドレスＡ１も第１のＲＯＭ３０３の
空間であるので、制御ＡＳＩＣ３０２はアドレスバスＡ
〔２０：２〕のアドレスＡ０をドライブする共にチップ
セレクト信号ＣＳ^* をアサートし、第１のＲＯＭ３０
３、第２のＲＯＭ３０４からリードを行う。第１のＲＯ
Ｍ３０３、第２のＲＯＭ３０４からそれぞれデータＤ
１、例えばＰＤ＝０が出力された場合、制御ＡＳＩＣ３
０２はＣＰＵ３０１に対してデータＤ１の代わりにトラ
ップ命令を出力し、また、ＡＣＫ信号ＡＣＫ^* をアサー
トしない。

【００４３】ＣＰＵ３０１はこれによりトラップ処理ル
ーチンにジャンプする。トラップ処理ルーチンでは、予
め第２のＲＯＭ３０４の後半領域からＤＲＡＭ３０５に
ダウンロードされている代替えルーチンのインストラク
ション領域にジャンプする。ここで、制御ＡＳＩＣ３０
２内にはＤＭＡコントローラが設けられ、第１の実施例
と同様にＤＭＡコントローラは代替えルーチンのインス
トラクションを第２のＲＯＭ３０４から１ビットずつリ
ードし、３２ビット分のデータがたまったらＤＲＡＭ３
０５に書き込む。

【００４４】また、第１の実施例と同様にＣＰＵ３０１
は内部のプログラムカウンタの値に対応する代替えルー
チンのアドレスを求めてその代替えルーチンを実行し、
代替えルーチンを終了すると元の第１のＲＯＭ３０４に
ジャンプする。したがって、これにより任意の箇所を代
替えルーチンに置き換えることができる。また、図４と
同様に、例えば第１のＲＯＭ３０３の４ワードを第２の
ＲＡＭ３０４の１ワードに対応させることができる。

【００４５】

【発明の効果】以上説明したように請求項１記載の発明
によれば、インストラクションが記憶されたＲＯＭのア
ドレスに対応してそのインストラクションの故障、バグ
か否かを示す代替え情報を第１のＲＡＭに記憶する共に
そのインストラクションの代替えルーチンを第２のＲＡ
Ｍに記憶し、故障、バグのアドレス読み出し時にはＲＯ
Ｍに記憶されたインストラクションに置き換えて第２の
ＲＡＭに記憶された代替えルーチンを実行するようにし
たので、インストラクションの任意の数の故障やバグに
対応することができる。

【００４６】請求項２記載の発明によれば、ＣＰＵ、Ｒ
ＯＭ、トラップ命令出力手段、第１及び第２のＲＡＭ及
び選択手段を同一パッケージ内に収納すると共に、代替
えルーチンが記憶された第２のＲＯＭを前記パッケージ
に外付けし、代替えルーチンを前記第２のＲＯＭから前
記第２のＲＡＭに転送するので、わずかな部品点数でイ
ンストラクションの任意の数の故障やバグに対応するこ
とができる。

【００４７】請求項３記載の発明によれば、ＤＭＡ転送
により代替えルーチンを第２のＲＯＭから第２のＲＡＭ
に転送するので、ＤＭＡ転送とＣＰＵのインストラクシ
ョン処理を並列に処理することができ、処理を高速化す
ることができる。特に第２のＲＯＭのデータバス幅が狭
い場合に処理を高速化することができる。

【００４８】請求項４記載の発明によれば、ＲＯＭから
１バスサイクルでリードされるデータ量を１ワードとし
て、第２のＲＡＭからリードされる１ワードがＲＯＭの
複数ワードに対応するので、第２のＲＡＭの容量を減ら
すことができる。

【００４９】請求項５記載の発明によれば、インストラ
クションが記憶された第１のＲＯＭのアドレスに対応し
てそのインストラクションの故障、バグか否かを示す代
替え情報とそのインストラクションの代替えルーチンを
第２のＲＯＭに記憶し、故障、バグのアドレス読み出し
時には第１のＲＯＭに記憶されたインストラクションに
置き換えて第２のＲＯＭに記憶された代替えルーチンを
実行するようにしたので、インストラクションの任意の
数の故障やバグに対応することができる。

【００５０】請求項６記載の発明によれば、ＤＭＡ転送
により代替えルーチンを第２のＲＯＭからＤＲＡＭに転
送するので、ＤＭＡ転送とＣＰＵのインストラクション
処理を並列に処理することができ、処理を高速化するこ
とができる。特に第２のＲＯＭのデータバス幅が狭い場
合に処理を高速化することができる。

【００５１】請求項７記載の発明によれば、第１のＲＯ
Ｍから１バスサイクルでリードされるデータ量を１ワー
ドとして、第２のＲＯＭからリードされる１ワードが第
１のＲＯＭの複数ワードに対応するので、第２のＲＯＭ
の容量を減らすことができる。

【図面の簡単な説明】

【図１】本発明に係るＣＰＵシステムの一実施例を示す
ブロック図である。

【図２】図１のＲＯＭ部を詳細に示すブロック図であ
る。

【図３】ＣＰＵ部からのリード要求によりＲＯＭ部がＣ
ＰＵ部にデータを供給する動作を説明するためのタイミ
ングチャートである。

【図４】第１のＲＯＭと第２のＲＡＭの対応関係を示す
説明図である。

【図５】第２の実施例のＣＰＵシステムを示すブロック
図である。

【図６】第２の実施例の動作を説明するためのタイミン
グチャートである。

【図７】第１、第２のＲＯＭの対応関係を示す説明図で
ある。

【符号の説明】

１０１，３０１ ＣＰＵ １０２ ＲＯＭ部 １０３ 第２のＲＡＭ １０７，３０４ 第２のＲＯＭ ２０１，３０３ 第１のＲＯＭ ２０２ 第１のＲＡＭ ２０３ レジスタ ２０４ セレクタ ３０２ 制御ＡＳＩＣ ３０５ ＤＲＡＭ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石井 智樹 東京都大田区中馬込１丁目３番６号 株式 会社リコー内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 予め記憶されたＣＰＵのインストラクシ
   ョンがＣＰＵからのリード要求によりリードされるＲＯ
   Ｍと、 ＣＰＵのトラップ命令を出力するトラップ命令出力手段
   と、 前記ＲＯＭのアドレスに対応してそのインストラクショ
   ンが故障、バグか否かを示す代替え情報が記憶され、前
   記ＲＯＭのアドレスリード時にその代替え情報を出力す
   る第１のＲＡＭと、 前記第１のＲＡＭからの代替え情報に基づいて、故障、
   バグのアドレスリード時でない場合に前記ＲＯＭからリ
   ードされたインストラクションを選択し、故障、バグの
   アドレスリード時に前記トラップ命令出力手段から出力
   されたトラップ命令を選択する選択手段と、 前記ＲＯＭに記憶されたインストラクションの代替えル
   ーチンが記憶された第２のＲＡＭとを有し、 前記ＣＰＵは、前記選択手段が前記ＲＯＭからリードさ
   れたインストラクションを選択した場合にそのインスト
   ラクションを実行し、トラップ命令を選択した場合にそ
   のトラップ命令に基づいて前記第２のＲＡＭに記憶され
   た代替えルーチンを実行することを特徴とするＣＰＵシ
   ステム。
2. 【請求項２】 前記ＣＰＵ、ＲＯＭ、トラップ命令出力
   手段、第１及び第２のＲＡＭ及び選択手段を同一パッケ
   ージ内に収納すると共に、代替えルーチンが記憶された
   第２のＲＯＭを前記パッケージに外付けし、前記第２の
   ＲＯＭから前記第２のＲＡＭに代替えルーチンを転送す
   ることを特徴とする請求項１記載のＣＰＵシステム。
3. 【請求項３】 前記第２のＲＯＭから前記第２のＲＡＭ
   に代替えルーチンをＤＭＡ転送することを特徴とする請
   求項２記載のＣＰＵシステム。
4. 【請求項４】 前記ＲＯＭから１バスサイクルでリード
   されるデータ量を１ワードとして、前記第２のＲＡＭか
   らリードされる１ワードが前記ＲＯＭの複数ワードに対
   応することを特徴とする請求項１ないし３のいずれかに
   記載のＣＰＵシステム。
5. 【請求項５】 予め記憶されたＣＰＵのインストラクシ
   ョンがＣＰＵからのリード要求によりリードされる第１
   のＲＯＭと、 前記第１のＲＯＭのアドレスに対応してそのインストラ
   クションが故障、バグか否かを示す代替え情報その代替
   えルーチンが記憶され、前記第１のＲＯＭのアドレスリ
   ード時にその代替え情報を出力する第２のＲＯＭと、 前記第２のＲＯＭからの代替え情報に基づいて、故障、
   バグのアドレスリード時でない場合に前記ＲＯＭからリ
   ードされたインストラクションを選択し、故障、バグの
   アドレスリード時にＣＰＵのトラップ命令を選択して出
   力するトラップ命令出力手段と、 前記ＣＰＵは、前記トラップ命令出力手段から前記第１
   のＲＯＭからリードされたインストラクションが出力さ
   れた場合にそのインストラクションを実行し、トラップ
   命令が出力された場合にそのトラップ命令に基づいて前
   記第２のＲＯＭに記憶された代替えルーチンを実行する
   ことを特徴とするＣＰＵシステム。
6. 【請求項６】 前記第２のＲＯＭに記憶された代替えル
   ーチンをＤＭＡ転送するためのＤＲＡＭを有し、前記Ｃ
   ＰＵは、前記ＤＲＡＭにＤＭＡ転送された代替えルーチ
   ンを実行することを特徴とする請求項５記載のＣＰＵシ
   ステム。
7. 【請求項７】 前記第１のＲＯＭから１バスサイクルで
   リードされるデータ量を１ワードとして、前記第２のＲ
   ＯＭからリードされる１ワードが前記第１のＲＯＭの複
   数ワードに対応することを特徴とする請求項５または６
   記載のＣＰＵシステム。