JPH0964341A - 高電子移動度トランジスタ - Google Patents
高電子移動度トランジスタInfo
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- JPH0964341A JPH0964341A JP24380895A JP24380895A JPH0964341A JP H0964341 A JPH0964341 A JP H0964341A JP 24380895 A JP24380895 A JP 24380895A JP 24380895 A JP24380895 A JP 24380895A JP H0964341 A JPH0964341 A JP H0964341A
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- Japan
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- electron mobility
- high electron
- mobility transistor
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Abstract
(57)【要約】
【課題】高電子移動度トランジスタにおいて、ソース電
極とドレイン電極のコンタクト抵抗の低減を図ること。 【解決手段】半絶縁性基板１１上に、キャリアが走行す
るチャネル層１３、キャリアを供給するキャリア供給層
１５を有し、かつ素子間分離のためのメサ部２１を有す
る高電子移動度トランジスタにおいて、ソース電極１８
及びドレイン電極１９直下のメサ部に、少なくともチャ
ネル層１３まで達する溝２２が形成されており、この溝
２２の内部において直接、チャネル層１３にオーミック
コンタクトしているソース電極１８及びドレイン電極１
９を設けた。
極とドレイン電極のコンタクト抵抗の低減を図ること。 【解決手段】半絶縁性基板１１上に、キャリアが走行す
るチャネル層１３、キャリアを供給するキャリア供給層
１５を有し、かつ素子間分離のためのメサ部２１を有す
る高電子移動度トランジスタにおいて、ソース電極１８
及びドレイン電極１９直下のメサ部に、少なくともチャ
ネル層１３まで達する溝２２が形成されており、この溝
２２の内部において直接、チャネル層１３にオーミック
コンタクトしているソース電極１８及びドレイン電極１
９を設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、オーミック電極構
造及び素子間分離のためのメサ部を有する半導体装置に
関するものであり、具体的な用途としては、チャネル
層、キャリア供給層を有する高電子移動度トランジスタ
に用いることができる。
造及び素子間分離のためのメサ部を有する半導体装置に
関するものであり、具体的な用途としては、チャネル
層、キャリア供給層を有する高電子移動度トランジスタ
に用いることができる。
【０００２】
【従来技術】従来のチャネル層、キャリア供給層を有す
る高電子移動度トランジスタの断面構造の一例を図４に
示す。半絶縁性基板１、バッファ層２、チャネル層３、
スペーサ層４、キャリア供給層５、ゲートコンタクト層
６、オーミックコンタクト層７、ソース電極８、ドレイ
ン電極９、ゲート電極１０から構成される。図４に示す
ように、従来の高電子移動度トランジスタでは、オーミ
ック電極であるソース電極８およびドレイン電極９はオ
ーミックコンタクト層７上に形成されている。
る高電子移動度トランジスタの断面構造の一例を図４に
示す。半絶縁性基板１、バッファ層２、チャネル層３、
スペーサ層４、キャリア供給層５、ゲートコンタクト層
６、オーミックコンタクト層７、ソース電極８、ドレイ
ン電極９、ゲート電極１０から構成される。図４に示す
ように、従来の高電子移動度トランジスタでは、オーミ
ック電極であるソース電極８およびドレイン電極９はオ
ーミックコンタクト層７上に形成されている。
【０００３】又、メサ側壁で端面が露出したチャネル層
３にソース電極８及びドレイン電極９を接合させた構造
も有るが（特開昭６１−１７００７３）、チャネル層３
の膜厚が薄いためソース電極８及びドレイン電極９と接
合するチャネル層３の面積は小さい。従って、ソース電
極８及びドレイン電極９とチャネル層３とはその大部分
は、複数のヘテロ障壁を介して接合していることにな
る。
３にソース電極８及びドレイン電極９を接合させた構造
も有るが（特開昭６１−１７００７３）、チャネル層３
の膜厚が薄いためソース電極８及びドレイン電極９と接
合するチャネル層３の面積は小さい。従って、ソース電
極８及びドレイン電極９とチャネル層３とはその大部分
は、複数のヘテロ障壁を介して接合していることにな
る。
【０００４】
【発明が解決しようとする課題】上記の従来構成の高電
子移動度トランジスタでは、ソース及びドレイン電極と
してアロイオーミック電極を使用しても、各電極とチャ
ネル層との間に複数のヘテロ障壁が存在しているため
に、コンタクト抵抗の低減が困難である。また、ノンア
ロイオーミック電極は同じ理由から、合金化を行わない
だけにコンタクト抵抗の低減がより困難であった。
子移動度トランジスタでは、ソース及びドレイン電極と
してアロイオーミック電極を使用しても、各電極とチャ
ネル層との間に複数のヘテロ障壁が存在しているため
に、コンタクト抵抗の低減が困難である。また、ノンア
ロイオーミック電極は同じ理由から、合金化を行わない
だけにコンタクト抵抗の低減がより困難であった。
【０００５】本発明は上記の課題を解決するために成さ
れたものであり、その目的は、高電子移動度トランジス
タにおいて、コンタクト抵抗の低減を図り、且つ、ノン
アロイのソース及びドレイン電極とチャネル層のコンタ
クトを可能とすることである。
れたものであり、その目的は、高電子移動度トランジス
タにおいて、コンタクト抵抗の低減を図り、且つ、ノン
アロイのソース及びドレイン電極とチャネル層のコンタ
クトを可能とすることである。
【０００６】
【課題を解決するための手段】請求項１の発明は、半絶
縁性基板上に、キャリアが走行するチャネル層、キャリ
アを供給するキャリア供給層を有し、かつ素子間分離の
ためのメサ部を有する高電子移動度トランジスタにおい
て、ソース電極及びドレイン電極直下のメサ部に、少な
くともチャネル層まで達する溝が形成されており、この
溝の内部において直接、前記チャネル層にオーミックコ
ンタクトしているソース電極及びドレイン電極を有して
いることを特徴とする。
縁性基板上に、キャリアが走行するチャネル層、キャリ
アを供給するキャリア供給層を有し、かつ素子間分離の
ためのメサ部を有する高電子移動度トランジスタにおい
て、ソース電極及びドレイン電極直下のメサ部に、少な
くともチャネル層まで達する溝が形成されており、この
溝の内部において直接、前記チャネル層にオーミックコ
ンタクトしているソース電極及びドレイン電極を有して
いることを特徴とする。
【０００７】又、請求項２の発明は、ソース電極及びド
レイン電極直下のメサ部に形成される溝を、各電極直下
に少なくとも２箇所以上に、ゲート長手方向と直角の方
向に長い形状で配置したことを特徴とする。
レイン電極直下のメサ部に形成される溝を、各電極直下
に少なくとも２箇所以上に、ゲート長手方向と直角の方
向に長い形状で配置したことを特徴とする。
【０００８】又、請求項３、４の発明は、ゲートコンタ
クト層及びキャリア供給層をＩｎＡｌＡｓ、チャネル層
をＩｎＧａＡｓとしたものであり、請求項５、６の発明
は、そのチャネル層のＩｎＧａＡｓのＩｎ組成を８０％
以上としたことである。
クト層及びキャリア供給層をＩｎＡｌＡｓ、チャネル層
をＩｎＧａＡｓとしたものであり、請求項５、６の発明
は、そのチャネル層のＩｎＧａＡｓのＩｎ組成を８０％
以上としたことである。
【０００９】
【発明の作用及び効果】ソース電極及びドレイン電極直
下のメサ部にチャネル層まで達する溝を形成することに
より、この溝の内部において、ソース電極及びドレイン
電極が直接チャネル層にオーミックコンタクトしている
ので、各電極のコンタクト抵抗を低減させることができ
る。
下のメサ部にチャネル層まで達する溝を形成することに
より、この溝の内部において、ソース電極及びドレイン
電極が直接チャネル層にオーミックコンタクトしている
ので、各電極のコンタクト抵抗を低減させることができ
る。
【００１０】又、溝は、その形状をゲート長手方向と直
角の方向に長い形状とし、且つ、各電極直下に少なくと
も２箇所以上設けたので、ソース電極及びドレイン電極
直下においてチャネル層のキャリア走行方向を分断する
ことなく、ソース電極及びドレイン電極とチャネル層と
が接合している面積を増大させることができるので、コ
ンタクト抵抗を低減させることができる。
角の方向に長い形状とし、且つ、各電極直下に少なくと
も２箇所以上設けたので、ソース電極及びドレイン電極
直下においてチャネル層のキャリア走行方向を分断する
ことなく、ソース電極及びドレイン電極とチャネル層と
が接合している面積を増大させることができるので、コ
ンタクト抵抗を低減させることができる。
【００１１】さらに、チャネル層のＩｎＧａＡｓのＩｎ
組成比を８０％以上とすることにより、ソース電極及び
ドレイン電極とＩｎＧａＡｓ間に生じるショットキバリ
アを無くすことにより、さらにコンタクト抵抗を低減さ
せることができる。
組成比を８０％以上とすることにより、ソース電極及び
ドレイン電極とＩｎＧａＡｓ間に生じるショットキバリ
アを無くすことにより、さらにコンタクト抵抗を低減さ
せることができる。
【００１２】
【発明の実施の形態】第１実施例 図１は、本発明の第１の実施例における高電子移動度ト
ランジスタの上から見た平面図である。また、図２は図
１におけるＡ−Ａ’，Ｂ−Ｂ’，Ｃ−Ｃ’断面図であ
る。半絶縁性のＩｎＰ基板１１上に厚さ１０００Åのｉ
型Ｉｎ0.52Ａｌ0.48Ａｓバッファ層１２、厚さ２００Å
のｉ型Ｉｎ0.53Ｇａ0.47Ａｓチャネル層１３、厚さ５０
Åのｉ型Ｉｎ0.52Ａｌ0.48Ａｓスペーサ層１４、厚さ１
５０Åのｎ型Ｉｎ0.52Ａｌ0.48Ａｓキャリア供給層１
５、厚さ１００Åのｉ型Ｉｎ0.52Ａｌ0.48Ａｓゲートコ
ンタクト層１６、厚さ２００Åのｎ型Ｉｎ0.53Ｇａ0.47
Ａｓオーミックコンタクト層１７を順次、例えばＭＢＥ
成長法にて形成する。
ランジスタの上から見た平面図である。また、図２は図
１におけるＡ−Ａ’，Ｂ−Ｂ’，Ｃ−Ｃ’断面図であ
る。半絶縁性のＩｎＰ基板１１上に厚さ１０００Åのｉ
型Ｉｎ0.52Ａｌ0.48Ａｓバッファ層１２、厚さ２００Å
のｉ型Ｉｎ0.53Ｇａ0.47Ａｓチャネル層１３、厚さ５０
Åのｉ型Ｉｎ0.52Ａｌ0.48Ａｓスペーサ層１４、厚さ１
５０Åのｎ型Ｉｎ0.52Ａｌ0.48Ａｓキャリア供給層１
５、厚さ１００Åのｉ型Ｉｎ0.52Ａｌ0.48Ａｓゲートコ
ンタクト層１６、厚さ２００Åのｎ型Ｉｎ0.53Ｇａ0.47
Ａｓオーミックコンタクト層１７を順次、例えばＭＢＥ
成長法にて形成する。
【００１３】その後、素子間分離のためのメサエッチン
グを、例えば硫酸と過酸化水素水の混合液にて行い、メ
サ部２１を形成する。次にメサ部２１においてソース電
極１８及びドレイン電極１９が形成されるべき領域に、
少なくともそれぞれ２か所以上に、ゲート長手方向に配
置され、かつゲート長手方向と直角方向に長い形状の溝
２２を、例えばクエン酸と過酸化水素水の混合液でのウ
ェットエッチングにより形成する。
グを、例えば硫酸と過酸化水素水の混合液にて行い、メ
サ部２１を形成する。次にメサ部２１においてソース電
極１８及びドレイン電極１９が形成されるべき領域に、
少なくともそれぞれ２か所以上に、ゲート長手方向に配
置され、かつゲート長手方向と直角方向に長い形状の溝
２２を、例えばクエン酸と過酸化水素水の混合液でのウ
ェットエッチングにより形成する。
【００１４】このとき溝２２の深さはＩｎ0.53Ｇａ0.47
Ａｓチャネル層１３の上面までの深さが望ましいが、Ｉ
ｎ0.53Ｇａ0.47Ａｓチャネル層１３に達していればそれ
より深くても構わない。次に電子ビーム蒸着法とリフト
オフ法により、例えばＡｕＧｅ／Ｎｉ／Ａｕからなるソ
ース電極１８及びドレイン電極１９を形成する。更に、
Ｎ2 雰囲気中３６０℃で２分間アロイする。ただし、ソ
ース電極１８及びドレイン電極１９はアロイオーミック
電極に限らず、ゲートコンタクト層１６上の膜構成等に
より、例えばＴｉ／Ｐｔ／Ａｕからなるノンアロイオー
ミック電極を採用しても構わない。次にソース電極１
８、ドレイン電極１９間に例えばクエン酸と過酸化水素
水の混合液でのウェットエッチングによりリセス２５
（ゲート回りのくぼみ）を形成し、例えばＴｉ／Ｐｔ／
Ａｕからなるゲート電極２０を電子ビーム蒸着法とリフ
トオフ法により形成する。
Ａｓチャネル層１３の上面までの深さが望ましいが、Ｉ
ｎ0.53Ｇａ0.47Ａｓチャネル層１３に達していればそれ
より深くても構わない。次に電子ビーム蒸着法とリフト
オフ法により、例えばＡｕＧｅ／Ｎｉ／Ａｕからなるソ
ース電極１８及びドレイン電極１９を形成する。更に、
Ｎ2 雰囲気中３６０℃で２分間アロイする。ただし、ソ
ース電極１８及びドレイン電極１９はアロイオーミック
電極に限らず、ゲートコンタクト層１６上の膜構成等に
より、例えばＴｉ／Ｐｔ／Ａｕからなるノンアロイオー
ミック電極を採用しても構わない。次にソース電極１
８、ドレイン電極１９間に例えばクエン酸と過酸化水素
水の混合液でのウェットエッチングによりリセス２５
（ゲート回りのくぼみ）を形成し、例えばＴｉ／Ｐｔ／
Ａｕからなるゲート電極２０を電子ビーム蒸着法とリフ
トオフ法により形成する。
【００１５】以上、高電子移動度トランジスタの形成方
法を示したが、メサ部２１に形成された溝２２の内部
で、ソース電極１８及びドレイン電極１９がチャネル層
１３と直接コンタクトすることが可能となり、かつ溝２
２を複数形成することによりソース電極１８及びドレイ
ン電極１９とチャネル層１３の接合している面積を、容
易に増やすことが可能となる。また、溝２２はゲート長
手方向と直角の方向に長い形状であるため、チャネル層
１３のキャリア走行方向を分断するとがない。従って、
コンタクト抵抗を低減することができる。
法を示したが、メサ部２１に形成された溝２２の内部
で、ソース電極１８及びドレイン電極１９がチャネル層
１３と直接コンタクトすることが可能となり、かつ溝２
２を複数形成することによりソース電極１８及びドレイ
ン電極１９とチャネル層１３の接合している面積を、容
易に増やすことが可能となる。また、溝２２はゲート長
手方向と直角の方向に長い形状であるため、チャネル層
１３のキャリア走行方向を分断するとがない。従って、
コンタクト抵抗を低減することができる。
【００１６】第２実施例 第１実施例のトランジスタにおいてチャネル層１３をＩ
ｎ0.8 Ｇａ0.2 Ａｓとした。半導体基板に素子分離のた
めのメサエッチングを例えば硫酸と過酸化水素水の混合
液にて行う。この際マスクとして使用するレジストパタ
ーンは、ソース電極１８及びドレイン電極１９が形成さ
れるべき領域に、２本以上の溝２２を形成するための開
口部のあるパターンとし、図３に示す形状のメサ部２１
を形成する。
ｎ0.8 Ｇａ0.2 Ａｓとした。半導体基板に素子分離のた
めのメサエッチングを例えば硫酸と過酸化水素水の混合
液にて行う。この際マスクとして使用するレジストパタ
ーンは、ソース電極１８及びドレイン電極１９が形成さ
れるべき領域に、２本以上の溝２２を形成するための開
口部のあるパターンとし、図３に示す形状のメサ部２１
を形成する。
【００１７】その後ソース電極１８、ドレイン電極１
９、ゲート電極２０、を順次形成する。以上のように、
メサ部２１の溝の側壁でソース電極１８及びドレイン電
極１９と直接コンタクトするチャネル層１３のＩｎの組
成比を８０％以上とすることにより、実施例１に示した
効果に加え、ＩｎＧａＡｓのチャネル層１３とオーミッ
ク電極１８、１９との間に生ずるショットキ障壁がほと
んど零となるため、よりコンタクト抵抗を低減すること
ができる。
９、ゲート電極２０、を順次形成する。以上のように、
メサ部２１の溝の側壁でソース電極１８及びドレイン電
極１９と直接コンタクトするチャネル層１３のＩｎの組
成比を８０％以上とすることにより、実施例１に示した
効果に加え、ＩｎＧａＡｓのチャネル層１３とオーミッ
ク電極１８、１９との間に生ずるショットキ障壁がほと
んど零となるため、よりコンタクト抵抗を低減すること
ができる。
【図１】本発明の具体的な第１実施例に係る高電子移動
度トランジスタのメサ部の形状を示した構成図。
度トランジスタのメサ部の形状を示した構成図。
【図２】同実施例の高電子移動度トランジスタを示した
断面図。
断面図。
【図３】本発明の具体的な第２実施例に係るメサ部の形
状を示した構成図。
状を示した構成図。
【図４】従来の高電子移動度トランジスタを示した断面
図。
図。
１…半絶縁性基板 ２…バッファ層 ３…チャネル層 ４…スペーサ層 ５…キャリア供給層 ６…ゲートコンタクト層 ７…オーミックコンタクト層 ８…ソース電極 ９…ドレイン電極 １０…ゲート電極 １１…半絶縁性ＩｎＰ基板 １２…Ｉｎ0.52Ａｌ0.48Ａｓバッファ層 １３…Ｉｎ0.53Ｇａ0.47Ａｓチャネル層 １４…Ｉｎ0.52Ａｌ0.48Ａｓスペーサ層 １５…Ｉｎ0.52Ａｌ0.48Ａｓキャリア供給層 １６…Ｉｎ0.52Ａｌ0.48Ａｓゲートコンタクト層 １７…Ｉｎ0.53Ｇａ0.47Ａｓオーミックコンタクト層 １８…ソース電極 １９…ドレイン電極 ２０…ゲート電極 ２１…メサ部 ２２…溝 ２５…リセス
Claims (6)
- 【請求項１】 半絶縁性基板上に、キャリアが走行する
チャネル層、キャリアを供給するキャリア供給層を有
し、かつ素子間分離のためのメサ部を有する高電子移動
度トランジスタにおいて、ソース電極及びドレイン電極
直下のメサ部に、少なくともチャネル層まで達する溝が
形成されており、この溝の内部において直接、前記チャ
ネル層にオーミックコンタクトしているソース電極及び
ドレイン電極を有していることを特徴とする高電子移動
度トランジスタ。 - 【請求項２】 前記高電子移動度トランジスタにおい
て、前記ソース電極及び前記ドレイン電極直下のメサ部
に形成される溝は、各電極直下に少なくとも２箇所以上
に、ゲート長手方向と直角の方向に長い形状で配置され
ていることを特徴とする請求項１に記載の高電子移動度
トランジスタ。 - 【請求項３】 前記高電子移動度トランジスタにおい
て、ゲートコンタクト層及びキャリア供給層がＩｎＡｌ
Ａｓ、チャネル層がＩｎＧａＡｓよりなることを特徴と
する請求項１に記載の高電子移動度トランジスタ。 - 【請求項４】 前記高電子移動度トランジスタにおい
て、ゲートコンタクト層及びキャリア供給層がＩｎＡｌ
Ａｓ、チャネル層がＩｎＧａＡｓよりなることを特徴と
する請求項２に記載の高電子移動度トランジスタ。 - 【請求項５】 前記高電子移動度トランジスタにおい
て、チャネル層であるＩｎＧａＡｓのＩｎ組成が８０％
以上であることを特徴とする請求項３に記載の高電子移
動度トランジスタ。 - 【請求項６】 前記高電子移動度トランジスタにおい
て、チャネル層であるＩｎＧａＡｓのＩｎ組成が８０％
以上であることを特徴とする請求項４に記載の高電子移
動度トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24380895A JPH0964341A (ja) | 1995-08-28 | 1995-08-28 | 高電子移動度トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24380895A JPH0964341A (ja) | 1995-08-28 | 1995-08-28 | 高電子移動度トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964341A true JPH0964341A (ja) | 1997-03-07 |
Family
ID=17109249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24380895A Pending JPH0964341A (ja) | 1995-08-28 | 1995-08-28 | 高電子移動度トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964341A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001053271A (ja) * | 1999-08-05 | 2001-02-23 | Fujitsu Ltd | 電界効果半導体装置 |
| WO2006098341A1 (ja) * | 2005-03-14 | 2006-09-21 | Nichia Corporation | 電界効果トランジスタ及びその装置 |
| JP2007165446A (ja) * | 2005-12-12 | 2007-06-28 | Oki Electric Ind Co Ltd | 半導体素子のオーミックコンタクト構造 |
| JP2008072083A (ja) * | 2006-08-14 | 2008-03-27 | National Institute Of Advanced Industrial & Technology | 窒化物半導体デバイス及びその作製方法 |
| JP2008227014A (ja) * | 2007-03-09 | 2008-09-25 | Matsushita Electric Ind Co Ltd | 窒化物半導体装置及びその製造方法 |
| EP2998999A1 (en) * | 2014-09-09 | 2016-03-23 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1995
- 1995-08-28 JP JP24380895A patent/JPH0964341A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001053271A (ja) * | 1999-08-05 | 2001-02-23 | Fujitsu Ltd | 電界効果半導体装置 |
| WO2006098341A1 (ja) * | 2005-03-14 | 2006-09-21 | Nichia Corporation | 電界効果トランジスタ及びその装置 |
| JP2006253559A (ja) * | 2005-03-14 | 2006-09-21 | Nichia Chem Ind Ltd | 電界効果トランジスタ及びその製造方法 |
| US8242539B2 (en) | 2005-03-14 | 2012-08-14 | Nichia Corporation | Field effect transistor with carrier transit layer in mesa having inclined sides |
| JP2007165446A (ja) * | 2005-12-12 | 2007-06-28 | Oki Electric Ind Co Ltd | 半導体素子のオーミックコンタクト構造 |
| JP2008072083A (ja) * | 2006-08-14 | 2008-03-27 | National Institute Of Advanced Industrial & Technology | 窒化物半導体デバイス及びその作製方法 |
| JP2008227014A (ja) * | 2007-03-09 | 2008-09-25 | Matsushita Electric Ind Co Ltd | 窒化物半導体装置及びその製造方法 |
| EP2998999A1 (en) * | 2014-09-09 | 2016-03-23 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2016058546A (ja) * | 2014-09-09 | 2016-04-21 | 株式会社東芝 | 半導体装置 |
| US9508809B2 (en) | 2014-09-09 | 2016-11-29 | Kabushiki Kaisha Toshiba | III-N device with extended source and drain |
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