JPS5891681A - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
- Publication number
- JPS5891681A JPS5891681A JP56189075A JP18907581A JPS5891681A JP S5891681 A JPS5891681 A JP S5891681A JP 56189075 A JP56189075 A JP 56189075A JP 18907581 A JP18907581 A JP 18907581A JP S5891681 A JPS5891681 A JP S5891681A
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- JP
- Japan
- Prior art keywords
- layer
- gaas
- type
- onto
- gaas layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/472—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having lower bandgap active layer formed on top of wider bandgap layer, e.g. inverted HEMT
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は化合物中導体ＩＣを構成する電界効果型トラ
ンジスタ（以下ＦＥＴという）に関するものである。
ンジスタ（以下ＦＥＴという）に関するものである。
従来、超高速型の化合物半導体ＩＣＩ構成するＦＩＴと
して第１図に示すものがあった。このＦＥＴは、半絶縁
性のＧＪＬＡ１基板１の上に、分子ビームエピタキシャ
ル法などの成長を精密に制御することができるエピタキ
シャル法によって高純度のＧａＡｓ層２お工びｎ型にド
ーピングしたＧａＡｊＡｓ層３ｔ−成長させ、このＧｔ
＆＆Ａｓ層３の上にショットキｆ−）電１ｉ４．オーミ
ック電極のソース電極５お工びドレイン電極６會形成し
たものである。
して第１図に示すものがあった。このＦＥＴは、半絶縁
性のＧＪＬＡ１基板１の上に、分子ビームエピタキシャ
ル法などの成長を精密に制御することができるエピタキ
シャル法によって高純度のＧａＡｓ層２お工びｎ型にド
ーピングしたＧａＡｊＡｓ層３ｔ−成長させ、このＧｔ
＆＆Ａｓ層３の上にショットキｆ−）電１ｉ４．オーミ
ック電極のソース電極５お工びドレイン電極６會形成し
たものである。
このようなＧａＡｊＡｓ層３とＧＮ＆Ｉ ２のへテロ界
面に形成される２次元電子ガス層７を利用したＦＥＴは
、イオン化したドナの散乱が少なくなるために、７オノ
ン散乱が少なくなる低温で高性能な特性が得られる。こ
の場合、ｎ型のＧｔＡｊＡ＠層３の厚さに工□ｊｌ、Ｆ
ＥＴはノーマリオン型にもノーマリオン型にもなる。
面に形成される２次元電子ガス層７を利用したＦＥＴは
、イオン化したドナの散乱が少なくなるために、７オノ
ン散乱が少なくなる低温で高性能な特性が得られる。こ
の場合、ｎ型のＧｔＡｊＡ＠層３の厚さに工□ｊｌ、Ｆ
ＥＴはノーマリオン型にもノーマリオン型にもなる。
また、１層のみの変調ドーピングについては、第１図に
示した構成の他に、第２図に示す工うにｎＪＪのＧａＡ
ｊＡｓ層と高純度のＧｉ人ａ層とを逆転させたものが考
えられる。すなわち、第２図に図すＦＥＴは、半絶縁性
ＧａＡｓ基板８の上に、ｎ型のＧａＡムＳ層９お工び高
純度のＧａＡｓ層１０’を成長させたものである。しか
し、この構成の場合には、高純度のＧａＡ１層１０層表
０単位のためにとのＧａＡｓ ７１０表面から空乏層が
拡が９．２次元電子ガス層が形成されない場合が多い。
示した構成の他に、第２図に示す工うにｎＪＪのＧａＡ
ｊＡｓ層と高純度のＧｉ人ａ層とを逆転させたものが考
えられる。すなわち、第２図に図すＦＥＴは、半絶縁性
ＧａＡｓ基板８の上に、ｎ型のＧａＡムＳ層９お工び高
純度のＧａＡｓ層１０’を成長させたものである。しか
し、この構成の場合には、高純度のＧａＡ１層１０層表
０単位のためにとのＧａＡｓ ７１０表面から空乏層が
拡が９．２次元電子ガス層が形成されない場合が多い。
この場合には、電子は移動度の低いＧａＡｌＡ１層９を
流れるために、変調ドーピングの利点が失なわれてしま
うという問題がある。
流れるために、変調ドーピングの利点が失なわれてしま
うという問題がある。
この発明は、ｎ型のＧａＡｓ層内層の上に成長させた高
純度のＧａＡ１層の上に、さらＫ ｎ ＩＩのＧａＡｍ
層を形成することによシ、前述した表面単位の影響によ
る間Ｍ’を解決して、変調ドーピングによって形成され
る２次元電子ガス層を利用した高性能のｌｉ’ＥＴを実
現させることｔ目的としている。
純度のＧａＡ１層の上に、さらＫ ｎ ＩＩのＧａＡｍ
層を形成することによシ、前述した表面単位の影響によ
る間Ｍ’を解決して、変調ドーピングによって形成され
る２次元電子ガス層を利用した高性能のｌｉ’ＥＴを実
現させることｔ目的としている。
以下、この発明の一実施例につき第３図を参照して詳述
する。この実施例のＦＥＴｈ、半絶縁性Ｇ−・３基板１
１上に、ドーピングしないＧａＡＩＡＳ層１２をこれよ
シ上の層の電子が拡散して米ないように成長させ、この
ＧａＡｔＡ易層１２の上にｎ型にドーピングしたＧａＡ
ＡＡｓ層１３に成長させ、このＧａＡムＳ層１３の上に
高純度のＧａＡｓ層１４を成長させ、さらに高純度のＧ
ａＡｓ層１４′の上にｎ型にドーピングしたＧａＡｓ層
１５’ｔｇ長させる。このｎ型のＧ麩Ｓ層１５の上にシ
ョットキｆ−）電極１６、オーミック電極のソース電極
１７おＬびＰレイン電極１８を形成する４のである。そ
して、前記ｎ型のＧａＡｓ層１５がないものでは、 Ｇ
ａＡｓの表面単位による空乏層の拡がシによって高純度
のＧａＡｓ層１４とｎＷｉのＧａＡｔＡｓ層１３の界面
に２次元電子ガス層が形成されにくいが、ｎ型のＧａＡ
ｓ層１５があるこの実施例によるＦＥＴの場合には、ｎ
型のＧａＡｓ層１５に空乏層が拡がるのを抑えることが
でき、このために、高純度ＯＧａＡｓ層１４とｎ型のＧ
ａＡＡ＆ｍ層１３のへテロ界面に２次元電子ガス層１８
が形成される。また、ｎ型のＧａＡｓ層１５の電子濃度
や厚さを制御することによって、このＰＥＴはノーマリ
オフ型にすることもノーマリオフ型にすることもできる
。さらに、ＦＥＴとして動作する時に、ｎ型のＧｔＡｓ
層１ｓ全１ｓｔ電子ると、このｎｆｉのＧａＡｓ層内の
イオン化し友ドナの散乱があるために、２次元電子ガス
層１８の高移動度であることによる有利性が少なくなる
が、ＦＥＴの動作範囲としてダート電極１６の下のｎ型
のＧａＡｓ層１５が常に完全に空乏層になっているよう
な条件にすれば、前記有利性が損なわれることはない。
する。この実施例のＦＥＴｈ、半絶縁性Ｇ−・３基板１
１上に、ドーピングしないＧａＡＩＡＳ層１２をこれよ
シ上の層の電子が拡散して米ないように成長させ、この
ＧａＡｔＡ易層１２の上にｎ型にドーピングしたＧａＡ
ＡＡｓ層１３に成長させ、このＧａＡムＳ層１３の上に
高純度のＧａＡｓ層１４を成長させ、さらに高純度のＧ
ａＡｓ層１４′の上にｎ型にドーピングしたＧａＡｓ層
１５’ｔｇ長させる。このｎ型のＧ麩Ｓ層１５の上にシ
ョットキｆ−）電極１６、オーミック電極のソース電極
１７おＬびＰレイン電極１８を形成する４のである。そ
して、前記ｎ型のＧａＡｓ層１５がないものでは、 Ｇ
ａＡｓの表面単位による空乏層の拡がシによって高純度
のＧａＡｓ層１４とｎＷｉのＧａＡｔＡｓ層１３の界面
に２次元電子ガス層が形成されにくいが、ｎ型のＧａＡ
ｓ層１５があるこの実施例によるＦＥＴの場合には、ｎ
型のＧａＡｓ層１５に空乏層が拡がるのを抑えることが
でき、このために、高純度ＯＧａＡｓ層１４とｎ型のＧ
ａＡＡ＆ｍ層１３のへテロ界面に２次元電子ガス層１８
が形成される。また、ｎ型のＧａＡｓ層１５の電子濃度
や厚さを制御することによって、このＰＥＴはノーマリ
オフ型にすることもノーマリオフ型にすることもできる
。さらに、ＦＥＴとして動作する時に、ｎ型のＧｔＡｓ
層１ｓ全１ｓｔ電子ると、このｎｆｉのＧａＡｓ層内の
イオン化し友ドナの散乱があるために、２次元電子ガス
層１８の高移動度であることによる有利性が少なくなる
が、ＦＥＴの動作範囲としてダート電極１６の下のｎ型
のＧａＡｓ層１５が常に完全に空乏層になっているよう
な条件にすれば、前記有利性が損なわれることはない。
前述したようにこの実施例のＦＥＴは、高純度のＧａＡ
ｓ層１４の上にｎ型のＧａＡｓ層１５ｔ−成長させて、
これらの上にダート、ソースおよびドレイン電極１７．
１６および１８會形成することにエフ、ＧａＡｓ表面の
表面準位の影響を除き、ｎ型のＧＬ仏ｓ層１３と高純度
のＧａＡｓ層１４の界面にできる２次元電子ガス層１８
を利用した高性能のＦ’ＥＴ ’を楊供することができ
る。そして、このＦＥＴの構成では、オーミック電極Ｖ
ｉ−ｎ型のＧａＡｓ層の上に形成しであるので、その接
触抵践はＧｍｌＡｓ層の上にオーミック電＆を形成した
もの（第１図参照）に比べて小さく、ＩＣの能動素子と
して使用した場合に、そのオン抵抗が小さくなる。また
、このＦＩＴは、表面のｎ型のＧａＡｓ層の電子濃度、
厚さによってＦＥＴのスレッシュホルド電圧を制御でき
るので、ノーマリオン型、ノーマリオフ型のどちらのＦ
ＥＴＫすることも可能である。
ｓ層１４の上にｎ型のＧａＡｓ層１５ｔ−成長させて、
これらの上にダート、ソースおよびドレイン電極１７．
１６および１８會形成することにエフ、ＧａＡｓ表面の
表面準位の影響を除き、ｎ型のＧＬ仏ｓ層１３と高純度
のＧａＡｓ層１４の界面にできる２次元電子ガス層１８
を利用した高性能のＦ’ＥＴ ’を楊供することができ
る。そして、このＦＥＴの構成では、オーミック電極Ｖ
ｉ−ｎ型のＧａＡｓ層の上に形成しであるので、その接
触抵践はＧｍｌＡｓ層の上にオーミック電＆を形成した
もの（第１図参照）に比べて小さく、ＩＣの能動素子と
して使用した場合に、そのオン抵抗が小さくなる。また
、このＦＩＴは、表面のｎ型のＧａＡｓ層の電子濃度、
厚さによってＦＥＴのスレッシュホルド電圧を制御でき
るので、ノーマリオン型、ノーマリオフ型のどちらのＦ
ＥＴＫすることも可能である。
以上説明したように、この発明のＦＥＴは、表面がｎ型
のＧａＡｓであり、これの下の高純度のＧ１Ａｓ層に２
次元電子ガス層が形成される構造であるので、オーミッ
ク電極を形成し易く、またオン抵抗が小さくなるという
効果がある。
のＧａＡｓであり、これの下の高純度のＧ１Ａｓ層に２
次元電子ガス層が形成される構造であるので、オーミッ
ク電極を形成し易く、またオン抵抗が小さくなるという
効果がある。
第１図は従来の変調ドーピングを用いたＦＢＴＯ断面図
、第２図はＧａＡｓ層とＧａＡハ＄層【第１図の場合と
逆転させたものの断面図、第３図にこの発明の一実施例
によるＦＥＴの断面図である。 １ 、８ 、１１ ・・・半絶縁性ＧａＡｓ基板、２，
１０．１４・・・高純度のＧ仏８層、３，９．１３・・
・ｎ型のＧａＡＡＡｓ層、４，１６・・・ダート電極、
５．１７−・・ソース電極、６，１８・・・ドレイン電
極、７，１８・・・２次元電子ガス層、１２・・・ドー
ピングしないＧａＡＡＡｓ層、１５・・・ｎ型のＧａＡ
ｓ層。 特許出願人 沖電気工業株式会社 第１図 第３図
、第２図はＧａＡｓ層とＧａＡハ＄層【第１図の場合と
逆転させたものの断面図、第３図にこの発明の一実施例
によるＦＥＴの断面図である。 １ 、８ 、１１ ・・・半絶縁性ＧａＡｓ基板、２，
１０．１４・・・高純度のＧ仏８層、３，９．１３・・
・ｎ型のＧａＡＡＡｓ層、４，１６・・・ダート電極、
５．１７−・・ソース電極、６，１８・・・ドレイン電
極、７，１８・・・２次元電子ガス層、１２・・・ドー
ピングしないＧａＡＡＡｓ層、１５・・・ｎ型のＧａＡ
ｓ層。 特許出願人 沖電気工業株式会社 第１図 第３図
Claims (1)
- ｎｆｌｌにドーピングしたＧａｊｋｊＡｓ 層の上に
高純度のＧａＡＢ層を成長させた、ヘテロ界面を利用す
る電界効果型トランジスタにおいて、前記高純度のＧ■
８層の上にｎ型のＧａＡｓ層を形成し、このｎ型のＧａ
Ａｓ層の上にダート、ソースおよびドレイン電極を形成
したことＶＷ−特徴とする電界効果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56189075A JPS5891681A (ja) | 1981-11-27 | 1981-11-27 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56189075A JPS5891681A (ja) | 1981-11-27 | 1981-11-27 | 電界効果型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5891681A true JPS5891681A (ja) | 1983-05-31 |
Family
ID=16234881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56189075A Pending JPS5891681A (ja) | 1981-11-27 | 1981-11-27 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5891681A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61161773A (ja) * | 1985-01-11 | 1986-07-22 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
| JPS61280674A (ja) * | 1985-06-06 | 1986-12-11 | Nec Corp | 半導体装置 |
| WO1988008617A1 (en) * | 1987-04-20 | 1988-11-03 | Research Corporation Technologies, Inc. | Buried well dram |
| US4821090A (en) * | 1983-12-05 | 1989-04-11 | Fujitsu Limited | Compound semiconductor integrated circuit device |
-
1981
- 1981-11-27 JP JP56189075A patent/JPS5891681A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4821090A (en) * | 1983-12-05 | 1989-04-11 | Fujitsu Limited | Compound semiconductor integrated circuit device |
| JPS61161773A (ja) * | 1985-01-11 | 1986-07-22 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
| JPS61280674A (ja) * | 1985-06-06 | 1986-12-11 | Nec Corp | 半導体装置 |
| WO1988008617A1 (en) * | 1987-04-20 | 1988-11-03 | Research Corporation Technologies, Inc. | Buried well dram |
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