JPH0965369A - 映像信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、低コストかつ小型化し得る映像信号
処理装置を実現しようとするものである。 【解決手段】第１のメモリ手段（２８、２９）に映像信
号を書き込む速度と、第１のメモリ手段（２８、２９）
から映像信号を読み出す速度とが異なるように第１のメ
モリ制御手段（２７）によつて第１のメモリ手段（２
８、２９）を制御し、第１のメモリ手段（２８、２９）
から読み出された映像信号を第２のメモリ手段（３１、
３２）に書き込む速度と、第２のメモリ手段（３１、３
２）から映像信号を読み出す速度とが同じ又は異なるよ
うに第２のメモリ手段（３１、３２）を第２のメモリ制
御手段（３３）によつて制御する。これにより、映像信
号の面順次操作に必要なメモリ数を削減することがで
き、かくして低コストかつ小型化し得る映像信号処理装
置（２０）を実現することができる。

Description

【発明の詳細な説明】

【０００１】

【目次】以下の順序で本発明を説明する。 発明の属する技術分野（図８及び図９） 発明が解決しようとする課題 課題を解決するための手段 発明の実施の形態 （１）第１実施例（図１〜図４） （２）第２実施例（図５及び図６） （３）第３実施例（図７） （４）他の実施例 発明の効果

【０００２】

【発明の属する技術分野】本発明は映像信号処理装置に
関し、例えば液晶シヤツタ（Liquid crystal Shutter、
ＬＣＳ）を用いたテレビジヨン（ＴＶ）における映像信
号処理装置に適用して好適なものである。

【０００３】

【従来の技術】従来、この種の映像信号処理装置におい
ては、例えば、パラレルで入力されるＲ（赤色）信号、
Ｇ（緑色）信号、Ｂ（青色）信号のフイールド周波数を
３倍速に変換してＲ信号、Ｇ信号及びＢ信号でなる面順
次信号を生成する場合、フイールドメモリを用いて速度
変換及び信号遅延を行つている。

【０００４】図８に示すように、例えばフイールド周波
数が60〔Ｈｚ〕のＲ信号、Ｇ信号及びＢ信号を３倍速処
理回路において３倍速処理し、それぞれフイールド周波
数が180〔Ｈｚ〕のＲ信号、Ｇ信号及びＢ信号に変換す
ることにより、３倍速の面順次信号を生成する。図８に
おいて、Ｒ１はＲ信号の１番目に入力したフイールド、
Ｇ１はＧ信号の１番目に入力したフイールド、Ｂ１はＢ
信号の１番目に入力したフイールドを表す。

【０００５】ここで従来の映像信号処理装置１の構成を
図９に示す。この映像信号処理装置１では、アナログ信
号でなるＲ信号、Ｇ信号及びＢ信号はそれぞれ対応する
アナログデイジタル（Ａ／Ｄ）コンバータ２、３及び４
において８ビツトのデイジタル信号に変換された後、そ
れぞれ例えば２〔Mbit〕のメモリ容量を有するフイール
ドメモリ５、６、７及び８に格納される。

【０００６】ここでフイールドメモリ８は、フイールド
メモリ７の読出し時のアドレス追越しを回避するために
設けられており、フイールドメモリ７にはＢ信号の第１
フイールド、フイールドメモリ８にはＢ信号の第２フイ
ールドがそれぞれ格納される。Ｒ信号、Ｇ信号及びＢ信
号は、それぞれフイールドメモリ制御回路９の制御に基
づいて、書込みクロツクの３倍速でフイールドメモリ
５、６、７及び８から読み出されることにより時間軸変
換され、ＲＧＢ切換え回路１０に送出される。ＲＧＢ切
換え回路１０は、Ｒ信号、Ｇ信号及びＢ信号をフイール
ド毎に切り換えて図８に示す面順次信号を生成し、デイ
ジタルアナログ（Ｄ／Ａ）コンバータ１１に送出する。
ＲＧＢ切換え回路１０から送出された面順次信号はＤ／
Ａコンバータ１１でアナログ信号に変換されて出力され
る。

【０００７】

【発明が解決しようとする課題】ところがこのような映
像信号処理装置１において、既存の２〔Mbit〕のフイー
ルドメモリを用いてフイールド順次操作を実行すると、
サンプリング周波数（例えば10.7〔Ms/s〕）次第では、
フイールドメモリの容量の半分以上が使用されない状態
になり、メモリの使用効率が良くないという問題があつ
た。サンプリング周波数が10.7〔Ms/s〕の場合、１フイ
ールドに必要な容量はＮＴＳＣ（National Television
System Committee）方式で約１〔Mbit〕であるので、メ
モリ容量が１〔Mbit〕で４〔Mbit〕入力のフイールドメ
モリを用いることが考えられる。

【０００８】ところが、この場合、読出しクロツクをサ
ンプリングクロツクの６倍にしなければならず、メモリ
容量が１〔Mbit〕のフイールドメモリでは処理すること
ができない。従つて映像信号処理装置１で面順次操作を
行なう場合には、必ず２〔Mbit〕のフイールドメモリが
４個必要であつた。

【０００９】本発明は以上の点を考慮してなされたもの
で、低コストかつ小型化し得る映像信号処理装置を提案
しようとするものである。

【００１０】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、第１のメモリ手段には、入力され
る映像信号が書き込まれ、第１のメモリ制御手段は、第
１のメモリ手段に映像信号を書き込む速度と、第１のメ
モリ手段から映像信号を読み出す速度とが異なるように
第１のメモリ手段を制御し、第２のメモリ手段には、第
１のメモリ手段から読み出された映像信号が書き込ま
れ、第２のメモリ制御手段は、第２のメモリ手段に映像
信号を書き込む速度と、第２のメモリ手段から映像信号
を読み出す速度とが同じ又は異なるように第２のメモリ
手段を制御する。

【００１１】第１のメモリ手段に映像信号を書き込む速
度と、第１のメモリ手段から映像信号を読み出す速度と
が異なるように第１のメモリ手段への映像信号の書込み
と第１のメモリ手段からの映像信号の読出しを制御し、
第１のメモリ手段から読み出された映像信号を第２のメ
モリ手段に書き込む速度と、第２のメモリ手段から映像
信号を読み出す速度とが同じ又は異なるように第２のメ
モリ手段への映像信号の書込みと第２のメモリ手段から
の映像信号の読出しを制御することにより、映像信号の
面順次操作に必要なメモリ数を削減することができると
共に、メモリの使用効率を大幅に向上させることができ
る。

【００１２】

【発明の実施の形態】以下図面について、本発明の一実
施例を詳述する。

【００１３】（１）第１実施例 図１において、２０は全体として本発明の実施例による
映像信号処理装置を示し、赤色（Ｒ）信号、緑色（Ｇ）
信号及び青色（Ｂ）信号として入力される映像信号は、
それぞれ対応するアナログデイジタル（Ａ／Ｄ）コンバ
ータ２１、２２及び２３において８ビツトのデイジタル
信号ｄ１（図２（Ｂ））に変換された後、それぞれ対応
する８／１２ビツト変換回路２４、２５及び２６におい
て、ノーマル速のクロツク信号ｃｋ（図２（Ａ））の３
クロツクのうち初めの１クロツクの映像データが上位／
下位の４ビツトデータに時間順次され12ビツトの映像デ
ータｄ２に変換される（図２（Ｃ））。

【００１４】例えば、図２（Ｂ）において、映像データ
１のうち上位４ビツトのデータ（１上）はデータ２に埋
め込まれ、下位４ビツトのデータ（１下）は映像データ
３に埋め込まれる。これにより、図２（Ｃ）に示すよう
に、必要データは３クロツクで２データとなる。

【００１５】12ビツトの映像データに変換されたＲ信
号、Ｇ信号及びＢ信号の映像データｄ２のうち、Ｒ信号
及びＧ信号に応じた映像データは、ラインメモリ制御回
路２７から出力されるライトイネーブル信号ＷＥ１（図
２（Ｄ））のタイミングでそれぞれ対応するラインメモ
リ２８及び２９に書き込まれる。Ｂ信号に応じた映像デ
ータはノーマル速でそのままＲＧＢ切換え／時分割多重
化回路３０に送出される。ここでライトイネーブル信号
ＷＥ１は負極性である。

【００１６】ラインメモリ２８に書き込まれたＲ信号に
応じた映像データ、ラインメモリ２９に書き込まれたＧ
信号に応じた映像データは、ラインメモリ制御回路２７
から出力されるリードイネーブル信号ＲＥ１（図２
（Ｅ））のタイミングで、書込みクロツクの３倍速で２
回、すなわち２ライン分読み出される。このリードイネ
ーブル信号ＲＥ１は図２（Ｆ）に示すように、４クロツ
クが「Ｌ」レベル、５クロツクが「Ｈ」レベルの３倍速
の９クロツクシーケンスでなる。従つてＲ信号に応じた
映像データ、Ｇ信号に応じた映像データは、図２（Ｇ）
及び（Ｈ）に示すように、リードイネーブル信号ＲＥ１
の９クロツクシーケンスのうち最初の４クロツク
（「Ｌ」レベル）にラインメモリ２８、２９から読み出
され、ＲＧＢ切換え／時分割多重化回路３０に送出され
る。残りの５クロツク（「Ｈ」レベル）の期間は読み出
すデータがないため、ハイインピーダンス（Hi-imp）の
時域になる。

【００１７】これにより、ノーマル速で８／１２ビツト
変換回路２６より出力されるＢ信号の必要データを、リ
ードイネーブル信号ＲＥ１の９クロツクシーケンスのう
ち最後の５クロツク（Hi-imp）の位相と合わせることが
できる。すなわち図２（Ｉ）及び（Ｊ）に示すように、
ラインメモリ２８及び２９から読み出されたＲ信号及び
Ｇ信号の映像データｄ３（例えばＲ信号、Ｇ信号の映像
データ２、３、５、６）の直後のHi-impの時域にノーマ
ル速のＢ信号の必要データ（この場合、映像データＢ
２、Ｂ３）が重畳された状態、すなわちシリアルデータ
ｄ４としてＲＧＢ切換え／時分割多重化回路３０から送
出される。

【００１８】ここで上述したことを図３を用いてライン
単位で説明する。図３（Ａ）及び（Ｂ）に示すように、
ラインメモリ２８、２９から映像データを書込みクロツ
クの３倍速で２回読み出すと、１水平走査期間（１Ｈ）
の時間に２ライン分の映像データ（例えばＲ信号の映像
データＲ１、Ｒ２、Ｇ信号の映像データＧ１、Ｇ２）が
ラインメモリ２８及び２９からそれぞれ読み出される。
このときＢ信号は、図３（Ｃ）に示すように、ノーマル
速でＲＧＢ切換え／時分割多重化回路３０に送出され
る。

【００１９】このラインメモリ２８及び２９からそれぞ
れ読み出された２ライン分の３倍速データＲ１、Ｒ２及
びＧ１、Ｇ２は、ＲＧＢ切換え／時分割多重化回路３０
において、図３（Ｄ）に示す切換えタイミングで初めの
ラインデータはＲ、次のラインデータはＧというように
ライン毎に切り換えられ、それぞれ対応するフイールド
メモリ３１、３２に送出される。これにより、図３
（Ｅ）に示すように、Ｒ信号及びＧ信号の全てのライン
データをシリアルに出力することができる。

【００２０】このとき、図３（Ｆ）に示すように、ＲＧ
Ｂ切換え／時分割多重化回路３０において、Ｒ信号のラ
インデータＲにＢ信号の奇数のラインデータＢが多重化
され、Ｇ信号のラインデータにＢ信号の偶数のラインデ
ータＢが多重化される。これにより、１フイールドにＲ
信号、Ｇ信号及びＢ信号全ての信号がクロツクの３倍速
のレートで多重化され、時間順次されてシリアルデータ
ｄ４としてフイールドメモリ３１、３２に送出される。

【００２１】この多重化された３倍速データｄ４のう
ち、Ｒ信号、Ｇ信号の映像データは、フイールドメモリ
制御回路３３から出力されるライトイネーブル信号ＷＥ
２（図２（Ｋ））のタイミングで３〔Mbit〕の容量を有
するフイールドメモリ３１に書き込まれ、Ｂ信号は、フ
イールドメモリ制御回路３３から出力されるライトイネ
ーブル信号ＷＥ３（図２（Ｌ））のタイミングで３〔Mb
it〕の容量を有するフイールドメモリ３２に書き込まれ
る。

【００２２】ここでフイールドメモリ制御回路３３は、
図３（Ａ）及び（Ｂ）に示すようにラインメモリ２８、
２９から連続してデータを読み出すことによつて生ずる
データ以外のブランキング時間Ｈ_BLK にライトイネーブ
ル信号ＷＥ２及びＷＥ３をそれぞれフイールドメモリ３
１及び３２に送出するようになされている。

【００２３】フイールドメモリ３１及び３２への書込み
操作は、まずＲ信号及びＢ信号の映像データがそれぞれ
対応するアドレス可能な12ビツト入力のフイールドメモ
リ３１及び３２に時間１Ｈで書き込まれ、次の時間１Ｈ
には、Ｇ信号及びＢ信号の映像データがそれぞれ対応す
るフイールドメモリ３１及び３２に書き込まれる。

【００２４】すなわちＲＧＢ切替え／時分割多重化回路
３０で時間順次された映像データｄ４は、フイールドメ
モリ３１及び３２にライン単位で書き込まれる。例えば
図４に示すように、Ｒ信号のラインデータＲはフイール
ドメモリ３１における第１のメモリ領域（Ｒ）のアドレ
ス０番地から書き込まれ、Ｇ信号のラインデータＧは、
ＮＴＳＣ方式の場合フイールドメモリ３１における第２
のメモリ領域（Ｇ）のアドレス120 番地から書き込ま
れ、ＰＡＬ（Phase Alternation by Line ）方式の場合
にはアドレス144 番地から書き込まれる。これによりフ
イールドメモリ３１において、テレビジヨン信号の有効
走査線数を満足するＲ信号及びＧ信号を書き込むことが
できる。

【００２５】またＢ信号のラインデータＢは、第１フイ
ールドはフイールドメモリ３２における第１のメモリ領
域（Ｂ１）にアドレス０番地から書き込まれ、第２フイ
ールドはＮＴＳＣ方式の場合フイールドメモリ３２にお
ける第２のメモリ領域（Ｂ２）のアドレス 120番地から
書き込まれ、ＰＡＬ方式の場合には第２のメモリ領域
（Ｂ２）の 144番地から書き込まれる。この場合、フイ
ールドメモリ制御回路３３は、一方のフイールドを書き
込んでいる時間に他方のフイールドを読み出すようにフ
イールドメモリ３２を制御する。これにより、フイール
ドメモリ３２の読出し時の追い越しを回避することがで
きる。

【００２６】フイールドメモリ制御回路３３は、フイー
ルドメモリ３１にリードイネーブル信号ＲＥ２、フイー
ルドメモリ３２にリードイネーブル信号ＲＥ３を送出す
る。これにより、フイールドメモリ３１、３２におい
て、フイールドメモリ３１の第１のメモリ領域（Ｒ）→
フイールドメモリ３１の第２のメモリ領域（Ｇ）→フイ
ールドメモリ３２の第１のメモリ領域（Ｂ１）→フイー
ルドメモリ３１の第１のメモリ領域（Ｒ）→フイールド
メモリ３１の第２のメモリ領域（Ｇ）→フイールドメモ
リ３２の第２のメモリ領域（Ｂ２）の順に映像データが
読み出される。

【００２７】フイールドメモリ３１から読み出された12
ビツトの３倍速データは１２／８ビツト変換回路３４で
８ビツトのデータに復元された後、デイジタルアナログ
（Ｄ／Ａ）コンバータ３５でアナログ信号に変換されて
出力される。かくして、フイールド周波数が３倍速の映
像信号Ｓ２を得ることができる。

【００２８】以上の構成において、それぞれラインメモ
リ２８及び２９にライン単位で書き込まれたＲ信号の映
像データ及びＧ信号の映像データを書込み時の３倍速で
読み出し、３倍速で読み出されたＲ信号及びＧ信号の各
映像データと、８／１２ビツト変換回路２６から入力さ
れるＢ信号の映像データとをＲＧＢ切換え／時分割多重
化回路３０で時分割多重化してシリアルデータｄ４を生
成し、Ｒ信号及びＧ信号の各映像データをフイールドメ
モリ３１にフイールド単位で書き込むと共に、Ｂ信号の
映像データをフイールドメモリ３２にフイールド単位で
書き込み、フイールドメモリ３１及び３２から所定の順
序でＲ信号、Ｇ信号及びＢ信号の各映像データを読み出
す。従つてこの映像信号処理装置１では、フイールド順
次操作に必要なフイールドメモリの容量を従来の８〔Mb
it〕（２〔Mbit〕×４個）から６〔Mbit〕（３〔Mbit〕
×２個）に低減し得ると共に、フイールドメモリ３１、
３２の使用効率を大幅に向上させることができる。

【００２９】またこの映像信号処理装置１では、Ｒ信
号、Ｇ信号及びＢ信号として入力される映像信号を、12
ビツトの映像データに変換したことにより、フイールド
メモリ３１、３２とのインタフエースでデータビツト幅
を８ビツト×３＝24ビツトから12ビツトに抑えることが
でき、フイールドメモリ３１、３２を集積化する際にデ
ータポート数を削減することができる。

【００３０】以上の構成によれば、Ｒ信号及びＧ信号に
応じた映像データをラインメモリ２８及び２９を用いて
３倍速のデータに変換し、３倍速データに変換されたＲ
信号及びＧ信号のHi-impの時域にＢ信号に応じた映像デ
ータを多重化してＲ／Ｇ／Ｂ信号でなるシリアルデータ
ｄ４を作成して、Ｒ信号及びＧ信号の各映像データをフ
イールドメモリ３１にフイールド単位で書き込むと共
に、Ｂ信号の映像データをフイールドメモリ３２にフイ
ールド単位で書き込むようにしたことにより、使用する
フイールドメモリの容量を従来の８〔Mbit〕（２〔Mbi
t〕×４個）から６〔Mbit〕（３〔Mbit〕×２個）に低
減し得ると共に、フイールドメモリ３１及び３２の使用
効率を大幅に向上させることができ、かくして低コスト
かつ小型化し得る映像信号処理装置を実現し得る。

【００３１】（２）第２実施例 図１との対応部分に同一符号を付して示す図５におい
て、４０は全体として本発明を適用した液晶シヤツタを
用いたカラーテレビジヨンを示し、ＲＧＢデコーダ４１
は、入力される映像信号Ｓ１をＲ信号、Ｇ信号及びＢ信
号にデコードして映像信号処理装置１に送出する。映像
信号処理装置１は、Ｒ信号、Ｇ信号及びＢ信号に対して
面順次操作を行つてフイールド周波数が３倍のシリアル
なＲ／Ｇ／Ｂ信号Ｓ２を生成し、当該Ｒ／Ｇ／Ｂ信号Ｓ
２を映像信号増幅回路４２及びＬＣＳ駆動回路４３に送
出する。

【００３２】また映像信号処理装置１は、Ｒ／Ｇ／Ｂ信
号Ｓ２に同期した 180〔Hz〕の周波数を有するクロツク
信号Ｓ３を垂直偏向回路４４に送出し、 47.25〔kHz 〕
の周波数を有するクロツク信号Ｓ４を水平偏向回路４５
及び高圧発生回路（ＦＢＴ）４６に送出する。映像信号
増幅回路４２はＲ／Ｇ／Ｂ信号Ｓ２に基づいて生成した
ＣＲＴ駆動信号Ｓ５を白黒ＣＲＴ４７に送出してＣＲＴ
４７を駆動する。

【００３３】垂直偏向回路４４はクロツク信号Ｓ３に基
づいて駆動信号Ｓ６を生成し、当該駆動信号Ｓ６によつ
て偏向ヨーク４８の垂直周期を 180〔Hz〕で駆動し、水
平偏向回路４５はクロツク信号Ｓ４に基づいて駆動信号
Ｓ７を生成し、当該駆動信号Ｓ７によつて偏向ヨーク４
８の偏向周期を 45.75〔kHz 〕で駆動する。高圧発生回
路４６はクロツク信号Ｓ４に基づいて直流の高圧電圧Ｓ
８を得、当該高圧電圧Ｓ８を水平偏向回路４５に供給す
ると共にＣＲＴ４７のアノードに供給する。

【００３４】ＬＣＳ駆動回路４３はＲ／Ｇ／Ｂ信号Ｓ２
に基づいたＬＣＳ駆動信号Ｓ９を生成し、当該ＬＣＳ駆
動信号Ｓ９をＬＣＳ４９に送出する。ＬＣＳ４９は白黒
ＣＲＴ４７からの白色光を受け、ＬＣＳ駆動信号Ｓ９に
基づいて１／60秒の間に時間順次に赤色光、緑色光及び
青色光を出射する。

【００３５】ここでＬＣＳ４９の構成を図６に示し、Ｌ
ＣＳ４９は、偏光板５０、液晶板５１、偏光板５２、液
晶板５３及び偏光板５４によつて構成されている。偏光
板５０は赤色光Ｒ及び緑色光Ｇを縦波、青色光Ｂを横波
に偏光し、偏光板５２は縦波の赤色光Ｒ、横波の緑色光
Ｇ及び青色光Ｂだけを透過させ、偏光板５４は横波の赤
色光Ｒ、緑色光Ｇ又は青色光Ｂだけを透過させるように
なされている。また液晶板５１及び５３は、それぞれＬ
ＣＳ駆動信号Ｓ９に基づいてオン状態に設定された場合
には、それぞれ偏光板５１及び５３からの入射光をその
まま透過させ、オフ状態に設定されている場合には、入
射光の偏光方向を90°回転させて出射するようになされ
ている。

【００３６】従つてＬＣＳ４９は、Ｂ信号に応じたＬＣ
Ｓ駆動信号Ｓ９を受けると、液晶板５１及び５３がオン
状態に設定されて横波でなる青色光Ｂを偏光板５４から
出射させ（図６（Ａ））、Ｒ信号に応じたＬＣＳ駆動信
号Ｓ９を受けると、液晶板５１はオン、液晶板５３はオ
フに設定されて横波でなる赤色光Ｒを偏光板５４から出
射させ（図６（Ｂ））、Ｇ信号に応じたＬＣＳ駆動信号
Ｓ９を受けると、液晶板５１はオフ、液晶板５３はオン
に設定されて横波でなる緑色光Ｇを偏光板５４から出射
させる。ここで液晶板５１及び５３が双方ともオフに設
定された場合には、赤色光Ｒ、緑色光Ｇ及び青色光Ｂの
いずれも偏光板５４からは出射されず黒くなる。かくし
てカラーテレビジヨン４０には映像信号Ｓ１に応じた映
像が表示される。

【００３７】以上の構成において、このカラーテレビジ
ヨン４０では、映像信号処理装置１においてラインメモ
リ２８、２９及びフイールドメモリ３１、３２を用いて
フイールド周波数が３倍の映像信号Ｓ２を生成し、この
映像信号Ｓ２に基づいて白黒ＣＲＴ４７及びＬＣＳ４９
を駆動して映像信号Ｓ１に応じた映像を得る。以上の構
成によれば、映像信号Ｓ１のフイールドデータの倍速処
理を行う映像信号処理装置に映像信号処理装置１を適用
したことにより、フイールドメモリの容量を従来の８
〔Mbit〕（２〔Mbit〕×４個）から６〔Mbit〕（３〔Mb
it〕×２個）に低減し得るので、低コストかつ小型化し
得るカラーテレビジヨンを実現することができる。

【００３８】（３）第３実施例 図１との対応部分に同一符号を付して示す図７におい
て、６０は全体として本発明を適用したプロジエクタ装
置を示し、映像信号処理装置１はパラレルに入力される
Ｒ信号、Ｇ信号及びＢ信号からフイルード周波数が３倍
のシリアルなＲ／Ｇ／Ｂ信号Ｓ１を生成し、当該Ｒ／Ｇ
／Ｂ信号Ｓ１をそれぞれ駆動回路６１及び６２に送出す
る。

【００３９】駆動回路６１はＲ／Ｇ／Ｂ信号Ｓ１に基づ
いてモータ６３を駆動し、これによりモータ６３はＲ／
Ｇ／Ｂ信号Ｓ１に同期して回転式のカラーフイルタ６４
を回転させることにより、白色光源６５から照射される
白色光Ｌを赤色光Ｒ、緑色光Ｇ又は青色光Ｂの成分にし
て順次鏡面反射型光変調器（Digital Micromirror Devi
ce）６６に入射させる。

【００４０】この鏡面反射型光変調器６６は、映像デー
タの画素の配列に応じて微小鏡面素子が複数配列されて
構成され、この微小鏡面素子は映像データの画素の配列
に応じたフレームメモリの各メモリセルに対応して配置
され、各メモリセルの状態に応じて対応する微小鏡面素
子の傾き状態がそれぞれ別個に変化するようになされて
いる。

【００４１】駆動回路６２はＲ／Ｇ／Ｂ信号Ｓ１に基づ
いて鏡面反射型光変調器６６の各鏡面素子を駆動制御す
る。これにより鏡面反射型光変調器６６は、有効反射光
としてそれぞれ赤色光、緑色光、青色光を形成し、これ
らの赤色光、緑色光、青色光は投射レンズ６７を透過
し、所定の位置に配置されたスクリーン６８上に拡大投
影される。かくしてプロジエクタ装置６０は、映像信号
Ｓ１に基づくカラー映像を映写し得るようになされてい
る。

【００４２】以上の構成において、このプロジエクタ装
置６０では、映像信号処理装置１においてラインメモリ
２８、２９及びフイールドメモリ３１、３２を用いてフ
イールド周波数が３倍のシリアルなＲ／Ｇ／Ｂ信号Ｓ２
を生成し、このＲ／Ｇ／Ｂ信号Ｓ２に基づいてカラーフ
イルタ６４及び鏡面反射型光変調器６６を駆動制御して
映像信号Ｓ１に応じたカラー映像をスクリーン６８上に
得る。以上の構成によれば、映像信号のフイールドデー
タの倍速処理を行う映像信号処理装置に映像信号処理装
置１を適用したことにより、フイールドメモリの容量を
従来の８〔Mbit〕（２〔Mbit〕×４個）から６〔Mbit〕
（３〔Mbit〕×２個）に低減し得るので、低コストかつ
小型化し得るプロジエクタ装置を実現することができ
る。

【００４３】（４）他の実施例 なお上述の実施例においては、Ｒ信号、Ｇ信号及びＢ信
号のうちＲ信号及びＧ信号に応じた映像データをそれぞ
れ対応するラインメモリ２８及び２９に書き込んだ場合
について述べたが、本発明はこれに限らず、Ｒ信号、Ｇ
信号及びＢ信号のうちＲ信号及びＢ信号に応じた映像デ
ータ又はＧ信号及びＢ信号に応じた映像データをそれぞ
れ対応するラインメモリに書き込むようにしてもよい。

【００４４】また上述の実施例においては、映像信号の
うちＲ信号及びＧ信号に応じた映像データをそれぞれ対
応するラインメモリ２８及び２９に書き込んだ場合につ
いて述べたが、本発明はこれに限らず、映像信号のうち
少なくとも１つ以上の任意の色信号に応じた映像データ
をラインメモリに書き込むようにしてもよい。さらに上
述の実施例においては、第１のメモリ手段から読み出さ
れた１つ以上の色信号に応じた映像データと、１つ以上
の色信号以外の色信号に応じた映像データとを時分割多
重化する時分割多重化手段としてＲＧＢ切換え／時分割
多重化回路３０を用いた場合について述べたが、本発明
はこれに限らず、時分割多重化手段としてこの他種々の
時分割多重化手段を適用し得る。

【００４５】さらに上述の実施例においては、全ての色
信号に応じた映像データのビツト数を第２のメモリ手段
の入出力ビツト数に変換する第１のデータ変換手段とし
て８／12ビツト変換回路２４、２５及び２６を用いた場
合について述べたが、本発明はこれに限らず、第２のメ
モリ手段の入出力ビツト数に変換し得れば、第１のデー
タ変換手段として、この他種々の第１のデータ変換手段
を適用し得る。さらに上述の実施例においては、第２の
メモリ手段から読み出された映像データのビツト数を、
第１のデータ変換手段によつて変換する前のビツト数に
変換する第２のデータ変換手段として12／８ビツト変換
回路３４を用いた場合について述べたが、本発明はこれ
に限らず、第１のデータ変換手段によつて変換する前の
ビツト数に変換し得れば、第２のデータ変換手段として
この他種々のデータ変換手段を適用し得る。

【００４６】さらに上述の実施例においては、映像信号
のフイールド周波数を３倍に変換する場合について述べ
たが、本発明はこれに限らず、必要に応じて映像信号の
フイールド周波数を所定倍に変換するようにしてもよ
い。さらに上述の実施例においては、本発明を液晶シヤ
ツタを用いたカラーテレビジヨン及びプロジエクタ装置
に適用した場合について述べたが、本発明はこれに限ら
ず、要は映像信号のフイールドデータを倍速処理するも
のであれば、この他種々のものに適用し得る。

【００４７】さらに上述の実施例においては、第２のメ
モリ手段に映像信号を書き込む速度と、第２のメモリ手
段から映像信号を読み出す速度とが同じになるように第
２のメモリ手段を制御する場合について述べたが本発明
はこれに限らず、第２のメモリ手段に映像信号を書き込
む速度と、第２のメモリ手段から映像信号を読み出す速
度とが異なるように第２のメモリ手段を制御してもよ
い。

【００４８】

【発明の効果】上述のように本発明によれば、第１のメ
モリ手段に映像信号を書き込む速度と、第１のメモリ手
段から映像信号を読み出す速度とが異なるように第１の
メモリ手段を第１のメモリ制御手段によつて制御し、第
１のメモリ手段から読み出された映像信号を第２のメモ
リ手段に書き込む速度と、第２のメモリ手段から映像信
号を読み出す速度とが同じ又は異なるように第２のメモ
リ手段を第２のメモリ制御手段によつて制御することに
より、映像信号の面順次操作に必要なメモリ数を削減す
ることができる共に、メモリの使用効率を大幅に向上さ
せることができ、かくして低コストかつ小型化し得る映
像信号処理装置を実現し得る。

【図面の簡単な説明】

【図１】本発明の実施例による映像信号処理装置の構成
を示すブロツク図である。

【図２】クロツク単位でのデータの切換えの説明に供す
るタイミングチヤートである。

【図３】ライン単位でのデータの切換えの説明に供する
タイミングチヤートである。

【図４】ＲＧＢ信号のフイールドメモリへの書込み領域
の説明に供する略線図である。

【図５】本発明を適用した液晶シヤツタを用いたカラー
テレビジヨンの構成を示すブロツク図である。

【図６】ＬＣＳの動作の説明に供する略線図である。

【図７】本発明を適用したプロジエクタ装置の構成を示
すブロツク図である。

【図８】従来のＲＧＢ信号の面順次操作の説明に供する
ブロツク図である。

【図９】従来の映像信号処理装置の構成を示すブロツク
図である。

【符号の説明】

１、２０……映像信号処理装置、２、３、４、２１、２
２、２３……アナログデイジタル（Ａ／Ｄ）コンバー
タ、５、６、７、８、３１、３２……フイールドメモ
リ、９、３３……フイールドメモリ制御回路、１０……
ＲＧＢ切換え回路、１１、３５……デイジタルアナログ
（Ｄ／Ａ）コンバータ、２４、２５、２６……８／１２
ビツト変換回路、２７……ラインメモリ制御回路、２
８、２９……ラインメモリ、３０……ＲＧＢ切換え／時
分割多重化回路、３４……１２／８ビツト変換回路、４
０……カラーテレビジヨン、４１……ＲＧＢデコーダ、
４２……映像信号増幅回路、４３……ＬＣＳ駆動回路、
４４……垂直偏向回路、４５……水平偏向回路、４６…
…高圧発生回路、４７……偏向ヨーク、４８……白黒Ｃ
ＲＴ、４９……ＬＣＳ、５０、５２、５４……偏向板、
５１、５３……液晶板、６０……プロジエクタ装置、６
１、６２……駆動回路、６３……モータ、６４……カラ
ーフイルタ、６５……白色光源、６６……鏡面反射型光
変調器、６７……投射レンズ、６８……スクリーン。

Claims (4)

【特許請求の範囲】
1. 【請求項１】入力される映像信号が書き込まれる第１の
   メモリ手段と、 上記第１のメモリ手段に上記映像信号を書き込む速度
   と、上記第１のメモリ手段から上記映像信号を読み出す
   速度とが異なるように上記第１のメモリ手段を制御する
   第１のメモリ制御手段と、 上記第１のメモリ手段から読み出された上記映像信号が
   書き込まれる第２のメモリ手段と、 上記第２のメモリ手段に上記映像信号を書き込む速度
   と、上記第２のメモリ手段から上記映像信号を読み出す
   速度とが同じ又は異なるように上記第２のメモリ手段を
   制御する第２のメモリ制御手段とを具えることを特徴と
   する映像信号処理装置。
2. 【請求項２】上記第１のメモリ手段は、ラインメモリで
   あり、 上記第２のメモリ手段は、フイールドメモリであり、 上記映像信号は、原色信号であることを特徴とする請求
   項１に記載の映像信号処理装置。
3. 【請求項３】上記第１のメモリ手段は、 上記映像信号のうち少なくとも１つ以上の任意の色信号
   に応じた映像データを格納し、 上記第１のメモリ制御手段は、 上記第１のメモリ手段に書き込まれた上記１つ以上の色
   信号に応じた映像データを、当該映像データの上記第１
   のメモリ手段への書込み時の所定倍の速度で読み出し、 上記第１のメモリ手段から読み出された上記１つ以上の
   色信号に応じた映像データと、上記１つ以上の色信号以
   外の色信号に応じた映像データとを時分割多重化して上
   記第２のメモリ手段に送出する時分割多重化手段を具え
   ることを特徴とする請求項２に記載の映像信号処理装
   置。
4. 【請求項４】全ての上記色信号に応じた上記映像データ
   のビツト数を、上記第２のメモリ手段の入出力ビツト数
   に変換する第１のデータ変換手段と、 上記第２のメモリ手段から読み出された上記映像データ
   のビツト数を、上記第１のデータ変換手段によつて変換
   する前のビツト数に変換する第２のデータ変換手段とを
   具え、上記第１のメモリ手段及び上記時分割多重化手段
   には、上記第２のメモリ手段の入出力ビツト数に変換さ
   れた上記映像データが送出されることを特徴とする請求
   項３に記載の映像信号処理装置。