JPH0969632A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0969632A JPH0969632A JP22242495A JP22242495A JPH0969632A JP H0969632 A JPH0969632 A JP H0969632A JP 22242495 A JP22242495 A JP 22242495A JP 22242495 A JP22242495 A JP 22242495A JP H0969632 A JPH0969632 A JP H0969632A
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 ＭＯＳＦＥＴのゲート領域形成工程を行う時
点でのＳＯＩウェハの反りを低減する。 【解決手段】 基板シリコン層２の表面に埋め込み酸化
層３を介して活性シリコン層４を形成したＳＯＩウェハ
１に、ＭＯＳＦＥＴ２１，２２を形成する半導体装置の
製造方法において、ＭＯＳＦＥＴ２１，２２のゲート領
域１２のアライメント工程以前に、基板シリコン層２の
裏面に、埋め込み酸化層３と同一の材料で同等の厚みを
有する裏面絶縁層（酸化膜２３）を形成しておき、アラ
イメント工程以後に酸化膜２３を除去する。
点でのＳＯＩウェハの反りを低減する。 【解決手段】 基板シリコン層２の表面に埋め込み酸化
層３を介して活性シリコン層４を形成したＳＯＩウェハ
１に、ＭＯＳＦＥＴ２１，２２を形成する半導体装置の
製造方法において、ＭＯＳＦＥＴ２１，２２のゲート領
域１２のアライメント工程以前に、基板シリコン層２の
裏面に、埋め込み酸化層３と同一の材料で同等の厚みを
有する裏面絶縁層（酸化膜２３）を形成しておき、アラ
イメント工程以後に酸化膜２３を除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩウェハ上の
島状素子領域にＭＯＳＦＥＴを形成する、半導体装置の
製造方法に関するものである。
島状素子領域にＭＯＳＦＥＴを形成する、半導体装置の
製造方法に関するものである。
【０００２】
【従来の技術】半導体支持基板の表面に基板間絶縁層を
介して半導体素子形成基板を形成したＳＯＩウェハで
は、縦方向の素子分離は完成されており、横方向を何ら
かの方法で分離すれば全方向の素子分離が完結する。こ
の特徴を活かし、パワー素子と制御用のＣＭＯＳとをＳ
ＯＩウェハ上の１チップ上に混載させた、高速制御に優
れた小型・高信頼性半導体装置の研究開発がなされてい
る。また、横方向分離には、Ｖ溝として知られる異方性
エッチングまたはトレンチとして知られるシリコンドラ
イエッチングが用いられている。
介して半導体素子形成基板を形成したＳＯＩウェハで
は、縦方向の素子分離は完成されており、横方向を何ら
かの方法で分離すれば全方向の素子分離が完結する。こ
の特徴を活かし、パワー素子と制御用のＣＭＯＳとをＳ
ＯＩウェハ上の１チップ上に混載させた、高速制御に優
れた小型・高信頼性半導体装置の研究開発がなされてい
る。また、横方向分離には、Ｖ溝として知られる異方性
エッチングまたはトレンチとして知られるシリコンドラ
イエッチングが用いられている。
【０００３】貼り合わせ法、または、ＳＩＭＯＸ法の何
れの製造方法においても、ＳＯＩウェハ１は、図２
（ａ）に示されているような３層構造となる。図２
（ａ）で、２は半導体支持基板となる基板シリコン層、
３は基板シリコン層２の表面に形成された基板間絶縁層
となる埋め込み酸化膜層、４は埋め込み酸化膜層３上に
形成された半導体素子形成基板である活性シリコン層で
ある。ＳＩＭＯＸ法ではシリコン基板の表面側から酸素
イオンを注入して、シリコン基板中に埋め込み酸化膜層
３を形成し、貼り合わせ法では、半導体素子形成基板で
ある活性シリコン層４と、基板間絶縁層である埋め込み
酸化膜層３との良好な界面状態を得るため活性シリコン
層４を酸化して貼り合わせる。
れの製造方法においても、ＳＯＩウェハ１は、図２
（ａ）に示されているような３層構造となる。図２
（ａ）で、２は半導体支持基板となる基板シリコン層、
３は基板シリコン層２の表面に形成された基板間絶縁層
となる埋め込み酸化膜層、４は埋め込み酸化膜層３上に
形成された半導体素子形成基板である活性シリコン層で
ある。ＳＩＭＯＸ法ではシリコン基板の表面側から酸素
イオンを注入して、シリコン基板中に埋め込み酸化膜層
３を形成し、貼り合わせ法では、半導体素子形成基板で
ある活性シリコン層４と、基板間絶縁層である埋め込み
酸化膜層３との良好な界面状態を得るため活性シリコン
層４を酸化して貼り合わせる。
【０００４】ＳＯＩウェハ１の反りを考える場合、素子
形成側の基板である活性シリコン層４は、支持基板側の
基板である基板シリコン層２に比べて極めて薄いため無
視でき、埋め込み酸化膜層３と基板シリコン層２の２層
間の力の釣合いを考えればよい。直径が４インチ、埋め
込み酸化膜層３が 2μm のウェハには約50μm の反りが
発生する。その反りの方向は、図２（ｂ）に示すよう
に、活性シリコン層４側に凸（上側に凸）となる。
形成側の基板である活性シリコン層４は、支持基板側の
基板である基板シリコン層２に比べて極めて薄いため無
視でき、埋め込み酸化膜層３と基板シリコン層２の２層
間の力の釣合いを考えればよい。直径が４インチ、埋め
込み酸化膜層３が 2μm のウェハには約50μm の反りが
発生する。その反りの方向は、図２（ｂ）に示すよう
に、活性シリコン層４側に凸（上側に凸）となる。
【０００５】発明者らが、図２（ａ）に示したＳＯＩウ
ェハ１を試料としてＭＯＳＦＥＴの製造工程を行い、工
程中のＳＯＩウェハ１の反りを調査した結果、成膜及び
その除去に関わる工程で、反りの著しい変化が見られ
た。その工程の１つはＬＯＣＯＳ酸化工程であり、もう
１つはゲート領域となるポリシリコン膜を、活性シリコ
ン層４上に形成する工程で同時に形成された、基板シリ
コン層２の裏面側のポリシリコン膜を除去する工程であ
る。
ェハ１を試料としてＭＯＳＦＥＴの製造工程を行い、工
程中のＳＯＩウェハ１の反りを調査した結果、成膜及び
その除去に関わる工程で、反りの著しい変化が見られ
た。その工程の１つはＬＯＣＯＳ酸化工程であり、もう
１つはゲート領域となるポリシリコン膜を、活性シリコ
ン層４上に形成する工程で同時に形成された、基板シリ
コン層２の裏面側のポリシリコン膜を除去する工程であ
る。
【０００６】以下、図２に基づいて各工程について説明
する。図で、（ａ）、（ｃ）、（ｅ）、（ｇ）、
（ｉ）、（ｋ）は、ＳＯＩウェハ１の構造を示す断面図
であり、（ｂ）、（ｄ）、（ｆ）、（ｈ）、（ｊ）、
（ｌ）は、それぞれ、（ａ）、（ｃ）、（ｅ）、
（ｇ）、（ｉ）、（ｋ）に示す段階でのＳＯＩウェハ１
の反りを示す断面図である。
する。図で、（ａ）、（ｃ）、（ｅ）、（ｇ）、
（ｉ）、（ｋ）は、ＳＯＩウェハ１の構造を示す断面図
であり、（ｂ）、（ｄ）、（ｆ）、（ｈ）、（ｊ）、
（ｌ）は、それぞれ、（ａ）、（ｃ）、（ｅ）、
（ｇ）、（ｉ）、（ｋ）に示す段階でのＳＯＩウェハ１
の反りを示す断面図である。
【０００７】（ｃ）及び（ｅ）に基づいてＬＯＣＯＳ酸
化工程について説明する。ＬＯＣＯＳ酸化工程は、
（ａ）に示したＳＯＩウェハ１の活性シリコン層３に、
ｐウェル領域５、ｎウェル領域６を形成した後に、ＳＯ
Ｉウェハ１の表面及び裏面に、窒化シリコンを堆積し、
それぞれの面上に窒化膜７，８を形成し、（ｃ）に示す
ように、ＬＯＣＯＳ酸化膜を形成する箇所の活性シリコ
ン層４の表面が露出するように、表面側に形成された窒
化膜７をパターニングし、熱酸化を行って、（ｅ）に示
すように、ＳＯＩウェハ１の表面側に局所的にＬＯＣＯ
Ｓ酸化膜９を形成した後、ＳＯＩウェハ１の両面に形成
されていた窒化膜７，８を除去する工程である。この工
程が終了した時点では、（ｅ）に示すように、酸化膜
は、ＳＯＩウェハ１の表面側にのみ形成され裏面側に形
成されていないため、力のバランスが崩れ反りが発生す
る。発明者らが用いたパターンの場合、ＬＯＣＯＳ酸化
膜９の厚さが 0.8μm の場合、新たに、約30μm の反り
（上側に凸）が発生し、（ｆ）に示すように、反りは約
80μm となった。
化工程について説明する。ＬＯＣＯＳ酸化工程は、
（ａ）に示したＳＯＩウェハ１の活性シリコン層３に、
ｐウェル領域５、ｎウェル領域６を形成した後に、ＳＯ
Ｉウェハ１の表面及び裏面に、窒化シリコンを堆積し、
それぞれの面上に窒化膜７，８を形成し、（ｃ）に示す
ように、ＬＯＣＯＳ酸化膜を形成する箇所の活性シリコ
ン層４の表面が露出するように、表面側に形成された窒
化膜７をパターニングし、熱酸化を行って、（ｅ）に示
すように、ＳＯＩウェハ１の表面側に局所的にＬＯＣＯ
Ｓ酸化膜９を形成した後、ＳＯＩウェハ１の両面に形成
されていた窒化膜７，８を除去する工程である。この工
程が終了した時点では、（ｅ）に示すように、酸化膜
は、ＳＯＩウェハ１の表面側にのみ形成され裏面側に形
成されていないため、力のバランスが崩れ反りが発生す
る。発明者らが用いたパターンの場合、ＬＯＣＯＳ酸化
膜９の厚さが 0.8μm の場合、新たに、約30μm の反り
（上側に凸）が発生し、（ｆ）に示すように、反りは約
80μm となった。
【０００８】次に、（ｇ）に示す工程は、ゲート領域と
基板間を絶縁するためにゲート酸化（酸化膜は図示を省
略）を行い、ＳＯＩウェハ１の表面及び裏面にポリシリ
コンを堆積させポリシリコン膜１０，１１（ポリシリコ
ン膜１１は図示省略）を形成し、基板シリコン層２の裏
面側に形成されたポリシリコン膜１１を除去した後、Ｓ
ＯＩウェハ１の両面にリン拡散を行う工程である。
（ｇ）に示すように、裏面側のポリシリコン膜１１を除
去することにより、ＳＯＩウェハ１の表面側にのみポリ
シリコン膜１０が残るため、新たに、反りが発生する。
ポリシリコン膜１０の厚さが 0.6μm で約20μm の反り
（上側に凸）が発生した。すなわち、（ｂ）に示すよう
に、素子形成前に発生していた約50μm の反りに、ＬＯ
ＣＯＳ酸化により発生した約30μm の反り、さらに、裏
面側のポリシリコン膜１１を除去したことにより発生し
た約20μm の反りを加えた、約 100μm の反りが、次工
程のゲート領域のアライメント工程を行う段階で発生し
ていることになる。
基板間を絶縁するためにゲート酸化（酸化膜は図示を省
略）を行い、ＳＯＩウェハ１の表面及び裏面にポリシリ
コンを堆積させポリシリコン膜１０，１１（ポリシリコ
ン膜１１は図示省略）を形成し、基板シリコン層２の裏
面側に形成されたポリシリコン膜１１を除去した後、Ｓ
ＯＩウェハ１の両面にリン拡散を行う工程である。
（ｇ）に示すように、裏面側のポリシリコン膜１１を除
去することにより、ＳＯＩウェハ１の表面側にのみポリ
シリコン膜１０が残るため、新たに、反りが発生する。
ポリシリコン膜１０の厚さが 0.6μm で約20μm の反り
（上側に凸）が発生した。すなわち、（ｂ）に示すよう
に、素子形成前に発生していた約50μm の反りに、ＬＯ
ＣＯＳ酸化により発生した約30μm の反り、さらに、裏
面側のポリシリコン膜１１を除去したことにより発生し
た約20μm の反りを加えた、約 100μm の反りが、次工
程のゲート領域のアライメント工程を行う段階で発生し
ていることになる。
【０００９】次に、ポリシリコン膜１０に対する、ゲー
ト領域のアライメント工程、パターニング工程を経て、
（ｉ）に示すように、ゲート領域１２を形成した後、ｐ
ウェル領域５とｎウェル領域６に、それぞれ、不純物を
導入して、（ｋ）に示すように、ｐウェル領域５とｎウ
ェル領域６内に、ソース領域１３、ドレイン領域１４、
ソース領域１５、ドレイン領域１６を形成し、ＳＯＩウ
ェハ１の表面に保護膜１７を形成する。さらに、コンタ
クト、及びソース電極１８、ドレイン電極１９、裏面側
電極２０を形成して、ＭＯＳＦＥＴ２１，２２を完成さ
せる。
ト領域のアライメント工程、パターニング工程を経て、
（ｉ）に示すように、ゲート領域１２を形成した後、ｐ
ウェル領域５とｎウェル領域６に、それぞれ、不純物を
導入して、（ｋ）に示すように、ｐウェル領域５とｎウ
ェル領域６内に、ソース領域１３、ドレイン領域１４、
ソース領域１５、ドレイン領域１６を形成し、ＳＯＩウ
ェハ１の表面に保護膜１７を形成する。さらに、コンタ
クト、及びソース電極１８、ドレイン電極１９、裏面側
電極２０を形成して、ＭＯＳＦＥＴ２１，２２を完成さ
せる。
【００１０】
【発明が解決しようとする課題】以上に説明した製造方
法によれば、パワー素子と制御用のＣＭＯＳＦＥＴとを
混載することができ、高速制御に優れた小型・高信頼性
の半導体装置が実現可能となるが、ＭＯＳＦＥＴを形成
する工程中、最もアライメント精度が要求されるゲート
領域形成工程を行う時点では、ＳＯＩウェハ１は約 100
μm の大きな反りを有しているため、マスク合わせ工程
に多大な困難を及ぼすという問題点があった。
法によれば、パワー素子と制御用のＣＭＯＳＦＥＴとを
混載することができ、高速制御に優れた小型・高信頼性
の半導体装置が実現可能となるが、ＭＯＳＦＥＴを形成
する工程中、最もアライメント精度が要求されるゲート
領域形成工程を行う時点では、ＳＯＩウェハ１は約 100
μm の大きな反りを有しているため、マスク合わせ工程
に多大な困難を及ぼすという問題点があった。
【００１１】本発明は、上記問題点に鑑み成されたもの
で、その目的とするところは、ゲート領域形成工程を行
う時点でのＳＯＩウェハの反りを低減することができ、
ＭＯＳＦＥＴの高精度化、低消費電力、高速化が図れる
半導体装置の製造方法を提供することにある。
で、その目的とするところは、ゲート領域形成工程を行
う時点でのＳＯＩウェハの反りを低減することができ、
ＭＯＳＦＥＴの高精度化、低消費電力、高速化が図れる
半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の半導体装置の製造方法は、半導体支
持基板の表面に基板間絶縁層を介して半導体素子形成基
板を形成したＳＯＩウェハに、少なくとも１つのＭＯＳ
ＦＥＴを形成する半導体装置の製造方法において、前記
ＭＯＳＦＥＴのゲート領域のアライメント工程以前に、
前記半導体支持基板の裏面に前記基板間絶縁層と同一の
材料で同等の厚みを有する裏面絶縁層を形成しておき、
前記アライメント工程以後に、前記裏面絶縁層を除去す
ることを特徴とするものである。この方法によれば、Ｓ
ＯＩウェハの略両面に同一材料で同等の厚みを有する絶
縁膜を形成するため力の均衡が得られ反りを抑制するこ
とができる。
め、請求項１記載の半導体装置の製造方法は、半導体支
持基板の表面に基板間絶縁層を介して半導体素子形成基
板を形成したＳＯＩウェハに、少なくとも１つのＭＯＳ
ＦＥＴを形成する半導体装置の製造方法において、前記
ＭＯＳＦＥＴのゲート領域のアライメント工程以前に、
前記半導体支持基板の裏面に前記基板間絶縁層と同一の
材料で同等の厚みを有する裏面絶縁層を形成しておき、
前記アライメント工程以後に、前記裏面絶縁層を除去す
ることを特徴とするものである。この方法によれば、Ｓ
ＯＩウェハの略両面に同一材料で同等の厚みを有する絶
縁膜を形成するため力の均衡が得られ反りを抑制するこ
とができる。
【００１３】請求項２記載の半導体装置の製造方法は、
半導体支持基板の表面に基板間絶縁層を介して半導体素
子形成基板を形成したＳＯＩウェハに、少なくとも１つ
のＭＯＳＦＥＴを形成する半導体装置の製造方法におい
て、前記ＭＯＳＦＥＴのゲート領域のアライメント工程
以前に実施される、パターニングされた窒化膜等の絶縁
膜を用いた局所的な酸化工程以前に、前記半導体支持基
板の裏面側に形成された前記絶縁膜を除去することを特
徴とするものである。これにより、図２に示した従来の
方法では、ＳＯＩウェハの片側（表面側）にのみ酸化膜
が形成されていたのに対して、ＳＯＩウェハの両面に酸
化膜が形成されるので力の均衡が得られ反りを抑制する
ことができる。請求項１または請求項２記載の半導体装
置の製造方法の場合、裏面電極を形成する時点で、裏面
に形成されている酸化膜または絶縁膜を除去すればよ
い。
半導体支持基板の表面に基板間絶縁層を介して半導体素
子形成基板を形成したＳＯＩウェハに、少なくとも１つ
のＭＯＳＦＥＴを形成する半導体装置の製造方法におい
て、前記ＭＯＳＦＥＴのゲート領域のアライメント工程
以前に実施される、パターニングされた窒化膜等の絶縁
膜を用いた局所的な酸化工程以前に、前記半導体支持基
板の裏面側に形成された前記絶縁膜を除去することを特
徴とするものである。これにより、図２に示した従来の
方法では、ＳＯＩウェハの片側（表面側）にのみ酸化膜
が形成されていたのに対して、ＳＯＩウェハの両面に酸
化膜が形成されるので力の均衡が得られ反りを抑制する
ことができる。請求項１または請求項２記載の半導体装
置の製造方法の場合、裏面電極を形成する時点で、裏面
に形成されている酸化膜または絶縁膜を除去すればよ
い。
【００１４】請求項３記載の半導体装置の製造方法は、
半導体支持基板の表面に基板間絶縁層を介して半導体素
子形成基板を形成したＳＯＩウェハに、少なくとも１つ
のＭＯＳＦＥＴを形成する半導体装置の製造方法におい
て、前記ＭＯＳＦＥＴのゲート領域となる層を堆積させ
る工程において前記半導体支持基板の裏面側に形成され
た、前記ゲート領域となる層と同材料の裏面層を除去せ
ずに、前記ゲート領域となる層に不純物拡散を行う工程
及び前記ゲート領域のアライメント工程を行い、その
後、前記裏面層を除去することを特徴とするものであ
る。図２に示した従来の方法では、ゲート領域のアライ
メント工程を行う時点で、ＳＯＩウェハの片側（表面
側）にのみポリシリコン膜が残されていたのに対して、
請求項３記載の方法では、ＳＯＩウェハの両面にポリシ
リコン膜が残されているため、力の均衡が得られ反りを
抑制することができる。
半導体支持基板の表面に基板間絶縁層を介して半導体素
子形成基板を形成したＳＯＩウェハに、少なくとも１つ
のＭＯＳＦＥＴを形成する半導体装置の製造方法におい
て、前記ＭＯＳＦＥＴのゲート領域となる層を堆積させ
る工程において前記半導体支持基板の裏面側に形成され
た、前記ゲート領域となる層と同材料の裏面層を除去せ
ずに、前記ゲート領域となる層に不純物拡散を行う工程
及び前記ゲート領域のアライメント工程を行い、その
後、前記裏面層を除去することを特徴とするものであ
る。図２に示した従来の方法では、ゲート領域のアライ
メント工程を行う時点で、ＳＯＩウェハの片側（表面
側）にのみポリシリコン膜が残されていたのに対して、
請求項３記載の方法では、ＳＯＩウェハの両面にポリシ
リコン膜が残されているため、力の均衡が得られ反りを
抑制することができる。
【００１５】また、請求項３記載の半導体装置の製造方
法では、半導体支持基板として、高濃度に不純物が導入
された基板を用いるか、または、ゲート領域形成後であ
ってかつ裏面電極形成前に、ＳＯＩウェハの裏面側のシ
リコンが露出した段階で、ＳＯＩウェハの裏面側にイオ
ン注入を行うか、いずれかの方法によって裏面電極と基
板しりこん層とのオーミック接触を確保することができ
る。さらに、この方法の場合、裏面電極を形成する時点
で、裏面に形成されているポリシリコン膜を除去すれば
よい。
法では、半導体支持基板として、高濃度に不純物が導入
された基板を用いるか、または、ゲート領域形成後であ
ってかつ裏面電極形成前に、ＳＯＩウェハの裏面側のシ
リコンが露出した段階で、ＳＯＩウェハの裏面側にイオ
ン注入を行うか、いずれかの方法によって裏面電極と基
板しりこん層とのオーミック接触を確保することができ
る。さらに、この方法の場合、裏面電極を形成する時点
で、裏面に形成されているポリシリコン膜を除去すれば
よい。
【００１６】
【発明の実施の形態】以下、図１の断面図に基づいて本
発明の半導体装置の製造方法の一実施形態について説明
する。図１に示す実施形態は、請求項１、請求項２、請
求項３記載の方法を全て用いた製造方法である。但し、
図２に示した構成と同等構成については同符号を付すこ
ととする。
発明の半導体装置の製造方法の一実施形態について説明
する。図１に示す実施形態は、請求項１、請求項２、請
求項３記載の方法を全て用いた製造方法である。但し、
図２に示した構成と同等構成については同符号を付すこ
ととする。
【００１７】素子形成前のＳＯＩウェハ１は、（ａ）に
示すように４層構造を有するものであり、半導体支持基
板である基板シリコン層２の表面に、基板間絶縁層とな
る埋め込み酸化膜層３が形成され、その埋め込み酸化膜
層３上に、半導体素子形成基板である活性シリコン層４
が形成され、基板シリコン層２の裏面に、埋め込み酸化
膜層３（基板間絶縁層）と同一の材料で同等の厚みを有
する、反り緩和用の酸化膜２３（裏面側絶縁層）が形成
されたものである。
示すように４層構造を有するものであり、半導体支持基
板である基板シリコン層２の表面に、基板間絶縁層とな
る埋め込み酸化膜層３が形成され、その埋め込み酸化膜
層３上に、半導体素子形成基板である活性シリコン層４
が形成され、基板シリコン層２の裏面に、埋め込み酸化
膜層３（基板間絶縁層）と同一の材料で同等の厚みを有
する、反り緩和用の酸化膜２３（裏面側絶縁層）が形成
されたものである。
【００１８】（ａ）に示すＳＯＩウェハ１を製造するた
めには、例えば、ウェハ貼り合わせ工程中の結合アニー
ル工程にて、熱酸化プロセスを導入するか、あるいは、
図２（ａ）に示した３層構造のＳＯＩウェハを熱酸化し
てから基板シリコン層２側に形成された酸化膜をレジス
トで保護し、フッ酸水溶液で、他の領域の酸化膜を除去
した後にレジストを発煙硝酸等で除去すればよい。
めには、例えば、ウェハ貼り合わせ工程中の結合アニー
ル工程にて、熱酸化プロセスを導入するか、あるいは、
図２（ａ）に示した３層構造のＳＯＩウェハを熱酸化し
てから基板シリコン層２側に形成された酸化膜をレジス
トで保護し、フッ酸水溶液で、他の領域の酸化膜を除去
した後にレジストを発煙硝酸等で除去すればよい。
【００１９】ＳＯＩウェハ１のサイズはウェハ直径が４
インチすなわち 100mmφ、活性シリコン層４の膜厚Tsoi
が20μm 以下、埋め込み酸化膜層３の膜厚tboxが約 2μ
m 、基板シリコン層２の膜厚Tsubが約 525μm 、さら
に、反り緩和用の酸化膜２３の膜厚は、膜厚tboxと同一
の約 2μm である。反り緩和用の酸化膜２３を形成して
いない場合、ＳＯＩウェハ１の反りは約50μm （上側に
凸）であったが、（ａ）に示すように構成しておくこと
により、ＳＯＩウェハ１は、（ｂ）に示すように、ほぼ
平坦（わずかに上側に凸）になった。
インチすなわち 100mmφ、活性シリコン層４の膜厚Tsoi
が20μm 以下、埋め込み酸化膜層３の膜厚tboxが約 2μ
m 、基板シリコン層２の膜厚Tsubが約 525μm 、さら
に、反り緩和用の酸化膜２３の膜厚は、膜厚tboxと同一
の約 2μm である。反り緩和用の酸化膜２３を形成して
いない場合、ＳＯＩウェハ１の反りは約50μm （上側に
凸）であったが、（ａ）に示すように構成しておくこと
により、ＳＯＩウェハ１は、（ｂ）に示すように、ほぼ
平坦（わずかに上側に凸）になった。
【００２０】次に、（ｃ）に示すように、（ａ）に示し
たＳＯＩウェハ１の表面にレジストマスクを用いて所定
の領域に不純物イオン注入を行い、ウェル領域を形成す
る。例えば、ｐ型のｐウェル領域５を形成するためにボ
ロンイオンを注入し、ｎ型のｎウェル６領域を形成する
ためにリンイオンを注入し、熱拡散して、それぞれのウ
ェル領域を確定する。
たＳＯＩウェハ１の表面にレジストマスクを用いて所定
の領域に不純物イオン注入を行い、ウェル領域を形成す
る。例えば、ｐ型のｐウェル領域５を形成するためにボ
ロンイオンを注入し、ｎ型のｎウェル６領域を形成する
ためにリンイオンを注入し、熱拡散して、それぞれのウ
ェル領域を確定する。
【００２１】次に、パターニングされた窒化膜等の絶縁
膜を用いて、各ウェル領域内の素子形成領域以外の領域
を局所的に酸化して、ＬＯＣＯＳ酸化による素子間分離
を行う。つまり、窒化膜（絶縁膜）を低圧ＣＶＤ法にて
成長させた後、ＳＯＩウェハ１の表面をレジストで保護
した状態で、ＳＯＩウェハ１の裏面に形成された窒化膜
（絶縁膜）をリン酸等で除去して、ＳＯＩウェハ１の表
面にのみ窒化膜を残す。そして、ＳＯＩウェハ１の表面
の素子形成領域のみを窒化膜が被うように、窒化膜をマ
スクにてパターン加工して、（ｃ）に示すように窒化膜
７を形成し、熱酸化すれば、（ｅ）に示すように、ＳＯ
Ｉウェハ１の表面では、窒化膜を除去した領域のみ酸化
されるため、酸化膜９で被われた素子分離領域を形成す
ることが可能になる。その後、（ｅ）に示すように、窒
化膜７をリン酸等で除去すれば素子分離工程が完了す
る。図１に示す実施形態では、素子分離領域の全体に占
める割合が60％以上と大きいため、表面と裏面の、酸化
される面積は同等レベルであるため、（ｄ）に示すよう
に、ＳＯＩウェハ１の反りはほとんど発生しない（下側
にわずかに凸となる）。
膜を用いて、各ウェル領域内の素子形成領域以外の領域
を局所的に酸化して、ＬＯＣＯＳ酸化による素子間分離
を行う。つまり、窒化膜（絶縁膜）を低圧ＣＶＤ法にて
成長させた後、ＳＯＩウェハ１の表面をレジストで保護
した状態で、ＳＯＩウェハ１の裏面に形成された窒化膜
（絶縁膜）をリン酸等で除去して、ＳＯＩウェハ１の表
面にのみ窒化膜を残す。そして、ＳＯＩウェハ１の表面
の素子形成領域のみを窒化膜が被うように、窒化膜をマ
スクにてパターン加工して、（ｃ）に示すように窒化膜
７を形成し、熱酸化すれば、（ｅ）に示すように、ＳＯ
Ｉウェハ１の表面では、窒化膜を除去した領域のみ酸化
されるため、酸化膜９で被われた素子分離領域を形成す
ることが可能になる。その後、（ｅ）に示すように、窒
化膜７をリン酸等で除去すれば素子分離工程が完了す
る。図１に示す実施形態では、素子分離領域の全体に占
める割合が60％以上と大きいため、表面と裏面の、酸化
される面積は同等レベルであるため、（ｄ）に示すよう
に、ＳＯＩウェハ１の反りはほとんど発生しない（下側
にわずかに凸となる）。
【００２２】これに対して、図２（ｃ）に示したよう
に、裏面の窒化膜８を除去しない状態で熱酸化工程を行
うと表面側にのみ酸化膜が形成されるため反りが発生す
る。図２に示した例では、ＬＯＣＯＳ酸化膜９の厚さが
0.8μm の場合、約30μm （上側に凸）の反りが発生し
ていた。もっとも、図１に示す方法の場合も、（ａ）に
示すように、既にＳＯＩウェハ１の裏面に反り緩和用の
酸化膜２３を形成しているので、熱酸化工程を行って
も、新たに厚さ 0.8μm もの酸化膜は形成されない。酸
化膜２３の厚さが約 2μm の場合、新たに形成される酸
化膜の厚さは約0.15μm であるため、酸化膜２３の厚さ
は約2.15μm となる。従って、反りの緩和の効果もその
分減少し、約24μm （上側に凸）の反りが発生する。つ
まり、ＬＯＣＯＳ酸化工程での反りの緩和量は約 6μm
である。
に、裏面の窒化膜８を除去しない状態で熱酸化工程を行
うと表面側にのみ酸化膜が形成されるため反りが発生す
る。図２に示した例では、ＬＯＣＯＳ酸化膜９の厚さが
0.8μm の場合、約30μm （上側に凸）の反りが発生し
ていた。もっとも、図１に示す方法の場合も、（ａ）に
示すように、既にＳＯＩウェハ１の裏面に反り緩和用の
酸化膜２３を形成しているので、熱酸化工程を行って
も、新たに厚さ 0.8μm もの酸化膜は形成されない。酸
化膜２３の厚さが約 2μm の場合、新たに形成される酸
化膜の厚さは約0.15μm であるため、酸化膜２３の厚さ
は約2.15μm となる。従って、反りの緩和の効果もその
分減少し、約24μm （上側に凸）の反りが発生する。つ
まり、ＬＯＣＯＳ酸化工程での反りの緩和量は約 6μm
である。
【００２３】以下、ゲート領域形成、ソース・ドレイン
領域形成、保護膜形成、コンタクト形成、電極形成の工
程について説明する。ゲート領域形成は、ゲート領域と
基板間を絶縁するためにゲート酸化（酸化膜は図示省
略）を行った後、（ｇ）に示すように、ＳＯＩウェハ１
の表面及び裏面にポリシリコンを堆積させ、それぞれ、
ポリシリコン膜１０，１１を形成し、ポリシリコン膜１
０にリン拡散を行い、（ｉ）に示すように、ＳＯＩウェ
ハ１の表面に形成されたポリシリコン膜１０をパターニ
ングしてゲート領域１２を形成し、ＳＯＩウェハ１の裏
面に形成されていたポリシリコン膜１１及び酸化膜２３
を除去する。これにより、図２（ｉ）に示した構造と同
構造となるため、反りも同程度に発生することになる
が、高精度のアライメントが要求される工程は、（ｇ）
に示した段階での、ゲート領域を形成する工程であるた
め、少なくとも、その工程が終了するまで、ＳＯＩウェ
ハ１の裏面側にポリシリコン膜１１を残しておけばよ
い。
領域形成、保護膜形成、コンタクト形成、電極形成の工
程について説明する。ゲート領域形成は、ゲート領域と
基板間を絶縁するためにゲート酸化（酸化膜は図示省
略）を行った後、（ｇ）に示すように、ＳＯＩウェハ１
の表面及び裏面にポリシリコンを堆積させ、それぞれ、
ポリシリコン膜１０，１１を形成し、ポリシリコン膜１
０にリン拡散を行い、（ｉ）に示すように、ＳＯＩウェ
ハ１の表面に形成されたポリシリコン膜１０をパターニ
ングしてゲート領域１２を形成し、ＳＯＩウェハ１の裏
面に形成されていたポリシリコン膜１１及び酸化膜２３
を除去する。これにより、図２（ｉ）に示した構造と同
構造となるため、反りも同程度に発生することになる
が、高精度のアライメントが要求される工程は、（ｇ）
に示した段階での、ゲート領域を形成する工程であるた
め、少なくとも、その工程が終了するまで、ＳＯＩウェ
ハ１の裏面側にポリシリコン膜１１を残しておけばよ
い。
【００２４】図２（ｇ）に基づいて説明したように、Ｓ
ＯＩウェハ１の裏面のポリシリコン膜１１（図２では図
示省略）を除去した後、表面のポリシリコン膜１０と、
裏面の基板シリコン層２にリン拡散を行い、その後に、
ゲート領域形成の工程を配置した場合には、ポリシリコ
ン膜は、ＳＯＩウェハ１の表面側だけに形成されている
ため、新たに、反りが約20μm （上側に凸）発生してい
た。それに対して、図１に示す実施形態では、かなり平
坦な状態（反り24μm 程度）で、ゲート領域形成が可能
である。ゲート領域形成後は、図２（ｉ）及び図２
（ｋ）に示した工程と同様に、ソース領域１３，１５、
ドレイン領域１４，１６、保護膜１７、コンタクト、電
極（ソース電極１８、ドレイン電極１９、裏面電極２
０）を形成してＭＯＳＦＥＴ２１，２２を完成させる。
ＯＩウェハ１の裏面のポリシリコン膜１１（図２では図
示省略）を除去した後、表面のポリシリコン膜１０と、
裏面の基板シリコン層２にリン拡散を行い、その後に、
ゲート領域形成の工程を配置した場合には、ポリシリコ
ン膜は、ＳＯＩウェハ１の表面側だけに形成されている
ため、新たに、反りが約20μm （上側に凸）発生してい
た。それに対して、図１に示す実施形態では、かなり平
坦な状態（反り24μm 程度）で、ゲート領域形成が可能
である。ゲート領域形成後は、図２（ｉ）及び図２
（ｋ）に示した工程と同様に、ソース領域１３，１５、
ドレイン領域１４，１６、保護膜１７、コンタクト、電
極（ソース電極１８、ドレイン電極１９、裏面電極２
０）を形成してＭＯＳＦＥＴ２１，２２を完成させる。
【００２５】以上に説明したように、本実施形態に示し
た方法によれば、図２に示した方法を用いた場合に比べ
て、ＳＯＩウェハの反りを約76μm 緩和することができ
た。つまり、ゲート領域を形成する時点での、ＳＯＩウ
ェハの反り量は、約24μm しかないので、ゲート領域が
より高精度に加工できるのである。これにより、制御・
駆動ＩＣ及びスイッチング素子がサブミクロンの寸法で
設計できるので、高機能・高集積・低消費電力のパワー
ＩＣが容易に開発できる。また、ＳＯＩウェハの反りの
低減は、生産工程においての搬送トラブルレスにも寄与
するものである。
た方法によれば、図２に示した方法を用いた場合に比べ
て、ＳＯＩウェハの反りを約76μm 緩和することができ
た。つまり、ゲート領域を形成する時点での、ＳＯＩウ
ェハの反り量は、約24μm しかないので、ゲート領域が
より高精度に加工できるのである。これにより、制御・
駆動ＩＣ及びスイッチング素子がサブミクロンの寸法で
設計できるので、高機能・高集積・低消費電力のパワー
ＩＣが容易に開発できる。また、ＳＯＩウェハの反りの
低減は、生産工程においての搬送トラブルレスにも寄与
するものである。
【００２６】但し、図２に示した方法では、図２（ｇ）
に示す工程で、ＳＯＩウェハ１の基板シリコン層２の裏
面に、リン拡散により不純物導入を行って、裏面電極２
０と基板シリコン層２とのオーミック接触を実現してい
たが、図１に示す方法では、（ｇ）に示した、表面側の
ポリシリコン層１０への不純物導入工程では、基板シリ
コン層２の裏面は、ポリシリコン膜１１によって被われ
ているため、その工程で同時に不純物を導入することが
できなかった。しかし、ＳＯＩウェハ１は、活性シリコ
ン層４と基板シリコン層２とが埋め込み酸化膜層３で分
離された構造となっているため、基板シリコン層２の不
純物濃度は、ＭＯＳＦＥＴの基本特性に関連する、活性
シリコン層４の不純物濃度と独立に設定することができ
るため、本実施形態では、不純物濃度が1019程度の高濃
度不純物層を基板シリコン層２として用いた。これによ
り、裏面電極２０とのオーミック接触が可能となる。ま
た、ゲート領域形成後の、基板シリコン層２の裏面側の
シリコンが露出している段階で、イオン注入により基板
シリコン層２の裏面にオーミック接触を確保するための
不純物導入を行うようにしてもよい。
に示す工程で、ＳＯＩウェハ１の基板シリコン層２の裏
面に、リン拡散により不純物導入を行って、裏面電極２
０と基板シリコン層２とのオーミック接触を実現してい
たが、図１に示す方法では、（ｇ）に示した、表面側の
ポリシリコン層１０への不純物導入工程では、基板シリ
コン層２の裏面は、ポリシリコン膜１１によって被われ
ているため、その工程で同時に不純物を導入することが
できなかった。しかし、ＳＯＩウェハ１は、活性シリコ
ン層４と基板シリコン層２とが埋め込み酸化膜層３で分
離された構造となっているため、基板シリコン層２の不
純物濃度は、ＭＯＳＦＥＴの基本特性に関連する、活性
シリコン層４の不純物濃度と独立に設定することができ
るため、本実施形態では、不純物濃度が1019程度の高濃
度不純物層を基板シリコン層２として用いた。これによ
り、裏面電極２０とのオーミック接触が可能となる。ま
た、ゲート領域形成後の、基板シリコン層２の裏面側の
シリコンが露出している段階で、イオン注入により基板
シリコン層２の裏面にオーミック接触を確保するための
不純物導入を行うようにしてもよい。
【００２７】
【発明の効果】請求項１乃至請求項３記載の半導体装置
の製造方法によれば、ゲート領域を形成する時点でのＳ
ＯＩウェハの反りを低減することができ、ＭＯＳＦＥＴ
の高精度化、低消費電力、高速化が図れ、制御・駆動Ｉ
Ｃ及びスイッチング素子がサブミクロンの寸法で設計で
きるので高機能・高集積・低消費電力のパワーＩＣが容
易に開発できる。また、ＳＯＩウェハの反りの低減は、
生産工程においての搬送トラブルレスにも寄与するもの
である。
の製造方法によれば、ゲート領域を形成する時点でのＳ
ＯＩウェハの反りを低減することができ、ＭＯＳＦＥＴ
の高精度化、低消費電力、高速化が図れ、制御・駆動Ｉ
Ｃ及びスイッチング素子がサブミクロンの寸法で設計で
きるので高機能・高集積・低消費電力のパワーＩＣが容
易に開発できる。また、ＳＯＩウェハの反りの低減は、
生産工程においての搬送トラブルレスにも寄与するもの
である。
【図１】本発明の半導体装置の製造方法の一実施形態を
示す断面図である。
示す断面図である。
【図２】従来の半導体装置の製造方法の一例を示す断面
図である。
図である。
１ ＳＯＩウェハ ２ 基板シリコン層（半導体支持基板） ３ 埋め込み酸化膜層（基板間絶縁層） ４ 活性シリコン層（半導体素子形成基
板） ７ 窒化膜（絶縁膜） １１ ポリシリコン膜（裏面層） １２ ゲート領域 ２１，２２ ＭＯＳＦＥＴ ２３ 酸化膜（裏面絶縁層）
板） ７ 窒化膜（絶縁膜） １１ ポリシリコン膜（裏面層） １２ ゲート領域 ２１，２２ ＭＯＳＦＥＴ ２３ 酸化膜（裏面絶縁層）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 高野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (3)
- 【請求項１】 半導体支持基板の表面に基板間絶縁層を
介して半導体素子形成基板を形成したＳＯＩウェハに、
少なくとも１つのＭＯＳＦＥＴを形成する半導体装置の
製造方法において、前記ＭＯＳＦＥＴのゲート領域のア
ライメント工程以前に、前記半導体支持基板の裏面に前
記基板間絶縁層と同一の材料で同等の厚みを有する裏面
絶縁層を形成しておき、前記アライメント工程以後に、
前記裏面絶縁層を除去することを特徴とする半導体装置
の製造方法。 - 【請求項２】 半導体支持基板の表面に基板間絶縁層を
介して半導体素子形成基板を形成したＳＯＩウェハに、
少なくとも１つのＭＯＳＦＥＴを形成する半導体装置の
製造方法において、前記ＭＯＳＦＥＴのゲート領域のア
ライメント工程以前に実施される、パターニングされた
窒化膜等の絶縁膜を用いた局所的な酸化工程以前に、前
記半導体支持基板の裏面側に形成された前記絶縁膜を除
去することを特徴とする半導体装置の製造方法。 - 【請求項３】 半導体支持基板の表面に基板間絶縁層を
介して半導体素子形成基板を形成したＳＯＩウェハに、
少なくとも１つのＭＯＳＦＥＴを形成する半導体装置の
製造方法において、前記ＭＯＳＦＥＴのゲート領域とな
る層を堆積させる工程において前記半導体支持基板の裏
面側に形成された、前記ゲート領域となる層と同材料の
裏面層を除去せずに、前記ゲート領域となる層に不純物
拡散を行う工程及び前記ゲート領域のアライメント工程
を行い、その後、前記裏面層を除去することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22242495A JP3216488B2 (ja) | 1995-08-30 | 1995-08-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22242495A JP3216488B2 (ja) | 1995-08-30 | 1995-08-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0969632A true JPH0969632A (ja) | 1997-03-11 |
| JP3216488B2 JP3216488B2 (ja) | 2001-10-09 |
Family
ID=16782185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22242495A Expired - Fee Related JP3216488B2 (ja) | 1995-08-30 | 1995-08-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3216488B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614068B1 (en) | 1998-10-28 | 2003-09-02 | Hyundai Electronics Industries Co., Ltd. | SOI device with reversed stacked capacitor cell and body contact structure and method for fabricating the same |
| US6818567B2 (en) | 2001-09-20 | 2004-11-16 | Oki Electric Industry Co., Ltd. | Method for selectively oxidizing a silicon wafer |
-
1995
- 1995-08-30 JP JP22242495A patent/JP3216488B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614068B1 (en) | 1998-10-28 | 2003-09-02 | Hyundai Electronics Industries Co., Ltd. | SOI device with reversed stacked capacitor cell and body contact structure and method for fabricating the same |
| US6818567B2 (en) | 2001-09-20 | 2004-11-16 | Oki Electric Industry Co., Ltd. | Method for selectively oxidizing a silicon wafer |
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| Publication number | Publication date |
|---|---|
| JP3216488B2 (ja) | 2001-10-09 |
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