JPH0973780A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0973780A JPH0973780A JP7225387A JP22538795A JPH0973780A JP H0973780 A JPH0973780 A JP H0973780A JP 7225387 A JP7225387 A JP 7225387A JP 22538795 A JP22538795 A JP 22538795A JP H0973780 A JPH0973780 A JP H0973780A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- Power Engineering (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】出力データの変化に伴う出力ノイズによる入力
回路の誤動作を防止し得る半導体集積回路を提供する。 【解決手段】外部からの入力信号を受ける入力回路１３
１と、入力回路に接続された内部回路１３２と、内部回
路の最終段に接続され、外部へ出力信号を出力する出力
回路１３４と、各回路に接続された電源線１００と、電
源線に接続された電源端子１と、入力回路に接続された
第１の接地線１０１と、第１の接地線とは分離されて形
成され、内部回路１３２に接続された第２の接地線１０
２と、第１の接地線に接続された第１の接地端子２ａ
と、第２の接地線に接続された第２の接地端子２ｂとを
具備する。
回路の誤動作を防止し得る半導体集積回路を提供する。 【解決手段】外部からの入力信号を受ける入力回路１３
１と、入力回路に接続された内部回路１３２と、内部回
路の最終段に接続され、外部へ出力信号を出力する出力
回路１３４と、各回路に接続された電源線１００と、電
源線に接続された電源端子１と、入力回路に接続された
第１の接地線１０１と、第１の接地線とは分離されて形
成され、内部回路１３２に接続された第２の接地線１０
２と、第１の接地線に接続された第１の接地端子２ａ
と、第２の接地線に接続された第２の接地端子２ｂとを
具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係り、特に電源を複数系統に分離したシステムを採用し
た半導体集積回路における出力ノイズ対策回路に関する
もので、例えばダイナミック型半導体メモリ（ＤＲＡ
Ｍ）に使用されるものである。
係り、特に電源を複数系統に分離したシステムを採用し
た半導体集積回路における出力ノイズ対策回路に関する
もので、例えばダイナミック型半導体メモリ（ＤＲＡ
Ｍ）に使用されるものである。
【０００２】
【従来の技術】従来の多ビット構成のＤＲＡＭにおい
て、リード動作の一種であるファーストページモード
は、図１０中に示すように、／ＣＡＳ信号のアクティブ
期間に対応して出力データＤout を出力し、その他の期
間には出力をハイインピーダンス（ＨｉＺ）状態にす
る。上記ファーストページモードにおけるＤout の変化
時は、ハイレベル“Ｈ”あるいはロウレベル“Ｌ”とハ
イインピーダンスとの間で変化する。
て、リード動作の一種であるファーストページモード
は、図１０中に示すように、／ＣＡＳ信号のアクティブ
期間に対応して出力データＤout を出力し、その他の期
間には出力をハイインピーダンス（ＨｉＺ）状態にす
る。上記ファーストページモードにおけるＤout の変化
時は、ハイレベル“Ｈ”あるいはロウレベル“Ｌ”とハ
イインピーダンスとの間で変化する。
【０００３】これに対して、リード動作の一種であるハ
イパーページモード（拡張データ出力モード；ＥＤＯモ
ード）は、図１０中に示すように、／ＣＡＳ信号の前縁
に同期して出力データＤout を切り換えるものであり、
出力ウインド幅を広くできる分だけサイクルタイムを短
縮できるという利点がある。
イパーページモード（拡張データ出力モード；ＥＤＯモ
ード）は、図１０中に示すように、／ＣＡＳ信号の前縁
に同期して出力データＤout を切り換えるものであり、
出力ウインド幅を広くできる分だけサイクルタイムを短
縮できるという利点がある。
【０００４】しかし、上記ハイパーページモードにおけ
るＤout の変化時は、常にハイレベル“Ｈ”とロウレベ
ル“Ｌ”との間で変化するので、特に多ビット構成のＤ
ＲＡＭにおいては出力データの変化に伴う出力ノイズ
（電源電位変動あるいは接地電位変動）が大きくなり、
出力ノイズによる内部回路（特に入力回路）の誤動作が
生じ易くなる。
るＤout の変化時は、常にハイレベル“Ｈ”とロウレベ
ル“Ｌ”との間で変化するので、特に多ビット構成のＤ
ＲＡＭにおいては出力データの変化に伴う出力ノイズ
（電源電位変動あるいは接地電位変動）が大きくなり、
出力ノイズによる内部回路（特に入力回路）の誤動作が
生じ易くなる。
【０００５】
【発明が解決しようとする課題】上記したように従来の
多ビット構成のＤＲＡＭにおいては、ハイパーページモ
ードにおける出力ノイズが大きくなり、出力ノイズによ
る内部回路の誤動作が生じ易くなるという問題があっ
た。
多ビット構成のＤＲＡＭにおいては、ハイパーページモ
ードにおける出力ノイズが大きくなり、出力ノイズによ
る内部回路の誤動作が生じ易くなるという問題があっ
た。
【０００６】本発明は上記の問題点を解決すべくなされ
たもので、出力データの変化に伴う出力ノイズによる内
部回路の誤動作を防止し得る半導体集積回路を提供する
ことを目的とする。
たもので、出力データの変化に伴う出力ノイズによる内
部回路の誤動作を防止し得る半導体集積回路を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】第１の発明の半導体集積
回路は、外部からの入力信号を受ける入力回路と、前記
入力回路に接続された内部回路と、前記内部回路の最終
段に接続され、外部へ出力信号を出力する出力回路と、
前記各回路に接続された電源線と、前記電源線に接続さ
れた電源端子と、前記入力回路に接続された第１の接地
線と、前記第１の接地線とは分離されて形成され、前記
内部回路に接続された第２の接地線と、前記第１の接地
線とは分離されて形成され、前記出力回路に接続された
第３の接地線と、前記第１の接地線に接続された第１の
接地端子と、前記第２の接地線に接続された第２の接地
端子とを具備することを特徴とする。
回路は、外部からの入力信号を受ける入力回路と、前記
入力回路に接続された内部回路と、前記内部回路の最終
段に接続され、外部へ出力信号を出力する出力回路と、
前記各回路に接続された電源線と、前記電源線に接続さ
れた電源端子と、前記入力回路に接続された第１の接地
線と、前記第１の接地線とは分離されて形成され、前記
内部回路に接続された第２の接地線と、前記第１の接地
線とは分離されて形成され、前記出力回路に接続された
第３の接地線と、前記第１の接地線に接続された第１の
接地端子と、前記第２の接地線に接続された第２の接地
端子とを具備することを特徴とする。
【０００８】第２の発明の半導体集積回路は、外部から
の入力信号を受ける入力回路と、前記入力回路に接続さ
れた次段回路と、前記次段回路に接続された内部回路
と、前記内部回路の最終段に接続され、外部へ出力信号
を出力するた出力回路と、前記各回路に接続された電源
線と、前記電源線に接続された電源端子と、前記入力回
路および次段回路に接続された第１の接地線と、前記第
１の接地線とは分離されて形成され、前記内部回路に接
続された第２の接地線と、前記第１の接地線に接続され
た第１の接地端子と、前記第２の接地線に接続された第
２の接地端子を具備することを特徴とする。
の入力信号を受ける入力回路と、前記入力回路に接続さ
れた次段回路と、前記次段回路に接続された内部回路
と、前記内部回路の最終段に接続され、外部へ出力信号
を出力するた出力回路と、前記各回路に接続された電源
線と、前記電源線に接続された電源端子と、前記入力回
路および次段回路に接続された第１の接地線と、前記第
１の接地線とは分離されて形成され、前記内部回路に接
続された第２の接地線と、前記第１の接地線に接続され
た第１の接地端子と、前記第２の接地線に接続された第
２の接地端子を具備することを特徴とする。
【０００９】第３の発明の半導体集積回路は、それぞれ
外部から異なる入力信号を受ける複数個の入力回路と、
それぞれ対応して前記複数個の入力回路に接続された複
数個の次段回路と、前記次段回路に接続された内部回路
と、前記内部回路の最終段に接続され、それぞれ外部へ
出力信号を出力する複数個の出力回路と、前記各回路に
接続された電源線と、前記電源線に接続された電源端子
と、前記複数個の入力回路に接続されるとともに前記複
数個の次段回路の一部に接続された第１の接地線と、前
記第１の接地線とは分離されて形成され、前記内部回路
に接続されるとともに前記複数個の次段回路の残部に接
続された第２の接地線と、前記第１の接地線に接続され
た第１の接地端子と、前記第２の接地線に接続された第
２の接地端子を具備することを特徴とする。
外部から異なる入力信号を受ける複数個の入力回路と、
それぞれ対応して前記複数個の入力回路に接続された複
数個の次段回路と、前記次段回路に接続された内部回路
と、前記内部回路の最終段に接続され、それぞれ外部へ
出力信号を出力する複数個の出力回路と、前記各回路に
接続された電源線と、前記電源線に接続された電源端子
と、前記複数個の入力回路に接続されるとともに前記複
数個の次段回路の一部に接続された第１の接地線と、前
記第１の接地線とは分離されて形成され、前記内部回路
に接続されるとともに前記複数個の次段回路の残部に接
続された第２の接地線と、前記第１の接地線に接続され
た第１の接地端子と、前記第２の接地線に接続された第
２の接地端子を具備することを特徴とする。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の半導体集
積回路の第１の実施の形態に係る多ビット構成のＤＲＡ
Ｍの全体構成を概略的に示している。
施の形態を詳細に説明する。図１は、本発明の半導体集
積回路の第１の実施の形態に係る多ビット構成のＤＲＡ
Ｍの全体構成を概略的に示している。
【００１１】１は外部から電源電位ＶCCが印加される電
源端子、２ａおよび２ｂはそれぞれ外部から接地電位Ｖ
ssが与えられる第１の接地端子および第２の接地端子、
３は外部から／ＲＡＳ（／Row Address Strobe）信号が
入力する／ＲＡＳ端子、４は外部から／ＣＡＳ（／Colu
mn Address Strobe ）信号が入力する／ＣＡＳ端子、５
は外部から／ＷＥ（／Write Enable）信号が入力する／
ＷＥ端子、６は外部から／ＯＥ（／Output Enable ）信
号が入力する／ＯＥ端子である。
源端子、２ａおよび２ｂはそれぞれ外部から接地電位Ｖ
ssが与えられる第１の接地端子および第２の接地端子、
３は外部から／ＲＡＳ（／Row Address Strobe）信号が
入力する／ＲＡＳ端子、４は外部から／ＣＡＳ（／Colu
mn Address Strobe ）信号が入力する／ＣＡＳ端子、５
は外部から／ＷＥ（／Write Enable）信号が入力する／
ＷＥ端子、６は外部から／ＯＥ（／Output Enable ）信
号が入力する／ＯＥ端子である。
【００１２】７１〜７ｍはそれぞれ外部からの書込みデ
ータＤinが入力する、または、ＤＲＡＭ内部からのデー
タ出力Ｄout を外部に出力するための入出力端子、８１
〜８ｎは外部からアドレス信号Ａ0 〜Ａｎが入力するア
ドレス端子である。
ータＤinが入力する、または、ＤＲＡＭ内部からのデー
タ出力Ｄout を外部に出力するための入出力端子、８１
〜８ｎは外部からアドレス信号Ａ0 〜Ａｎが入力するア
ドレス端子である。
【００１３】１１は前記／ＲＡＳ信号が入力する／ＲＡ
Ｓバッファ、１２は前記／ＣＡＳ信号が入力する／ＣＡ
Ｓバッファ、１３は前記／ＷＥ信号が入力する／ＷＥバ
ッファ、１４は前記／ＯＥ信号が入力する／ＯＥバッフ
ァ、１５１〜１５ｎは前記アドレス端子８１〜８ｎから
入力するアドレス信号Ａ0 〜Ａｎのうちのローアドレス
信号が入力するロウアドレスバッファ、１６１〜１６ｎ
は前記アドレス端子８１〜８ｎから入力するアドレス信
号Ａ0 〜Ａｎのうちのカラムアドレス信号が入力するカ
ラムアドレスバッファ、１７１〜１７ｍは前記入出力端
子７１〜７ｍから入力するデータＤinが入力するＤinバ
ッファである。
Ｓバッファ、１２は前記／ＣＡＳ信号が入力する／ＣＡ
Ｓバッファ、１３は前記／ＷＥ信号が入力する／ＷＥバ
ッファ、１４は前記／ＯＥ信号が入力する／ＯＥバッフ
ァ、１５１〜１５ｎは前記アドレス端子８１〜８ｎから
入力するアドレス信号Ａ0 〜Ａｎのうちのローアドレス
信号が入力するロウアドレスバッファ、１６１〜１６ｎ
は前記アドレス端子８１〜８ｎから入力するアドレス信
号Ａ0 〜Ａｎのうちのカラムアドレス信号が入力するカ
ラムアドレスバッファ、１７１〜１７ｍは前記入出力端
子７１〜７ｍから入力するデータＤinが入力するＤinバ
ッファである。
【００１４】２０は前記／ＲＡＳバッファ１１の出力に
基づいてセンスアンプ制御信号を生成するためのセンス
アンプ制御回路、２１は前記／ＲＡＳバッファの出力に
基づいてロウアドレスバッファ制御信号を生成するため
のロウアドレスバッファ制御回路、２２は前記／ＣＡＳ
バッファ１２の出力に基づいてカラムアドレスバッファ
制御信号を生成するためのカラムアドレスバッファ制御
回路、２３は前記／ＲＡＳバッファ１１の出力および／
ＣＡＳバッファ１２の出力および／ＷＥバッファ１３の
出力に基づいてデータ入力バッファ制御信号を生成する
ためのＤinバッファ制御回路である。
基づいてセンスアンプ制御信号を生成するためのセンス
アンプ制御回路、２１は前記／ＲＡＳバッファの出力に
基づいてロウアドレスバッファ制御信号を生成するため
のロウアドレスバッファ制御回路、２２は前記／ＣＡＳ
バッファ１２の出力に基づいてカラムアドレスバッファ
制御信号を生成するためのカラムアドレスバッファ制御
回路、２３は前記／ＲＡＳバッファ１１の出力および／
ＣＡＳバッファ１２の出力および／ＷＥバッファ１３の
出力に基づいてデータ入力バッファ制御信号を生成する
ためのＤinバッファ制御回路である。
【００１５】２４およぴ２５は前記ロウアドレスバッフ
ァ１５１〜１５ｎの出力をデコードするためのプリデコ
ード用のロウパーシャルデコーダおよびロウデコーダで
ある。
ァ１５１〜１５ｎの出力をデコードするためのプリデコ
ード用のロウパーシャルデコーダおよびロウデコーダで
ある。
【００１６】２６は上記ロウデコーダ２５の出力により
ロウ選択が行われるメモリセルアレイ、２７は上記メモ
リセルアレイ２５からの読み出し電位を検知するセンス
アンプである。
ロウ選択が行われるメモリセルアレイ、２７は上記メモ
リセルアレイ２５からの読み出し電位を検知するセンス
アンプである。
【００１７】２８およぴ２９は前記カラムアドレスバッ
ファ１６１〜１６ｎの出力をデコードするためのプリデ
コード用のカラムパーシャルデコーダおよびカラムデコ
ーダである。
ファ１６１〜１６ｎの出力をデコードするためのプリデ
コード用のカラムパーシャルデコーダおよびカラムデコ
ーダである。
【００１８】３０は上記カラムデコーダ２９の出力によ
り選択制御されるカラムとの間でデータの入／出力を行
うためにデータ線対に挿入されたＤＱバッファ、３１は
前記／ＣＡＳバッファ１２の出力に基づいて制御され、
上記ＤＱバッファ３０を制御するためのＤＱバッファ制
御回路である。
り選択制御されるカラムとの間でデータの入／出力を行
うためにデータ線対に挿入されたＤＱバッファ、３１は
前記／ＣＡＳバッファ１２の出力に基づいて制御され、
上記ＤＱバッファ３０を制御するためのＤＱバッファ制
御回路である。
【００１９】３２は前記ＤＱバッファ３０と前記Ｄinバ
ッファ１７１〜１７ｍとの間に設けられ、前記／ＷＥバ
ッファ１３の出力に基づいて制御され、上記Ｄinバッフ
ァ１７１〜１７ｍのデータ入力ＤinをＤＱバッファ３０
に出力するためのデータ入力制御回路である。
ッファ１７１〜１７ｍとの間に設けられ、前記／ＷＥバ
ッファ１３の出力に基づいて制御され、上記Ｄinバッフ
ァ１７１〜１７ｍのデータ入力ＤinをＤＱバッファ３０
に出力するためのデータ入力制御回路である。
【００２０】３３は前記ＤＱバッファ３０と前記入出力
端子７１〜７ｍとの間に設けられ、前記／ＣＡＳバッフ
ァ１２の出力、前記／ＷＥバッファ１３の出力および前
記／ＯＥバッファ１４の出力に基づいて制御され、前記
ＤＱバッファ３０の出力を出力データＤout として前記
入出力端子７１〜７ｍに出力するためのデータ出力バッ
ファである。
端子７１〜７ｍとの間に設けられ、前記／ＣＡＳバッフ
ァ１２の出力、前記／ＷＥバッファ１３の出力および前
記／ＯＥバッファ１４の出力に基づいて制御され、前記
ＤＱバッファ３０の出力を出力データＤout として前記
入出力端子７１〜７ｍに出力するためのデータ出力バッ
ファである。
【００２１】図２は、図１中の入力バッファ回路の１個
およびその周辺回路を取り出して、これらに関連する集
積回路チップ外部の構成とともに示している。図２にお
いて、１０は集積回路チップ部、４１は集積回路チップ
外部の外部電源、４２は集積回路チップ外部の／ＷＥ信
号供給用の外部バッファ回路、４３１〜４３３は前記外
部電源４１から集積回路チップ部１０までの配線に寄生
するインピーダンスである。
およびその周辺回路を取り出して、これらに関連する集
積回路チップ外部の構成とともに示している。図２にお
いて、１０は集積回路チップ部、４１は集積回路チップ
外部の外部電源、４２は集積回路チップ外部の／ＷＥ信
号供給用の外部バッファ回路、４３１〜４３３は前記外
部電源４１から集積回路チップ部１０までの配線に寄生
するインピーダンスである。
【００２２】上記集積回路チップ部１０において、外部
からの入力信号として例えば／ＷＥ信号を受ける入力バ
ッファ回路１３１は、例えばＣＭＯＳシュミット回路か
らなる。１３２は前記入力バッファ回路１３１の後段に
接続された例えばＣＭＯＳインバータ回路からなる次段
回路、１３３は前記次段回路１３２の後段に接続された
例えばＣＭＯＳインバータ回路からなる三段目回路であ
る。これらの次段回路１３２および三段目回路１３３は
内部回路の一部をなし、内部回路の最終段には、外部へ
出力信号を出力する出力バッファ回路１３４が接続され
ている。
からの入力信号として例えば／ＷＥ信号を受ける入力バ
ッファ回路１３１は、例えばＣＭＯＳシュミット回路か
らなる。１３２は前記入力バッファ回路１３１の後段に
接続された例えばＣＭＯＳインバータ回路からなる次段
回路、１３３は前記次段回路１３２の後段に接続された
例えばＣＭＯＳインバータ回路からなる三段目回路であ
る。これらの次段回路１３２および三段目回路１３３は
内部回路の一部をなし、内部回路の最終段には、外部へ
出力信号を出力する出力バッファ回路１３４が接続され
ている。
【００２３】前記入力バッファ用のＣＭＯＳシュミット
回路１３１は、電源電位供給ノードと接地電位供給ノー
ドとの間に直列に接続され、各ゲートが共通に接続され
たＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ
１およびＮ２と、前記ＮＭＯＳトランジスタＮ１に並列
に接続されたＮＭＯＳトランジスタＮ３とからなる。
回路１３１は、電源電位供給ノードと接地電位供給ノー
ドとの間に直列に接続され、各ゲートが共通に接続され
たＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ
１およびＮ２と、前記ＮＭＯＳトランジスタＮ１に並列
に接続されたＮＭＯＳトランジスタＮ３とからなる。
【００２４】前記次段回路用のＣＭＯＳインバータ回路
１３２は、電源電位供給ノードと接地電位供給ノードと
の間に直列に接続され、各ゲートが共通に接続されたＰ
ＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ
４からなる。
１３２は、電源電位供給ノードと接地電位供給ノードと
の間に直列に接続され、各ゲートが共通に接続されたＰ
ＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ
４からなる。
【００２５】前記三段目回路用のＣＭＯＳインバータ回
路１３３は、電源電位供給ノードと接地電位供給ノード
との間に直列に接続され、各ゲートが共通に接続された
ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタ
Ｎ５からなる。
路１３３は、電源電位供給ノードと接地電位供給ノード
との間に直列に接続され、各ゲートが共通に接続された
ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタ
Ｎ５からなる。
【００２６】電源端子１と前記各回路の電源電位供給ノ
ードとの間には電源線１００が接続されており、第１の
接地端子２ａと入力バッファ回路１３１の接地電位供給
ノードとの間には第１の接地線（入力バッファ専用の接
地線）１０１が接続されており、第２の接地端子２ｂと
内部回路の接地電位供給ノードとの間には前記第１の接
地線１０１とは分離されて形成された第２の接地線１０
２が接続されている。
ードとの間には電源線１００が接続されており、第１の
接地端子２ａと入力バッファ回路１３１の接地電位供給
ノードとの間には第１の接地線（入力バッファ専用の接
地線）１０１が接続されており、第２の接地端子２ｂと
内部回路の接地電位供給ノードとの間には前記第１の接
地線１０１とは分離されて形成された第２の接地線１０
２が接続されている。
【００２７】１０３は前記出力バッファ回路１３４の接
地電位供給ノードに接続された第３の接地線であり、前
記第１の接地線１０１とは分離されて形成されており、
本例では前記第２の接地線１０２と連なって共通に形成
されている。
地電位供給ノードに接続された第３の接地線であり、前
記第１の接地線１０１とは分離されて形成されており、
本例では前記第２の接地線１０２と連なって共通に形成
されている。
【００２８】次に、上記図２の回路における動作を説明
する。入力バッファ回路１３１は、前記／ＷＥ信号を受
けると、その反転信号ＷＥをノードＭ２に出力する。次
段回路１３２は、前記信号ＷＥを受けると、その反転信
号／ＷＥをノードＭ３に出力する。三段目回路１３３
は、前記反転信号／ＷＥを受けると、その反転信号ＷＥ
をノードＭ４に出力し、後段側の回路の動作を制御す
る。
する。入力バッファ回路１３１は、前記／ＷＥ信号を受
けると、その反転信号ＷＥをノードＭ２に出力する。次
段回路１３２は、前記信号ＷＥを受けると、その反転信
号／ＷＥをノードＭ３に出力する。三段目回路１３３
は、前記反転信号／ＷＥを受けると、その反転信号ＷＥ
をノードＭ４に出力し、後段側の回路の動作を制御す
る。
【００２９】図１のＤＲＡＭのファーストページモード
でのリード動作に際しては、図１０中に示したように、
／ＣＡＳ信号のアクティブ期間に対応して出力データＤ
outを出力し、その他の期間には出力をハイインピーダ
ンス状態にするものである。
でのリード動作に際しては、図１０中に示したように、
／ＣＡＳ信号のアクティブ期間に対応して出力データＤ
outを出力し、その他の期間には出力をハイインピーダ
ンス状態にするものである。
【００３０】これに対して、図１のＤＲＡＭのハイパー
ページモードでのリード動作に際しては、図１０中に示
したように、／ＣＡＳ信号の前縁に同期して出力データ
Ｄout を切り換える。上記ハイパーページモードにおけ
る出力データの変化時は、常にハイレベル“Ｈ”とロウ
レベル“Ｌ”との間で変化する。
ページモードでのリード動作に際しては、図１０中に示
したように、／ＣＡＳ信号の前縁に同期して出力データ
Ｄout を切り換える。上記ハイパーページモードにおけ
る出力データの変化時は、常にハイレベル“Ｈ”とロウ
レベル“Ｌ”との間で変化する。
【００３１】図３は、上記ハイパーページモードにおけ
る／ＣＡＳ信号、出力データＤout、電源線１００の電
位ＶDD、第１の接地線１０１の電位ＶSS1 、第２の接地
線１０２の電位ＶSS2 、内部回路のノードＭ３の電位の
変化の一例を詳細に示す。
る／ＣＡＳ信号、出力データＤout、電源線１００の電
位ＶDD、第１の接地線１０１の電位ＶSS1 、第２の接地
線１０２の電位ＶSS2 、内部回路のノードＭ３の電位の
変化の一例を詳細に示す。
【００３２】期間Ｔ３の初期状態では、Ｄout は例えば
ハイレベル“１”を出力している。次に、／ＣＡＳ信号
の前縁（本例では立ち下がり）を受けた時、Ｄout がロ
ウレベル“０”に変化したとする。
ハイレベル“１”を出力している。次に、／ＣＡＳ信号
の前縁（本例では立ち下がり）を受けた時、Ｄout がロ
ウレベル“０”に変化したとする。
【００３３】この時、チップ外部の負荷容量に蓄積され
ていた電荷が第２の接地線１０２に放電されるので、第
２の接地線１０２の電位ＶSS2 は外部電源４１までのイ
ンピーダンスの作用で浮き上がる。チップ内部には、電
源線１００と第２の接地線１０２との間にかなり大きな
寄生容量が存在するので、そのカップリング効果により
電源線１００の電位ＶDDも浮き上がり、電源線１００の
電位ＶDDと第２の接地線１０２の電位ＶSS2 とは同相で
揺れる。これに対して、第１の接地線１０１は放電電流
が流れず、チップ内部の電源線１００と第１の接地線１
０１との間に存在する寄生容量は無視できるほど小さい
ので、第１の接地線１０１の電位ＶSS1は殆んど変動し
ない。
ていた電荷が第２の接地線１０２に放電されるので、第
２の接地線１０２の電位ＶSS2 は外部電源４１までのイ
ンピーダンスの作用で浮き上がる。チップ内部には、電
源線１００と第２の接地線１０２との間にかなり大きな
寄生容量が存在するので、そのカップリング効果により
電源線１００の電位ＶDDも浮き上がり、電源線１００の
電位ＶDDと第２の接地線１０２の電位ＶSS2 とは同相で
揺れる。これに対して、第１の接地線１０１は放電電流
が流れず、チップ内部の電源線１００と第１の接地線１
０１との間に存在する寄生容量は無視できるほど小さい
ので、第１の接地線１０１の電位ＶSS1は殆んど変動し
ない。
【００３４】ＤＲＡＭの仕様で規定されている前記／Ｃ
ＡＳ信号のアクティブ期間が終了した後の期間Ｔ４にお
いては、初期状態は、Ｄout は期間Ｔ３の状態が保持さ
れている。次に、／ＣＡＳ信号がハイレベルを保持した
後、再び立ち下がった時、Ｄout がハイレベル“１”に
変化したとする。
ＡＳ信号のアクティブ期間が終了した後の期間Ｔ４にお
いては、初期状態は、Ｄout は期間Ｔ３の状態が保持さ
れている。次に、／ＣＡＳ信号がハイレベルを保持した
後、再び立ち下がった時、Ｄout がハイレベル“１”に
変化したとする。
【００３５】この時、チップ外部の負荷容量がハイレベ
ル“１”のＤout により充電されるので、電源線１００
の電位ＶDDは外部電源４１までのインピーダンスの作用
で低下する。チップ内部には、電源線１００と第２の接
地線１０２との間にかなり大きな寄生容量が存在するの
で、そのカップリング効果により第２の接地線１０２の
電位ＶSS2 も低下し、電源線１００の電位ＶDDと第２の
接地線１０２の電位ＶSS2 とは同相で揺れる。これに対
して、チップ内部の電源線１００と第１の接地線１０１
との間に存在する寄生容量は無視できるほど小さいの
で、第１の接地線１０１の電位ＶSS1 は殆んど変動しな
い。
ル“１”のＤout により充電されるので、電源線１００
の電位ＶDDは外部電源４１までのインピーダンスの作用
で低下する。チップ内部には、電源線１００と第２の接
地線１０２との間にかなり大きな寄生容量が存在するの
で、そのカップリング効果により第２の接地線１０２の
電位ＶSS2 も低下し、電源線１００の電位ＶDDと第２の
接地線１０２の電位ＶSS2 とは同相で揺れる。これに対
して、チップ内部の電源線１００と第１の接地線１０１
との間に存在する寄生容量は無視できるほど小さいの
で、第１の接地線１０１の電位ＶSS1 は殆んど変動しな
い。
【００３６】つまり、上記した第１の実施の形態に係る
多ビット構成のＤＲＡＭにおいては、入力バッファ専用
の接地線１０１を設けることにより、入力バッファ回路
１３１の信号入力ノードと接地電位供給ノードとの間の
電位差の変動を抑制することが可能になっている（外部
入力信号との電圧マージンが改善されている）ので、特
に多ビット構成のＤＲＡＭにおいて出力データの変化に
伴う出力ノイズ（電源電位変動あるいは接地電位変動）
が大きくなっても、出力ノイズによる入力バッファ回路
の誤動作が生じなくなる。
多ビット構成のＤＲＡＭにおいては、入力バッファ専用
の接地線１０１を設けることにより、入力バッファ回路
１３１の信号入力ノードと接地電位供給ノードとの間の
電位差の変動を抑制することが可能になっている（外部
入力信号との電圧マージンが改善されている）ので、特
に多ビット構成のＤＲＡＭにおいて出力データの変化に
伴う出力ノイズ（電源電位変動あるいは接地電位変動）
が大きくなっても、出力ノイズによる入力バッファ回路
の誤動作が生じなくなる。
【００３７】なお、上記第１の実施の形態の半導体集積
回路は、前記説明とは異なる観点から表現すると、同一
基板上で複数系統に分離された接地線と、外部からの入
力信号を受ける第１の回路と、前記第１の回路の出力を
受ける第２の回路とを具備し、前記複数系統に分離され
た接地線のうちの１つである第１の接地線を前記第１の
回路および第２の回路の接地線としてのみ使用し、前記
第１の接地線以外の接地線を前記第１の回路・第２の回
路以外の回路の接地線として使用している。
回路は、前記説明とは異なる観点から表現すると、同一
基板上で複数系統に分離された接地線と、外部からの入
力信号を受ける第１の回路と、前記第１の回路の出力を
受ける第２の回路とを具備し、前記複数系統に分離され
た接地線のうちの１つである第１の接地線を前記第１の
回路および第２の回路の接地線としてのみ使用し、前記
第１の接地線以外の接地線を前記第１の回路・第２の回
路以外の回路の接地線として使用している。
【００３８】ところで、上記した第１の実施の形態に係
る多ビット構成のＤＲＡＭにおいては、前記出力バッフ
ァ回路１３４が出力信号を出力する期間には、前記／Ｗ
Ｅ信号がハイインピーダンス状態になる。これにより、
図３中に示したように、出力データＤout の変化時に、
／ＷＥ信号入力用の入力バッファ回路１３１の次段回路
１３２の出力ノードＭ３の電位が大きく変化し、三段目
回路１３３の誤動作をまねくおそれがあり、この点につ
いて以下に詳細に述べる。
る多ビット構成のＤＲＡＭにおいては、前記出力バッフ
ァ回路１３４が出力信号を出力する期間には、前記／Ｗ
Ｅ信号がハイインピーダンス状態になる。これにより、
図３中に示したように、出力データＤout の変化時に、
／ＷＥ信号入力用の入力バッファ回路１３１の次段回路
１３２の出力ノードＭ３の電位が大きく変化し、三段目
回路１３３の誤動作をまねくおそれがあり、この点につ
いて以下に詳細に述べる。
【００３９】／ＷＥ信号がハイインピーダンス状態の
時、ＣＭＯＳシュミット回路１３１の出力ノードＭ２の
電荷が第１の接地線１０１に放電され、上記ノードＭ２
の電位は第１の接地線１０１の電位ＶSS１になり、ＣＭ
ＯＳインバータ回路１３２の出力ノードＭ３の電位は
“Ｈ”レベルになる。
時、ＣＭＯＳシュミット回路１３１の出力ノードＭ２の
電荷が第１の接地線１０１に放電され、上記ノードＭ２
の電位は第１の接地線１０１の電位ＶSS１になり、ＣＭ
ＯＳインバータ回路１３２の出力ノードＭ３の電位は
“Ｈ”レベルになる。
【００４０】この時、ＣＭＯＳインバータ回路１３２
は、信号入力ノードの電位（第１の接地線１０１の電位
ＶSS１）と接地電位供給ノードの電位（第２の接地線１
０２の電位ＶSS2 ）であり、互いに分離された２つの接
地電位ＶSS１、ＶSS2 間で駆動されることになる。
は、信号入力ノードの電位（第１の接地線１０１の電位
ＶSS１）と接地電位供給ノードの電位（第２の接地線１
０２の電位ＶSS2 ）であり、互いに分離された２つの接
地電位ＶSS１、ＶSS2 間で駆動されることになる。
【００４１】従って、前記したようにＤout がハイレベ
ル“１”からロウレベル“０”に変化した時には、ＣＭ
ＯＳシュミット回路１３１の出力ノードＭ２の電位は変
化しないが、第２の接地線１０２の電位ＶSS2 が一時的
に浮き上がる。この時、ＣＭＯＳインバータ回路１３２
は、その回路閾値が等価的に低くなり、その出力ノード
Ｍ３の電位が一時的に高くなる。
ル“１”からロウレベル“０”に変化した時には、ＣＭ
ＯＳシュミット回路１３１の出力ノードＭ２の電位は変
化しないが、第２の接地線１０２の電位ＶSS2 が一時的
に浮き上がる。この時、ＣＭＯＳインバータ回路１３２
は、その回路閾値が等価的に低くなり、その出力ノード
Ｍ３の電位が一時的に高くなる。
【００４２】これに対して、前記したようにＤout がロ
ウレベル“０”からハイレベル“１”に変化した時に
は、ＣＭＯＳシュミット回路１３１の出力ノードＭ２の
電位は変化しないが、第２の接地線１０２の電位ＶSS2
が一時的に低下する。この時、ＣＭＯＳインバータ回路
１３２は、その回路閾値が等価的に高くなり、その出力
ノードＭ３の電位が一時的に低くなる（グリッジが乗
る）ので、三段目回路１３３の誤動作をまねくおそれが
ある。
ウレベル“０”からハイレベル“１”に変化した時に
は、ＣＭＯＳシュミット回路１３１の出力ノードＭ２の
電位は変化しないが、第２の接地線１０２の電位ＶSS2
が一時的に低下する。この時、ＣＭＯＳインバータ回路
１３２は、その回路閾値が等価的に高くなり、その出力
ノードＭ３の電位が一時的に低くなる（グリッジが乗
る）ので、三段目回路１３３の誤動作をまねくおそれが
ある。
【００４３】即ち、入力バッファ回路用の第１の接地線
１０１と次段回路以降用の第２の接地線１０２とを互い
に分離した場合には、分離された２つの接地電位ＶSS
１、ＶSS2 間の電位差が出力変化時に変化してグリッジ
が発生し、このグリッジにより三段目回路以降で誤動作
が発生するおそれがある。
１０１と次段回路以降用の第２の接地線１０２とを互い
に分離した場合には、分離された２つの接地電位ＶSS
１、ＶSS2 間の電位差が出力変化時に変化してグリッジ
が発生し、このグリッジにより三段目回路以降で誤動作
が発生するおそれがある。
【００４４】図４は、本発明の半導体集積回路の第２の
実施の形態に係る多ビット構成のＤＲＡＭにおける／Ｗ
Ｅ入力用の入力バッファ回路およびその周辺回路を取り
出して、これらに関連する集積回路チップ外部の構成と
ともに示している。
実施の形態に係る多ビット構成のＤＲＡＭにおける／Ｗ
Ｅ入力用の入力バッファ回路およびその周辺回路を取り
出して、これらに関連する集積回路チップ外部の構成と
ともに示している。
【００４５】図４に示す回路の構成は、図２に示した回
路の構成と比べて、入力バッファ回路１３１および次段
回路１３２に第１の接地線１０１が接続され、次段回路
１３２より後段側の内部回路（三段目回路１３３、出力
バッファ回路１３４を含む）に第２の接地線１０２が接
続されている点が異なり、その他は同じであるので図２
中と同一部分には同一符号を付している。
路の構成と比べて、入力バッファ回路１３１および次段
回路１３２に第１の接地線１０１が接続され、次段回路
１３２より後段側の内部回路（三段目回路１３３、出力
バッファ回路１３４を含む）に第２の接地線１０２が接
続されている点が異なり、その他は同じであるので図２
中と同一部分には同一符号を付している。
【００４６】図５は、図４に示す回路を有するＤＲＡＭ
のハイパーページモードにおける／ＣＡＳ信号、出力デ
ータＤout 、電源線１００の電位ＶDD、第１の接地線１
０１の電位ＶSS1 、第２の接地線１０２の電位ＶSS2 、
内部回路のノードＭ３の電位の変化の一例を詳細に示
す。
のハイパーページモードにおける／ＣＡＳ信号、出力デ
ータＤout 、電源線１００の電位ＶDD、第１の接地線１
０１の電位ＶSS1 、第２の接地線１０２の電位ＶSS2 、
内部回路のノードＭ３の電位の変化の一例を詳細に示
す。
【００４７】図４に示す回路の動作は、図２に示した回
路の動作（図３参照）と比べて、（１）基本的には同様
であり、図３を参照して説明したように外部入力信号と
の電圧マージンが改善されており、（２）第１の接地線
１０１が接続されている次段回路１３２の動作が異な
り、出力変化時における次段回路１３２の出力ノードＭ
３のグリッジの発生が防止され、内部回路の誤動作が回
避される。
路の動作（図３参照）と比べて、（１）基本的には同様
であり、図３を参照して説明したように外部入力信号と
の電圧マージンが改善されており、（２）第１の接地線
１０１が接続されている次段回路１３２の動作が異な
り、出力変化時における次段回路１３２の出力ノードＭ
３のグリッジの発生が防止され、内部回路の誤動作が回
避される。
【００４８】即ち、出力バッファ回路１３４が出力デー
タＤout を出力する期間には、／ＷＥ信号がハイインピ
ーダンス状態になる。／ＷＥ信号がハイインピーダンス
状態の時、入力バッファ回路（ＣＭＯＳシュミット回
路）１３１の出力ノードＭ２の電荷が第１の接地線１０
１に放電され、上記出力ノードＭ２の電位は第１の接地
線１０１の電位ＶSS1 になり、次段回路（ＣＭＯＳイン
バータ回路）１３２の出力ノードＭ３の電位は“Ｈ”レ
ベルになる。この次段回路１３２の信号入力ノードの電
位および接地電位供給ノードの電位はそれぞれ第１の接
地線１０１の電位ＶSS1 である。
タＤout を出力する期間には、／ＷＥ信号がハイインピ
ーダンス状態になる。／ＷＥ信号がハイインピーダンス
状態の時、入力バッファ回路（ＣＭＯＳシュミット回
路）１３１の出力ノードＭ２の電荷が第１の接地線１０
１に放電され、上記出力ノードＭ２の電位は第１の接地
線１０１の電位ＶSS1 になり、次段回路（ＣＭＯＳイン
バータ回路）１３２の出力ノードＭ３の電位は“Ｈ”レ
ベルになる。この次段回路１３２の信号入力ノードの電
位および接地電位供給ノードの電位はそれぞれ第１の接
地線１０１の電位ＶSS1 である。
【００４９】従って、前記したように出力データＤout
がハイレベル“１”からロウレベル“０”に変化した
時、第２の接地線１０２の電位ＶSS2 が一時的に浮き上
がるが、入力バッファ回路１３１の出力ノードＭ２の電
位は変化せず、第１の接地線１０１の電位ＶSS1 も殆ん
ど変化しないので、次段回路１３２の出力ノードＭ３に
グリッジは発生しない。この時、三段目回路１３３は、
その信号入力ノードの電位が電源電位ＶDD、接地電位供
給ノードの電位が第２の接地線１０２の電位ＶSS2 であ
るが、電源電位ＶDDと第２の接地線１０２の電位ＶSS2
とは同相で変動するので、三段目回路１３３の誤動作は
生じない。
がハイレベル“１”からロウレベル“０”に変化した
時、第２の接地線１０２の電位ＶSS2 が一時的に浮き上
がるが、入力バッファ回路１３１の出力ノードＭ２の電
位は変化せず、第１の接地線１０１の電位ＶSS1 も殆ん
ど変化しないので、次段回路１３２の出力ノードＭ３に
グリッジは発生しない。この時、三段目回路１３３は、
その信号入力ノードの電位が電源電位ＶDD、接地電位供
給ノードの電位が第２の接地線１０２の電位ＶSS2 であ
るが、電源電位ＶDDと第２の接地線１０２の電位ＶSS2
とは同相で変動するので、三段目回路１３３の誤動作は
生じない。
【００５０】これに対して、前記したように出力データ
Ｄout がロウレベル“０”からハイレベル“１”に変化
した時には、第２の接地線１０２の電位ＶSS2 が一時的
に低下するが、入力バッファ回路１３１の出力ノードＭ
２の電位は変化せず、第１の接地線１０１の電位ＶSS1
も殆んど変化しないので、次段回路１３２の出力ノード
Ｍ３にグリッジは発生しない。この時、三段目回路１３
３は、その信号入力ノードの電位が電源電位ＶDD、接地
電位供給ノードの電位が第２の接地線１０２の電位ＶSS
2 であるが、電源電位ＶDDと第２の接地線１０２の電位
ＶSS2 とは同相で変動するので、三段目回路１３３の誤
動作は生じない。
Ｄout がロウレベル“０”からハイレベル“１”に変化
した時には、第２の接地線１０２の電位ＶSS2 が一時的
に低下するが、入力バッファ回路１３１の出力ノードＭ
２の電位は変化せず、第１の接地線１０１の電位ＶSS1
も殆んど変化しないので、次段回路１３２の出力ノード
Ｍ３にグリッジは発生しない。この時、三段目回路１３
３は、その信号入力ノードの電位が電源電位ＶDD、接地
電位供給ノードの電位が第２の接地線１０２の電位ＶSS
2 であるが、電源電位ＶDDと第２の接地線１０２の電位
ＶSS2 とは同相で変動するので、三段目回路１３３の誤
動作は生じない。
【００５１】なお、前記したように、出力変化時に第１
の接地線１０１の電位ＶSS1 が変化しなくても、電源線
１００の電位ＶDDが変動すると、入力バッファ回路１３
１・次段回路１３２は電源ノード・接地ノード間駆動電
圧が変動する。これを避けるためには、入力バッファ回
路１３１・次段回路１３２専用の電源線を他の回路用の
電源線とは分離して形成することが望ましい。
の接地線１０１の電位ＶSS1 が変化しなくても、電源線
１００の電位ＶDDが変動すると、入力バッファ回路１３
１・次段回路１３２は電源ノード・接地ノード間駆動電
圧が変動する。これを避けるためには、入力バッファ回
路１３１・次段回路１３２専用の電源線を他の回路用の
電源線とは分離して形成することが望ましい。
【００５２】図６は、本発明の半導体集積回路の第３の
実施の形態に係る多ビット構成のＤＲＡＭにおける複数
個の入力バッファ回路およびその周辺回路を取り出し
て、これらに関連する集積回路チップ外部の構成ととも
に示している。
実施の形態に係る多ビット構成のＤＲＡＭにおける複数
個の入力バッファ回路およびその周辺回路を取り出し
て、これらに関連する集積回路チップ外部の構成ととも
に示している。
【００５３】第３の実施の形態に係るＤＲＡＭは、それ
ぞれ外部から異なる入力信号を受ける複数個の入力回路
（例えばＣＭＯＳシュミット回路）Ｋ４、Ｋ６、Ｋ８
と、それぞれ対応して前記複数個の入力回路に接続され
た複数個の次段回路（例えばＣＭＯＳインバータ回路）
Ｋ５、Ｋ７、Ｋ９と、前記次段回路に接続された内部回
路（図示せず）と、前記内部回路の最終段に接続され、
それぞれ外部へ出力信号を出力する複数個の出力回路Ｋ
１０と、前記各回路に接続された電源線１００と、前記
電源線に接続された電源端子１と、前記複数個の入力回
路に接続されるとともに前記複数個の次段回路のうちの
一部の次段回路に接続された第１の接地線１０１と、前
記第１の接地線とは分離されて形成され、前記内部回路
に接続されるとともに前記複数個の次段回路のうちの残
りの次段回路に接続された第２の接地線１０２と、前記
第１の接地線とは分離されて形成され、前記出力回路に
接続された第３の接地線１０３と、前記第１の接地線に
接続された第１の接地端子２ａと、前記第２の接地線に
接続された第２の接地端子２ｂを具備する。
ぞれ外部から異なる入力信号を受ける複数個の入力回路
（例えばＣＭＯＳシュミット回路）Ｋ４、Ｋ６、Ｋ８
と、それぞれ対応して前記複数個の入力回路に接続され
た複数個の次段回路（例えばＣＭＯＳインバータ回路）
Ｋ５、Ｋ７、Ｋ９と、前記次段回路に接続された内部回
路（図示せず）と、前記内部回路の最終段に接続され、
それぞれ外部へ出力信号を出力する複数個の出力回路Ｋ
１０と、前記各回路に接続された電源線１００と、前記
電源線に接続された電源端子１と、前記複数個の入力回
路に接続されるとともに前記複数個の次段回路のうちの
一部の次段回路に接続された第１の接地線１０１と、前
記第１の接地線とは分離されて形成され、前記内部回路
に接続されるとともに前記複数個の次段回路のうちの残
りの次段回路に接続された第２の接地線１０２と、前記
第１の接地線とは分離されて形成され、前記出力回路に
接続された第３の接地線１０３と、前記第１の接地線に
接続された第１の接地端子２ａと、前記第２の接地線に
接続された第２の接地端子２ｂを具備する。
【００５４】図６に示す回路の構成は、図２に示したよ
うに入力回路およびその次段回路に対応して第１の接地
線１０１および第２の接地線１０２が接続された第１の
回路部分と、図４に示したように入力回路およびその次
段回路に共通に第１の接地線１０１が接続された第２の
回路部分とが混在している。
うに入力回路およびその次段回路に対応して第１の接地
線１０１および第２の接地線１０２が接続された第１の
回路部分と、図４に示したように入力回路およびその次
段回路に共通に第１の接地線１０１が接続された第２の
回路部分とが混在している。
【００５５】図６中、４１１〜４１３は集積回路チップ
外部の外部バッファ回路、４３１〜４３４は前記外部電
源４１から集積回路チップ部１０までの配線に寄生する
インピーダンスであり、その他の部分は図２、図４中と
同一符号を付している。
外部の外部バッファ回路、４３１〜４３４は前記外部電
源４１から集積回路チップ部１０までの配線に寄生する
インピーダンスであり、その他の部分は図２、図４中と
同一符号を付している。
【００５６】この場合、出力回路Ｋ１０が出力信号を出
力する期間にロウレベルになる入力信号（例えば／ＲＡ
Ｓなど）を第１の回路部分に入力し、出力回路Ｋ１０が
出力信号を出力する期間にハイインピーダンス状態にな
る入力信号（例えば／ＷＥ）を第２の回路部分に入力す
るものとする。
力する期間にロウレベルになる入力信号（例えば／ＲＡ
Ｓなど）を第１の回路部分に入力し、出力回路Ｋ１０が
出力信号を出力する期間にハイインピーダンス状態にな
る入力信号（例えば／ＷＥ）を第２の回路部分に入力す
るものとする。
【００５７】これにより、第２の回路部分においては、
前述したような図４に示した回路の動作と同様の動作が
行われる。この場合、第２の回路部分においては、出力
ノイズによる誤動作防止の対象となる内部回路までの回
路（入力回路および次段回路）に含まれる反転回路数が
偶数であれば、前述したような図４に示した回路の動作
と同様の動作が行われる。
前述したような図４に示した回路の動作と同様の動作が
行われる。この場合、第２の回路部分においては、出力
ノイズによる誤動作防止の対象となる内部回路までの回
路（入力回路および次段回路）に含まれる反転回路数が
偶数であれば、前述したような図４に示した回路の動作
と同様の動作が行われる。
【００５８】また、第１の回路部分においては、ロウレ
ベルの入力信号が入力している時にその入力回路の出力
ノードが電源電位ＶDDになっている。そして、出力デー
タＤout が変化した時に第２の接地線１０２の電位ＶSS
2 が一時的に変化するが、入力回路の出力ノードの電位
は変化せず、第１の接地線１０１の電位ＶSS1 も殆んど
変化しないのに対して、次段回路は、その信号入力ノー
ドの電位が電源電位ＶDD、接地電位供給ノードの電位が
第２の接地線１０２の電位ＶSS2 であるが、電源電位Ｖ
DDと第２の接地線１０２の電位ＶSS2 とは同相で変動す
るので、誤動作は生じない。この場合、第１の回路部分
においては、出力ノイズによる誤動作防止の対象となる
内部回路までの回路（入力バッファ回路）に含まれる反
転回路数が奇数であれば、上述したような動作が行われ
る。
ベルの入力信号が入力している時にその入力回路の出力
ノードが電源電位ＶDDになっている。そして、出力デー
タＤout が変化した時に第２の接地線１０２の電位ＶSS
2 が一時的に変化するが、入力回路の出力ノードの電位
は変化せず、第１の接地線１０１の電位ＶSS1 も殆んど
変化しないのに対して、次段回路は、その信号入力ノー
ドの電位が電源電位ＶDD、接地電位供給ノードの電位が
第２の接地線１０２の電位ＶSS2 であるが、電源電位Ｖ
DDと第２の接地線１０２の電位ＶSS2 とは同相で変動す
るので、誤動作は生じない。この場合、第１の回路部分
においては、出力ノイズによる誤動作防止の対象となる
内部回路までの回路（入力バッファ回路）に含まれる反
転回路数が奇数であれば、上述したような動作が行われ
る。
【００５９】なお、上記第３の実施の形態に係るＤＲＡ
Ｍは、前記説明とは異なる観点から表現すると、同一基
板上で複数系統に分離された接地線と、それぞれ外部か
ら異なる入力信号を受ける複数個の第１の回路と、それ
ぞれ対応して前記複数個の第１の回路の出力を受ける複
数個の第２の回路とを具備し、前記複数系統に分離され
た接地線のうちの１つである第１の接地線を前記複数個
の第１の回路の接地線および前記複数個の第２の回路の
うちの一部の次段回路の接地線としてのみ使用し、前記
第１の接地線以外の接地線を前記第１の回路・第２の回
路以外の回路の接地線および前記複数個の第２の回路の
うちの残りの次段回路の接地線として使用している。
Ｍは、前記説明とは異なる観点から表現すると、同一基
板上で複数系統に分離された接地線と、それぞれ外部か
ら異なる入力信号を受ける複数個の第１の回路と、それ
ぞれ対応して前記複数個の第１の回路の出力を受ける複
数個の第２の回路とを具備し、前記複数系統に分離され
た接地線のうちの１つである第１の接地線を前記複数個
の第１の回路の接地線および前記複数個の第２の回路の
うちの一部の次段回路の接地線としてのみ使用し、前記
第１の接地線以外の接地線を前記第１の回路・第２の回
路以外の回路の接地線および前記複数個の第２の回路の
うちの残りの次段回路の接地線として使用している。
【００６０】図７は、本発明の半導体集積回路の第４の
実施の形態に係る多ビット構成のＤＲＡＭにおける複数
個の入力バッファ回路およびその周辺回路を取り出し
て、これらに関連する集積回路チップ外部の構成ととも
に示している。
実施の形態に係る多ビット構成のＤＲＡＭにおける複数
個の入力バッファ回路およびその周辺回路を取り出し
て、これらに関連する集積回路チップ外部の構成ととも
に示している。
【００６１】第４の実施の形態に係るＤＲＡＭは、図６
を参照して説明した前記第３の実施の形態に係るＤＲＡ
Ｍと比べて、（１）電源線１００は、前記入力回路１３
１および出力回路以外の内部回路に共通に接続された第
１の電源線１００ａと、前記第１の電源線１００ａとは
分離されて形成され、前記出力回路１３４に接続された
第２の電源線１００ｂとを有する点、（２）電源端子１
は、前記第１の電源線１００ａに接続された第１の電源
端子１ａと、前記第２の電源線１００ｂに接続された第
２の電源端子１ｂとを有する点、（３）前記第２の接地
線１０２および第３の接地線１０３は分離されて形成さ
れており（複数系統に分離された接地線のうちの１つ１
０３を出力回路専用として使用されている）、前記第３
の接地線１０３に接続された第３の接地端子２ｃをさら
に具備する点が異なり、その他は同じであるので図６中
と同一部分には同一符号を付している。なお、図７中、
４３７、４３８は前記外部電源４１から集積回路チップ
部１０までの配線に寄生するインピーダンス、４３９は
出力回路から外部負荷までの寄生インピーダンスであ
る。
を参照して説明した前記第３の実施の形態に係るＤＲＡ
Ｍと比べて、（１）電源線１００は、前記入力回路１３
１および出力回路以外の内部回路に共通に接続された第
１の電源線１００ａと、前記第１の電源線１００ａとは
分離されて形成され、前記出力回路１３４に接続された
第２の電源線１００ｂとを有する点、（２）電源端子１
は、前記第１の電源線１００ａに接続された第１の電源
端子１ａと、前記第２の電源線１００ｂに接続された第
２の電源端子１ｂとを有する点、（３）前記第２の接地
線１０２および第３の接地線１０３は分離されて形成さ
れており（複数系統に分離された接地線のうちの１つ１
０３を出力回路専用として使用されている）、前記第３
の接地線１０３に接続された第３の接地端子２ｃをさら
に具備する点が異なり、その他は同じであるので図６中
と同一部分には同一符号を付している。なお、図７中、
４３７、４３８は前記外部電源４１から集積回路チップ
部１０までの配線に寄生するインピーダンス、４３９は
出力回路から外部負荷までの寄生インピーダンスであ
る。
【００６２】上記第４の実施の形態に係るＤＲＡＭによ
れば、出力回路専用の電源線１００ｂおよび接地線１０
３を他の回路用の電源線１００ａおよび接地線１０１、
１０２から分離して設けたので、出力変化時に他の回路
用の電源線および接地線の電位変動が生じなくなる。
れば、出力回路専用の電源線１００ｂおよび接地線１０
３を他の回路用の電源線１００ａおよび接地線１０１、
１０２から分離して設けたので、出力変化時に他の回路
用の電源線および接地線の電位変動が生じなくなる。
【００６３】図８（ａ）、（ｂ）は、本発明の半導体集
積回路のチップ上で複数系統に分離された接地端子（あ
るいは電源端子）と集積回路チップ外部の端子との接続
状態の二例を示している。
積回路のチップ上で複数系統に分離された接地端子（あ
るいは電源端子）と集積回路チップ外部の端子との接続
状態の二例を示している。
【００６４】ここで、図８（ａ）は、集積回路チップ１
０上で３系統に分離された接地パッド（あるいは電源パ
ッド）２ａ、２ｂ、２ｃが、集積回路チップ外部の例え
ばリードフレーム上の１個の接地端子部（あるいは電源
端子部）８１に共通にボンディングワイヤー８２により
接続されている様子を示している。
０上で３系統に分離された接地パッド（あるいは電源パ
ッド）２ａ、２ｂ、２ｃが、集積回路チップ外部の例え
ばリードフレーム上の１個の接地端子部（あるいは電源
端子部）８１に共通にボンディングワイヤー８２により
接続されている様子を示している。
【００６５】また、図８（ｂ）は、集積回路チップ１０
上で３系統に分離された接地パッド（あるいは電源パッ
ド）２ａ、２ｂ、２ｃが、集積回路チップ外部で分離さ
れた３系統の接地端子（あるいは電源端子）８３〜８５
に別々にボンディングワイヤー８２により接続されてい
る様子を示している。
上で３系統に分離された接地パッド（あるいは電源パッ
ド）２ａ、２ｂ、２ｃが、集積回路チップ外部で分離さ
れた３系統の接地端子（あるいは電源端子）８３〜８５
に別々にボンディングワイヤー８２により接続されてい
る様子を示している。
【００６６】図９は、本発明の半導体集積回路の第５の
実施の形態に係る多ビット構成のＤＲＡＭにおける入力
回路用のＣＭＯＳインバータの断面構造と例えば２系統
に分離された接地線の接続関係の一例を示している。
実施の形態に係る多ビット構成のＤＲＡＭにおける入力
回路用のＣＭＯＳインバータの断面構造と例えば２系統
に分離された接地線の接続関係の一例を示している。
【００６７】ここで、８０はｎ型半導体基板、８１は上
記基板内に形成されたｐウエル、８２は上記ｐウエル内
に形成されたｎウエルである。８３および８４は上記ｎ
ウエル８２の表層部の一部に形成されたｐ+ 型不純物拡
散層からなるＰＭＯＳトランジスタ用のソース領域およ
びドレイン領域、８５は前記ｎウエル８２の表層部の一
部に形成されたｎ+ 型不純物拡散層からなるｎウエル電
極領域、８６は上記ＰＭＯＳトランジスタ用のソース・
ドレイン間のチャネル領域上にゲート絶縁膜を介して形
成されたＰＭＯＳトランジスタ用のゲート電極である。
記基板内に形成されたｐウエル、８２は上記ｐウエル内
に形成されたｎウエルである。８３および８４は上記ｎ
ウエル８２の表層部の一部に形成されたｐ+ 型不純物拡
散層からなるＰＭＯＳトランジスタ用のソース領域およ
びドレイン領域、８５は前記ｎウエル８２の表層部の一
部に形成されたｎ+ 型不純物拡散層からなるｎウエル電
極領域、８６は上記ＰＭＯＳトランジスタ用のソース・
ドレイン間のチャネル領域上にゲート絶縁膜を介して形
成されたＰＭＯＳトランジスタ用のゲート電極である。
【００６８】８７および８８は前記ｐウエル８１の表層
部の一部に形成されたｎ+ 型不純物拡散層からなるＮＭ
ＯＳトランジスタ用のソース領域およびドレイン領域、
８９は前記ｐウエル８１の表層部の一部に形成されたｐ
+ 型不純物拡散層からなるｐウエル電極領域、９０は上
記ＮＭＯＳトランジスタ用のソース・ドレイン間のチャ
ネル領域上にゲート絶縁膜を介して形成されたＮＭＯＳ
トランジスタ用のゲート電極である。
部の一部に形成されたｎ+ 型不純物拡散層からなるＮＭ
ＯＳトランジスタ用のソース領域およびドレイン領域、
８９は前記ｐウエル８１の表層部の一部に形成されたｐ
+ 型不純物拡散層からなるｐウエル電極領域、９０は上
記ＮＭＯＳトランジスタ用のソース・ドレイン間のチャ
ネル領域上にゲート絶縁膜を介して形成されたＮＭＯＳ
トランジスタ用のゲート電極である。
【００６９】前記ＰＭＯＳトランジスタ用のゲート電極
８６および前記ＮＭＯＳトランジスタ用のゲート電極９
０には外部入力信号が共通に入力し、前記ＰＭＯＳトラ
ンジスタ用のドレイン８４および前記ＮＭＯＳトランジ
スタ用のドレイン８８は次段回路の信号入力ノードに共
通に接続される。
８６および前記ＮＭＯＳトランジスタ用のゲート電極９
０には外部入力信号が共通に入力し、前記ＰＭＯＳトラ
ンジスタ用のドレイン８４および前記ＮＭＯＳトランジ
スタ用のドレイン８８は次段回路の信号入力ノードに共
通に接続される。
【００７０】前記ＰＭＯＳトランジスタ用のソース領域
８３およびｎウエル電極領域８５には電源電位ＶDDが供
給されており、前記ＮＭＯＳトランジスタ用のソース領
域８７は第１の接地線１０１に接続されており、前記ｐ
ウエル電極領域８９は第２の接地線１０２に接続されて
いる。
８３およびｎウエル電極領域８５には電源電位ＶDDが供
給されており、前記ＮＭＯＳトランジスタ用のソース領
域８７は第１の接地線１０１に接続されており、前記ｐ
ウエル電極領域８９は第２の接地線１０２に接続されて
いる。
【００７１】このような構造においては、第２の接地線
１０２と第１の接地線１０１との間に、ｐウエル８１と
ＮＭＯＳトランジスタ用のソース領域８７との間に形成
されたＰＮ接合ダイオード９１が存在する。
１０２と第１の接地線１０１との間に、ｐウエル８１と
ＮＭＯＳトランジスタ用のソース領域８７との間に形成
されたＰＮ接合ダイオード９１が存在する。
【００７２】従って、前記したように出力回路の出力デ
ータが“１”から“０”に変化した時に第１の接地線１
０１の電位ＶSS1 は変化しないで第２の接地線１０２の
電位ＶSS2 が浮き上がるが、この時に第２の接地線１０
２・第１の接地線間１０１に前記ダイオード９１の順方
向降下電圧ＶF を越えた電位差が生じると、上記ダイオ
ード９１がオンになる。これにより、第１の接地線１０
１の電位ＶSS1 も浮き上がるが、第２の接地線１０２・
第１の接地線１０１間の電位差をＶF 以下に規制するこ
とが可能になる。
ータが“１”から“０”に変化した時に第１の接地線１
０１の電位ＶSS1 は変化しないで第２の接地線１０２の
電位ＶSS2 が浮き上がるが、この時に第２の接地線１０
２・第１の接地線間１０１に前記ダイオード９１の順方
向降下電圧ＶF を越えた電位差が生じると、上記ダイオ
ード９１がオンになる。これにより、第１の接地線１０
１の電位ＶSS1 も浮き上がるが、第２の接地線１０２・
第１の接地線１０１間の電位差をＶF 以下に規制するこ
とが可能になる。
【００７３】これに対して、前記したように出力回路の
出力データが“０”から“１”に変化した時に第１の接
地線１０１の電位ＶSS1 は変化しないで第２の接地線１
０２の電位ＶSS2 が低下するが、この時には前記ダイオ
ード９１には逆バイアスがかかるので上記ダイオード９
１はオンにならない。
出力データが“０”から“１”に変化した時に第１の接
地線１０１の電位ＶSS1 は変化しないで第２の接地線１
０２の電位ＶSS2 が低下するが、この時には前記ダイオ
ード９１には逆バイアスがかかるので上記ダイオード９
１はオンにならない。
【００７４】そこで、図９中に示すように、第２の接地
線１０２と第１の接地線１０１との間に前記ＰＮ接合ダ
イオード９１とは逆向きに別のダイオード９２を付加し
ておくことにより、前記第２の接地線１０２の電位ＶSS
2 が低下して第１の接地線１０１との間の電位差が前記
別のダイオード９２の順方向降下電圧ＶF を越えると、
上記別のダイオード９２がオンになる。これにより、第
１の接地線１０１の電位の電位ＶSS1 も低下するが、第
１の接地線１０１・第２の接地線１０２間の電位差をＶ
F 以下に規制することが可能になる。
線１０２と第１の接地線１０１との間に前記ＰＮ接合ダ
イオード９１とは逆向きに別のダイオード９２を付加し
ておくことにより、前記第２の接地線１０２の電位ＶSS
2 が低下して第１の接地線１０１との間の電位差が前記
別のダイオード９２の順方向降下電圧ＶF を越えると、
上記別のダイオード９２がオンになる。これにより、第
１の接地線１０１の電位の電位ＶSS1 も低下するが、第
１の接地線１０１・第２の接地線１０２間の電位差をＶ
F 以下に規制することが可能になる。
【００７５】
【発明の効果】上述したように本発明によれば、出力デ
ータの変化に伴う出力ノイズによる内部回路の誤動作を
防止し得る半導体集積回路を提供することができる。
ータの変化に伴う出力ノイズによる内部回路の誤動作を
防止し得る半導体集積回路を提供することができる。
【図１】 本発明の半導体集積回路の第１の実施の形態
に係る多ビット構成のＤＲＡＭの全体構成を概略的に示
すブロック図。
に係る多ビット構成のＤＲＡＭの全体構成を概略的に示
すブロック図。
【図２】 図１中の１個の入力バッファ回路およびその
周辺回路を取り出して関連する集積回路チップ外部の構
成とともに示す回路図。
周辺回路を取り出して関連する集積回路チップ外部の構
成とともに示す回路図。
【図３】 図１のＤＲＡＭののハイパーページモードに
おける／ＣＡＳ信号、出力データＤout 、電源線、第１
の接地線、第２の接地線、内部回路の出力ノードの電位
変化の一例を詳細に示す波形図。
おける／ＣＡＳ信号、出力データＤout 、電源線、第１
の接地線、第２の接地線、内部回路の出力ノードの電位
変化の一例を詳細に示す波形図。
【図４】 本発明の半導体集積回路の第２の実施の形態
に係る多ビット構成のＤＲＡＭにおける／ＷＥ入力用の
入力バッファ回路およびその周辺回路を取り出して関連
する集積回路チップ外部の構成とともに示す回路図。
に係る多ビット構成のＤＲＡＭにおける／ＷＥ入力用の
入力バッファ回路およびその周辺回路を取り出して関連
する集積回路チップ外部の構成とともに示す回路図。
【図５】 図４に示す回路を有するＤＲＡＭのハイパー
ページモードにおける／ＣＡＳ信号、出力データＤout
、電源線、第１の接地線、第２の接地線、内部回路の
出力ノードの電位変化の一例を詳細に示す波形図。
ページモードにおける／ＣＡＳ信号、出力データＤout
、電源線、第１の接地線、第２の接地線、内部回路の
出力ノードの電位変化の一例を詳細に示す波形図。
【図６】 本発明の半導体集積回路の第３の実施の形態
に係る多ビット構成のＤＲＡＭにおける複数個の入力バ
ッファ回路およびその周辺回路を取り出して関連する集
積回路チップ外部の構成とともに示すブロック図。
に係る多ビット構成のＤＲＡＭにおける複数個の入力バ
ッファ回路およびその周辺回路を取り出して関連する集
積回路チップ外部の構成とともに示すブロック図。
【図７】 本発明の半導体集積回路の第４の実施の形態
に係る多ビット構成のＤＲＡＭにおける複数個の入力バ
ッファ回路およびその周辺回路を取り出して関連する集
積回路チップ外部の構成とともに示すブロック図。
に係る多ビット構成のＤＲＡＭにおける複数個の入力バ
ッファ回路およびその周辺回路を取り出して関連する集
積回路チップ外部の構成とともに示すブロック図。
【図８】 本発明の半導体集積回路のチップ上で複数系
統に分離された接地端子（あるいは電源端子）と集積回
路チップ外部の端子との接続状態の二例を示す図。
統に分離された接地端子（あるいは電源端子）と集積回
路チップ外部の端子との接続状態の二例を示す図。
【図９】 本発明の半導体集積回路の第５の実施の形態
に係る多ビット構成のＤＲＡＭにおける入力回路用のＣ
ＭＯＳインバータの断面構造と複数系統に分離された接
地線の接続関係の一例を示す図。
に係る多ビット構成のＤＲＡＭにおける入力回路用のＣ
ＭＯＳインバータの断面構造と複数系統に分離された接
地線の接続関係の一例を示す図。
【図１０】 従来の多ビット構成のＤＲＡＭにおけるフ
ァーストページモードでの読み出し動作およびハイパー
ページモードでの読み出し動作を示すタイミング波形
図。
ァーストページモードでの読み出し動作およびハイパー
ページモードでの読み出し動作を示すタイミング波形
図。
１…電源端子、１ａ…第１の電源端子、１ｂ…第２の電
源端子、２ａ…第１の接地端子、２ｂ…第２の接地端
子、２ｃ…第３の接地端子、３…／ＲＡＳ端子、４…／
ＣＡＳ端子、５…／ＷＥ端子、６…／ＯＥ端子、７１〜
７ｍ…入出力端子、８１〜８ｎ…アドレス端子、１０…
集積回路チップ部、１１…／ＲＡＳバッファ、１２…／
ＣＡＳバッファ、１３…／ＷＥバッファ、１４…／ＯＥ
バッファ、１５１〜１５ｎ…ロウアドレスバッファ、１
６１〜１６ｎ…カラムアドレスバッファ、１７１〜１７
ｍ…データ入力バッファ、２０…センスアンプ制御回
路、２１…ロウアドレス制御回路、２２…カラムアドレ
ス制御回路、２３…データ入力バッファ制御回路、２４
…ロウパーシャルデコーダ、２５…ロウデコーダ、２６
…メモリセルアレイ、２７…センスアンプ、２８…カラ
ムパーシャルデコーダ、２９…カラムデコーダ、３０…
ＤＱバッファ、３１…ＤＱバッファ制御回路、３２…デ
ータ入力制御回路、３３…データ出力バッファ、１３１
…入力バッファ回路、１３２…次段回路、１３３…三段
目回路、１３４…出力バッファ回路、１００…電源線、
１００ａ…第１の電源線、１００ｂ…第２の電源線、１
０１…第１の接地線、１０２…第２の接地線、１０３…
第３の接地線、Ｐ１、Ｐ２…ＰＭＯＳトランジスタＰ
１、Ｎ１〜Ｎ４…ＮＭＯＳトランジスタ、７１〜７５…
リードフレーム上の接地端子部（あるいは電源端子
部）、７２…ボンディングワイヤー、８０…ｎ型半導体
基板、８１…ｐウエル、８２…ｎウエル、８３…ｐ+ 型
不純物拡散層（ＰＭＯＳトランジスタ用のソース領
域）、８４…ｐ+ 型不純物拡散層（ＰＭＯＳトランジス
タ用のドレイン領域）、８５…ｎ+ 型不純物拡散層（ｎ
ウエル電極領域）、８６…ＰＭＯＳトランジスタ用のゲ
ート電極、８７…ｎ+ 型不純物拡散層（ＮＭＯＳトラン
ジスタ用のソース領域）、８８…ｎ+ 型不純物拡散層
（ＮＭＯＳトランジスタ用のドレイン領域）、８９…ｐ
+ 型不純物拡散層（ｐウエル電極領域）、９０…ＮＭＯ
Ｓトランジスタ用のゲート電極、９１…ＰＮ接合ダイオ
ード、９２…ダイオード。
源端子、２ａ…第１の接地端子、２ｂ…第２の接地端
子、２ｃ…第３の接地端子、３…／ＲＡＳ端子、４…／
ＣＡＳ端子、５…／ＷＥ端子、６…／ＯＥ端子、７１〜
７ｍ…入出力端子、８１〜８ｎ…アドレス端子、１０…
集積回路チップ部、１１…／ＲＡＳバッファ、１２…／
ＣＡＳバッファ、１３…／ＷＥバッファ、１４…／ＯＥ
バッファ、１５１〜１５ｎ…ロウアドレスバッファ、１
６１〜１６ｎ…カラムアドレスバッファ、１７１〜１７
ｍ…データ入力バッファ、２０…センスアンプ制御回
路、２１…ロウアドレス制御回路、２２…カラムアドレ
ス制御回路、２３…データ入力バッファ制御回路、２４
…ロウパーシャルデコーダ、２５…ロウデコーダ、２６
…メモリセルアレイ、２７…センスアンプ、２８…カラ
ムパーシャルデコーダ、２９…カラムデコーダ、３０…
ＤＱバッファ、３１…ＤＱバッファ制御回路、３２…デ
ータ入力制御回路、３３…データ出力バッファ、１３１
…入力バッファ回路、１３２…次段回路、１３３…三段
目回路、１３４…出力バッファ回路、１００…電源線、
１００ａ…第１の電源線、１００ｂ…第２の電源線、１
０１…第１の接地線、１０２…第２の接地線、１０３…
第３の接地線、Ｐ１、Ｐ２…ＰＭＯＳトランジスタＰ
１、Ｎ１〜Ｎ４…ＮＭＯＳトランジスタ、７１〜７５…
リードフレーム上の接地端子部（あるいは電源端子
部）、７２…ボンディングワイヤー、８０…ｎ型半導体
基板、８１…ｐウエル、８２…ｎウエル、８３…ｐ+ 型
不純物拡散層（ＰＭＯＳトランジスタ用のソース領
域）、８４…ｐ+ 型不純物拡散層（ＰＭＯＳトランジス
タ用のドレイン領域）、８５…ｎ+ 型不純物拡散層（ｎ
ウエル電極領域）、８６…ＰＭＯＳトランジスタ用のゲ
ート電極、８７…ｎ+ 型不純物拡散層（ＮＭＯＳトラン
ジスタ用のソース領域）、８８…ｎ+ 型不純物拡散層
（ＮＭＯＳトランジスタ用のドレイン領域）、８９…ｐ
+ 型不純物拡散層（ｐウエル電極領域）、９０…ＮＭＯ
Ｓトランジスタ用のゲート電極、９１…ＰＮ接合ダイオ
ード、９２…ダイオード。
Claims (16)
- 【請求項１】 外部からの入力信号を受ける入力回路
と、 前記入力回路に接続された内部回路と、 前記内部回路に接続され、外部へ出力信号を出力する出
力回路と、 前記各回路に接続された電源線と、 前記電源線に接続された電源端子と、 前記入力回路に接続された第１の接地線と、 前記第１の接地線とは分離されて形成され、前記内部回
路および出力回路に接続された第２の接地線と、 前記第１の接地線に接続された第１の接地端子と、 前記第２の接地線に接続された第２の接地端子とを具備
することを特徴とする半導体集積回路。 - 【請求項２】 同一基板上で複数系統に分離された接地
線と、 外部からの入力信号を受ける第１の回路と、 前記第１の回路の出力を受ける第２の回路とを具備し、 前記複数系統に分離された接地線のうちの１つである第
１の接地線を前記第１の回路および第２の回路の接地線
としてのみ使用し、前記第１の接地線以外の接地線を前
記第１の回路、第２の回路以外の回路の接地線として使
用していることを特徴とする半導体集積回路。 - 【請求項３】 請求項２記載の半導体集積回路におい
て、 さらに、外部へ出力信号を出力する出力回路を具備し、
前記複数系統に分離された接地線のうちの１つの接地線
を前記出力回路専用として使用していることを特徴とす
る半導体集積回路。 - 【請求項４】 外部からの入力信号を受ける入力回路
と、 前記入力回路に接続された次段回路と、 前記次段回路に接続された内部回路と、 前記内部回路に接続され、外部へ出力信号を出力するた
出力回路と、 前記各回路に接続された電源線と、 前記電源線に接続された電源端子と、 前記入力回路および次段回路に接続された第１の接地線
と、 前記第１の接地線とは分離されて形成され、前記内部回
路に接続された第２の接地線と、 前記第１の接地線とは分離されて形成され、前記出力回
路に接続された第３の接地線と、 前記第１の接地線に接続された第１の接地端子と、 前記第２の接地線に接続された第２の接地端子とを具備
することを特徴とする半導体集積回路。 - 【請求項５】 請求項４記載の半導体集積回路におい
て、 前記電源線は前記各回路に共通に接続されており、前記
第２の接地線および第３の接地線は共通に形成されてい
ることを特徴とする半導体集積回路。 - 【請求項６】 請求項４記載の半導体集積回路におい
て、 前記電源線は、前記入力回路および内部回路に共通に接
続された第１の電源線と、前記第１の電源線とは分離さ
れて形成され、前記出力回路に接続された第２の電源線
とを有し、前記電源端子は、前記第１の電源線に接続さ
れた第１の電源端子と、前記第２の電源線に接続された
第２の電源端子とを有し、 前記第２の接地線および第３の接地線は分離されて形成
され、前記第３の接地線に接続された第３の接地端子を
さらに具備することを特徴とする半導体集積回路。 - 【請求項７】 請求項６記載の半導体集積回路におい
て、 前記各電源端子は、集積回路チップ外部で分離された複
数系統の電源端子に別々に接続されていることを特徴と
する半導体集積回路。 - 【請求項８】 請求項４または７記載の半導体集積回路
において、 前記各接地端子は、集積回路チップ外部で分離された複
数系統の接地端子に別々に接続されていることを特徴と
する半導体集積回路。 - 【請求項９】 請求項４記載の半導体集積回路におい
て、 前記入力回路および次段回路は、それぞれｎ型半導体基
板内に形成されたｐウエル上に形成されたＮＭＯＳトラ
ンジスタを有し、前記ｐウエル内に形成されたｎ型不純
物拡散層からなる前記ＮＭＯＳトランジスタ用のソース
領域には前記第１の接地線が接続され、前記ｐウエル内
に形成されたｐ型不純物拡散層からなるｐウエル電極領
域には前記第２の接地線が接続され、前記第２の接地線
と前記第１の接地線との間には前記ｐウエルと前記ＮＭ
ＯＳトランジスタ用のソース領域との間に形成されたＰ
Ｎ接合ダイオードが存在することを特徴とする半導体集
積回路。 - 【請求項１０】 請求項９記載の半導体集積回路におい
て、 前記第２の接地線と前記第１の接地線との間には、さら
に、前記ＰＮ接合ダイオードとは逆向きに別のダイオー
ドが付加されていることを特徴とする半導体集積回路。 - 【請求項１１】 同一基板上で複数系統に分離された接
地線と、 それぞれ外部から異なる入力信号を受ける複数個の第１
の回路と、 それぞれ対応して前記複数個の第１の回路の出力を受け
る複数個の第２の回路とを具備し、 前記複数系統に分離された接地線のうちの１つである第
１の接地線を前記複数個の第１の回路の接地線および前
記複数個の第２の回路のうちの一部の次段回路の接地線
としてのみ使用し、前記第１の接地線以外の接地線を前
記第１の回路・第２の回路以外の回路の接地線および前
記複数個の第２の回路のうちの残りの次段回路の接地線
として使用していることを特徴とする半導体集積回路。 - 【請求項１２】 それぞれ外部から異なる入力信号を受
ける複数個の入力回路と、 それぞれ対応して前記複数個の入力回路に接続された複
数個の次段回路と、 前記次段回路に接続された内部回路と、 前記内部回路に接続され、それぞれ外部へ出力信号を出
力する複数個の出力回路と、 前記各回路に接続された電源線と、 前記電源線に接続された電源端子と、 前記複数個の入力回路に接続されるとともに前記複数個
の次段回路のうちの一部の次段回路に接続された第１の
接地線と、 前記第１の接地線とは分離されて形成され、前記内部回
路に接続されるとともに前記複数個の次段回路のうちの
残りの次段回路に接続された第２の接地線と、 前記第１の接地線とは分離されて形成され、前記出力回
路に接続された第３の接地線と、 前記第１の接地線に接続された第１の接地端子と、 前記第２の接地線に接続された第２の接地端子とを具備
することを特徴とする半導体集積回路。 - 【請求項１３】 請求項１２記載の半導体集積回路にお
いて、 前記複数個の次段回路のうちで前記第１の接地線が接続
されている次段回路はＣＭＯＳインバータ回路であり、
前記複数個の入力回路のうちで前記ＣＭＯＳインバータ
回路の前段の入力回路はＣＭＯＳシュミット回路であ
り、前記ＣＭＯＳシュミット回路が受ける入力信号は、
前記出力回路が出力信号を出力する期間にハイインピー
ダンス状態になることを特徴とする半導体集積回路。 - 【請求項１４】 請求項１２または１３記載の半導体集
積回路において、 前記複数個の次段回路のうちで前記第１の接地線が接続
されている次段回路の前段の入力回路は、ＤＲＡＭにお
ける書込み制御信号が入力する入力バッファであること
を特徴とする半導体集積回路。 - 【請求項１５】 請求項１２記載の半導体集積回路にお
いて、 前記複数個の次段回路のうちで前記第２の接地線が接続
されている次段回路はＣＭＯＳインバータ回路であり、
前記複数個の入力回路のうちで前記ＣＭＯＳインバータ
回路の前段の入力回路はＣＭＯＳシュミット回路であ
り、前記ＣＭＯＳシュミット回路が受ける入力信号は、
前記出力回路が出力信号を出力する期間にロウレベルに
なることを特徴とする半導体集積回路。 - 【請求項１６】 請求項１２または１５記載の半導体集
積回路において、 前記複数個の次段回路のうちで前記第２の接地線が接続
されている次段回路の前段の入力回路は、ＤＲＡＭにお
ける／ＲＡＳ信号が入力する入力バッファであることを
特徴とする半導体集積回路。
Priority Applications (4)
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- 1996-08-31 KR KR1019960037477A patent/KR100224051B1/ko not_active Expired - Fee Related
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| JP2013029963A (ja) * | 2011-07-28 | 2013-02-07 | New Japan Radio Co Ltd | 定電圧出力回路 |
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| Publication number | Publication date |
|---|---|
| US5914505A (en) | 1999-06-22 |
| TW345737B (en) | 1998-11-21 |
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