JPH0982813A - 相補型半導体装置の製造方法 - Google Patents
相補型半導体装置の製造方法Info
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- JPH0982813A JPH0982813A JP7264736A JP26473695A JPH0982813A JP H0982813 A JPH0982813 A JP H0982813A JP 7264736 A JP7264736 A JP 7264736A JP 26473695 A JP26473695 A JP 26473695A JP H0982813 A JPH0982813 A JP H0982813A
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Abstract
(57)【要約】
【課題】 デュアルゲート構造のトランジスタの電流駆
動能力の低下や閾値電圧の変動を抑制すると同時に配線
の抵抗値の増大も抑制する。 【解決手段】 ＷＦ6 ／ＳｉＨ2 Ｃｌ2 を原料ガスとす
るＣＶＤ法でＦの濃度が低いＷＳｉ2 膜２７を堆積させ
てタングステンポリサイド層２８を形成し、デュアルゲ
ート構造にした後、ゲート電極部以外でＳｉＯ2 膜３４
を形成して、ＷＳｉ2 膜２７中のＳｉの含有量を低減さ
せる。このため、ゲート酸化膜であるＳｉＯ2 膜２５の
厚膜化やＢ等の突き抜けやＷＳｉ2 膜２７中の相互拡散
を抑制し、タングステンポリサイド層２８の抵抗値の増
大を抑制することもできる。
動能力の低下や閾値電圧の変動を抑制すると同時に配線
の抵抗値の増大も抑制する。 【解決手段】 ＷＦ6 ／ＳｉＨ2 Ｃｌ2 を原料ガスとす
るＣＶＤ法でＦの濃度が低いＷＳｉ2 膜２７を堆積させ
てタングステンポリサイド層２８を形成し、デュアルゲ
ート構造にした後、ゲート電極部以外でＳｉＯ2 膜３４
を形成して、ＷＳｉ2 膜２７中のＳｉの含有量を低減さ
せる。このため、ゲート酸化膜であるＳｉＯ2 膜２５の
厚膜化やＢ等の突き抜けやＷＳｉ2 膜２７中の相互拡散
を抑制し、タングステンポリサイド層２８の抵抗値の増
大を抑制することもできる。
Description
【０００１】
【発明の属する技術分野】本発明は、ポリサイド層から
成る配線の一部でデュアルゲートを形成する相補型半導
体装置の製造方法に関するものである。
成る配線の一部でデュアルゲートを形成する相補型半導
体装置の製造方法に関するものである。
【０００２】
【従来の技術】ＮＭＯＳトランジスタにはＮ型のゲート
電極を用いＰＭＯＳトランジスタにはＰ型のゲート電極
を用いるデュアルゲート構造のＣＭＯＳトランジスタで
は、ＮＭＯＳトランジスタのみならずＰＭＯＳトランジ
スタも表面チャネル構造になり、ゲート電界による制御
性を高めることができて、ソース／ドレイン間のパンチ
スルー等の短チャネル効果を抑制することができる。
電極を用いＰＭＯＳトランジスタにはＰ型のゲート電極
を用いるデュアルゲート構造のＣＭＯＳトランジスタで
は、ＮＭＯＳトランジスタのみならずＰＭＯＳトランジ
スタも表面チャネル構造になり、ゲート電界による制御
性を高めることができて、ソース／ドレイン間のパンチ
スルー等の短チャネル効果を抑制することができる。
【０００３】一方、ゲート電極を含む配線の抵抗を低減
させるために、供給ガスがＷＦ6 ／ＳｉＨ4 ／Ｈｅ＝１
０／１０００／３６０ｓｃｃｍで、圧力７０Ｐａ、基板
温度３６０℃の減圧ＣＶＤ法で多結晶Ｓｉ膜上にＷＳｉ
2 膜を堆積させ、これらの多結晶Ｓｉ膜とＷＳｉ2 膜と
から成るタングステンポリサイド層で配線を形成する場
合が多かった。
させるために、供給ガスがＷＦ6 ／ＳｉＨ4 ／Ｈｅ＝１
０／１０００／３６０ｓｃｃｍで、圧力７０Ｐａ、基板
温度３６０℃の減圧ＣＶＤ法で多結晶Ｓｉ膜上にＷＳｉ
2 膜を堆積させ、これらの多結晶Ｓｉ膜とＷＳｉ2 膜と
から成るタングステンポリサイド層で配線を形成する場
合が多かった。
【０００４】しかし、ＷＦ6 ／ＳｉＨ4 を原料ガスとす
るＣＶＤ法で形成されたＷＳｉ2 膜ではＦの濃度が高い
ので、このタングステンポリサイド層がゲート電極にな
っている部分において、ＷＳｉ2 膜中のＦがゲート酸化
膜から酸素を引き抜き、この酸素が多結晶ＳｉをＳｉＯ
2 化させる。このため、ゲート酸化膜が厚膜化してゲー
ト酸化膜の容量が低下し、相互コンダクタンスが低下す
ることによって電流駆動能力が所望の値よりも低下した
り、閾値電圧が所望の値よりも上昇したりする。
るＣＶＤ法で形成されたＷＳｉ2 膜ではＦの濃度が高い
ので、このタングステンポリサイド層がゲート電極にな
っている部分において、ＷＳｉ2 膜中のＦがゲート酸化
膜から酸素を引き抜き、この酸素が多結晶ＳｉをＳｉＯ
2 化させる。このため、ゲート酸化膜が厚膜化してゲー
ト酸化膜の容量が低下し、相互コンダクタンスが低下す
ることによって電流駆動能力が所望の値よりも低下した
り、閾値電圧が所望の値よりも上昇したりする。
【０００５】また、ＣＭＯＳトランジスタのうちのＰＭ
ＯＳトランジスタでは、ＷＳｉ2 膜からゲート酸化膜へ
拡散したＦのためにゲート酸化膜中におけるＢ等の拡散
が増速され、ゲート電極に導入されたＢ等がゲート電極
からゲート酸化膜を介して半導体基板へ突き抜けて、閾
値電圧が所望の値から変動する。
ＯＳトランジスタでは、ＷＳｉ2 膜からゲート酸化膜へ
拡散したＦのためにゲート酸化膜中におけるＢ等の拡散
が増速され、ゲート電極に導入されたＢ等がゲート電極
からゲート酸化膜を介して半導体基板へ突き抜けて、閾
値電圧が所望の値から変動する。
【０００６】しかも、図２（ａ）に示す様に、ＷＦ6 ／
ＳｉＨ4 を原料ガスとするＣＶＤ法で形成されたＷＳｉ
2 膜１１では、結晶構造が非晶質であるので、不純物の
拡散速度が非常に速い。このため、ＮＭＯＳトランジス
タ及びＰＭＯＳトランジスタのゲート電極同士における
Ｎ型不純物及びＰ型不純物の相互拡散を抑制することが
できず、不純物濃度の変動が多くて、仕事関数の変動も
多い。従って、このことによっても、閾値電圧が所望の
値から変動する。
ＳｉＨ4 を原料ガスとするＣＶＤ法で形成されたＷＳｉ
2 膜１１では、結晶構造が非晶質であるので、不純物の
拡散速度が非常に速い。このため、ＮＭＯＳトランジス
タ及びＰＭＯＳトランジスタのゲート電極同士における
Ｎ型不純物及びＰ型不純物の相互拡散を抑制することが
できず、不純物濃度の変動が多くて、仕事関数の変動も
多い。従って、このことによっても、閾値電圧が所望の
値から変動する。
【０００７】そこで、供給ガスがＷＦ6 ／ＳｉＨ2 Ｃｌ
2 ／Ａｒ＝２．５／１５０／１００ｓｃｃｍで、圧力４
０Ｐａ、基板温度６８０℃の減圧ＣＶＤ法でＷＳｉ2 膜
を形成する方法が考えられている。この方法で形成した
ＷＳｉ2 膜では、ＷＦ6 ／ＳｉＨ4 を原料ガスとするＣ
ＶＤ法で形成したＷＳｉ2 膜に比べてＦの濃度が１／１
０００程度であるので、上述の電流駆動能力の低下や閾
値電圧の変動を抑制することができる。
2 ／Ａｒ＝２．５／１５０／１００ｓｃｃｍで、圧力４
０Ｐａ、基板温度６８０℃の減圧ＣＶＤ法でＷＳｉ2 膜
を形成する方法が考えられている。この方法で形成した
ＷＳｉ2 膜では、ＷＦ6 ／ＳｉＨ4 を原料ガスとするＣ
ＶＤ法で形成したＷＳｉ2 膜に比べてＦの濃度が１／１
０００程度であるので、上述の電流駆動能力の低下や閾
値電圧の変動を抑制することができる。
【０００８】また、図２（ｂ）に示す様に、ＷＦ6 ／Ｓ
ｉＨ2 Ｃｌ2 を原料ガスとするＣＶＤ法で形成されたＷ
Ｓｉ2 膜１２では、結晶構造が多結晶で結晶粒界１３が
膜厚方向に形成されており、且つＳｉの含有量が多くて
過剰なＳｉが結晶粒界１３に析出するので、不純物の拡
散速度が遅い。このため、上述の相互拡散が抑制され、
このことによっても、閾値電圧の変動を抑制することが
できる。
ｉＨ2 Ｃｌ2 を原料ガスとするＣＶＤ法で形成されたＷ
Ｓｉ2 膜１２では、結晶構造が多結晶で結晶粒界１３が
膜厚方向に形成されており、且つＳｉの含有量が多くて
過剰なＳｉが結晶粒界１３に析出するので、不純物の拡
散速度が遅い。このため、上述の相互拡散が抑制され、
このことによっても、閾値電圧の変動を抑制することが
できる。
【０００９】
【発明が解決しようとする課題】ところが、ＷＦ6 ／Ｓ
ｉＨ2 Ｃｌ2 を原料ガスとするＣＶＤ法で形成したＷＳ
ｉ2 膜１２では、上述の様にＳｉが過剰である。このた
め、配線の抵抗値が大きくて、動作速度の速いＣＭＯＳ
トランジスタを製造することが困難であった。
ｉＨ2 Ｃｌ2 を原料ガスとするＣＶＤ法で形成したＷＳ
ｉ2 膜１２では、上述の様にＳｉが過剰である。このた
め、配線の抵抗値が大きくて、動作速度の速いＣＭＯＳ
トランジスタを製造することが困難であった。
【００１０】
【課題を解決するための手段】請求項１の相補型半導体
装置の製造方法は、ＷＦ6 ／ＳｉＨ2 Ｃｌ2 を原料ガス
とするＣＶＤ法でＷＳｉ2 膜を多結晶Ｓｉ膜上に堆積さ
せてポリサイド層を形成する工程と、前記ポリサイド層
のうちで第１導電型トランジスタのゲート電極部に第１
導電型不純物を導入する工程と、前記ポリサイド層のう
ちで第２導電型トランジスタのゲート電極部に第２導電
型不純物を導入する工程と、前記ポリサイド層のうちで
前記ゲート電極部以外の部分における前記ＷＳｉ2 膜中
のＳｉの含有量を低減させる工程とを具備することを特
徴としている。
装置の製造方法は、ＷＦ6 ／ＳｉＨ2 Ｃｌ2 を原料ガス
とするＣＶＤ法でＷＳｉ2 膜を多結晶Ｓｉ膜上に堆積さ
せてポリサイド層を形成する工程と、前記ポリサイド層
のうちで第１導電型トランジスタのゲート電極部に第１
導電型不純物を導入する工程と、前記ポリサイド層のう
ちで第２導電型トランジスタのゲート電極部に第２導電
型不純物を導入する工程と、前記ポリサイド層のうちで
前記ゲート電極部以外の部分における前記ＷＳｉ2 膜中
のＳｉの含有量を低減させる工程とを具備することを特
徴としている。
【００１１】請求項２の相補型半導体装置の製造方法
は、前記ＷＳｉ2 膜中のＳｉからＳｉＯ2 、ＳｉＮまた
はＳｉＯＮの少なくとも一つを前記ＷＳｉ2 膜の表面に
選択的に形成することによって、前記含有量の前記低減
を行うことを特徴としている。
は、前記ＷＳｉ2 膜中のＳｉからＳｉＯ2 、ＳｉＮまた
はＳｉＯＮの少なくとも一つを前記ＷＳｉ2 膜の表面に
選択的に形成することによって、前記含有量の前記低減
を行うことを特徴としている。
【００１２】本発明による相補型半導体装置の製造方法
では、ＷＦ6 ／ＳｉＨ2 Ｃｌ2 を原料ガスとするＣＶＤ
法でＷＳｉ2 膜を形成しているので、ＷＦ6 ／ＳｉＨ4
を原料ガスとするＣＶＤ法で形成されたＷＳｉ2 膜に比
べて、ＷＳｉ2 膜中のＦの濃度が低い。
では、ＷＦ6 ／ＳｉＨ2 Ｃｌ2 を原料ガスとするＣＶＤ
法でＷＳｉ2 膜を形成しているので、ＷＦ6 ／ＳｉＨ4
を原料ガスとするＣＶＤ法で形成されたＷＳｉ2 膜に比
べて、ＷＳｉ2 膜中のＦの濃度が低い。
【００１３】このため、ポリサイド層がゲート電極にな
っている部分のゲート酸化膜が厚膜化してゲート酸化膜
の容量が低下し、相互コンダクタンスが低下することに
よって電流駆動能力が所望の値よりも低下したり、閾値
電圧が所望の値よりも上昇したりすることを抑制するこ
とができる。また、ゲート酸化膜中におけるＢ等の拡散
が増速され、Ｂ等がゲート電極から半導体基板へ突き抜
けて、閾値電圧が所望の値から変動することを抑制する
こともできる。
っている部分のゲート酸化膜が厚膜化してゲート酸化膜
の容量が低下し、相互コンダクタンスが低下することに
よって電流駆動能力が所望の値よりも低下したり、閾値
電圧が所望の値よりも上昇したりすることを抑制するこ
とができる。また、ゲート酸化膜中におけるＢ等の拡散
が増速され、Ｂ等がゲート電極から半導体基板へ突き抜
けて、閾値電圧が所望の値から変動することを抑制する
こともできる。
【００１４】また、ＷＦ6 ／ＳｉＨ4 を原料ガスとする
ＣＶＤ法で形成されたＷＳｉ2 膜では、結晶構造が非晶
質であるので、不純物の拡散速度が非常に速い。これに
対して、ＷＦ6 ／ＳｉＨ2 Ｃｌ2 を原料ガスとするＣＶ
Ｄ法で形成したＷＳｉ2 膜では、結晶構造が多結晶で結
晶粒界が膜厚方向に形成されており、且つＳｉの含有量
が多くて過剰なＳｉが結晶粒界に析出するので、不純物
の拡散速度が遅い。
ＣＶＤ法で形成されたＷＳｉ2 膜では、結晶構造が非晶
質であるので、不純物の拡散速度が非常に速い。これに
対して、ＷＦ6 ／ＳｉＨ2 Ｃｌ2 を原料ガスとするＣＶ
Ｄ法で形成したＷＳｉ2 膜では、結晶構造が多結晶で結
晶粒界が膜厚方向に形成されており、且つＳｉの含有量
が多くて過剰なＳｉが結晶粒界に析出するので、不純物
の拡散速度が遅い。
【００１５】このため、デュアルゲート構造になってい
る第１導電型トランジスタ及び第２導電型トランジスタ
のゲート電極部同士における第１導電型不純物及び第２
導電型不純物の相互拡散が抑制され、不純物濃度の変動
が少なくて、仕事関数の変動も少ない。従って、このこ
とによっても、閾値電圧が所望の値から変動することを
抑制することができる。
る第１導電型トランジスタ及び第２導電型トランジスタ
のゲート電極部同士における第１導電型不純物及び第２
導電型不純物の相互拡散が抑制され、不純物濃度の変動
が少なくて、仕事関数の変動も少ない。従って、このこ
とによっても、閾値電圧が所望の値から変動することを
抑制することができる。
【００１６】しかも、ゲート電極部以外の部分ではＷＳ
ｉ2 膜中のＳｉの含有量を低減させているので、ＷＳｉ
2 膜中の過剰なＳｉによってゲート電極部以外の部分に
おける配線の抵抗値が増大することを抑制することがで
きる。
ｉ2 膜中のＳｉの含有量を低減させているので、ＷＳｉ
2 膜中の過剰なＳｉによってゲート電極部以外の部分に
おける配線の抵抗値が増大することを抑制することがで
きる。
【００１７】
【発明の実施の形態】以下、ＣＭＯＳトランジスタを含
む相補型半導体装置の製造に適用した本発明の一具体例
を、図１を参照しながら説明する。本具体例では、図１
（ａ）に示す様に、Ｓｉ基板２１の表面に、９５０℃の
温度のウエット酸化を行うＬＯＣＯＳ法によってＳｉＯ
2 膜２２を選択的に形成して、素子分離領域を決定す
る。
む相補型半導体装置の製造に適用した本発明の一具体例
を、図１を参照しながら説明する。本具体例では、図１
（ａ）に示す様に、Ｓｉ基板２１の表面に、９５０℃の
温度のウエット酸化を行うＬＯＣＯＳ法によってＳｉＯ
2 膜２２を選択的に形成して、素子分離領域を決定す
る。
【００１８】そして、ＮＭＯＳトランジスタの形成領域
にＰウェル２３を形成し、ソース／ドレイン間のパンチ
スルーを防止するための不純物や閾値電圧を調整するた
めの不純物をＰウェル２３内にイオン注入する。また、
ＰＭＯＳトランジスタの形成領域にＮウェル２４を形成
し、ソース／ドレイン間のパンチスルーを防止するため
の不純物や閾値電圧を調整するための不純物をＮウェル
２４内にイオン注入する。
にＰウェル２３を形成し、ソース／ドレイン間のパンチ
スルーを防止するための不純物や閾値電圧を調整するた
めの不純物をＰウェル２３内にイオン注入する。また、
ＰＭＯＳトランジスタの形成領域にＮウェル２４を形成
し、ソース／ドレイン間のパンチスルーを防止するため
の不純物や閾値電圧を調整するための不純物をＮウェル
２４内にイオン注入する。
【００１９】次に、図１（ｂ）に示す様に、Ｈ2 ／Ｏ2
を燃焼させる８５０℃の温度のパイロジェニック酸化に
よって、膜厚が８ｎｍのＳｉＯ2 膜２５をゲート酸化膜
として素子活性領域の表面に形成する。その後、ＳｉＨ
4 を原料ガスとし、基板温度６２０℃の減圧ＣＶＤ法に
よって、膜厚が７０ｎｍの多結晶Ｓｉ膜２６を堆積させ
る。
を燃焼させる８５０℃の温度のパイロジェニック酸化に
よって、膜厚が８ｎｍのＳｉＯ2 膜２５をゲート酸化膜
として素子活性領域の表面に形成する。その後、ＳｉＨ
4 を原料ガスとし、基板温度６２０℃の減圧ＣＶＤ法に
よって、膜厚が７０ｎｍの多結晶Ｓｉ膜２６を堆積させ
る。
【００２０】そして、供給ガスがＷＦ6 ／ＳｉＨ2 Ｃｌ
2 ／Ａｒ＝２．５／１５０／１００ｓｃｃｍで、圧力４
０Ｐａ、基板温度６８０℃の減圧ＣＶＤ法で多結晶Ｓｉ
膜２６上にＷＳｉ2 膜２７を堆積させ、これらの多結晶
Ｓｉ膜２６とＷＳｉ2 膜２７とでタングステンポリサイ
ド層２８を形成する。
2 ／Ａｒ＝２．５／１５０／１００ｓｃｃｍで、圧力４
０Ｐａ、基板温度６８０℃の減圧ＣＶＤ法で多結晶Ｓｉ
膜２６上にＷＳｉ2 膜２７を堆積させ、これらの多結晶
Ｓｉ膜２６とＷＳｉ2 膜２７とでタングステンポリサイ
ド層２８を形成する。
【００２１】次に、図１（ｃ）に示す様に、リソグラフ
ィでパターニングしたレジスト（図示せず）をマスクに
して、ＮＭＯＳトランジスタの形成領域におけるタング
ステンポリサイド層２８にのみ、１０ｋｅＶの加速エネ
ルギー及び５×１０15ｃｍ-2のドーズ量でＰｈｏｓ+ ３
１をイオン注入する。また、同様に、ＰＭＯＳトランジ
スタの形成領域におけるタングステンポリサイド層２８
にのみ、５ｋｅＶの加速エネルギー及び５×１０15ｃｍ
-2のドーズ量でＢ+ ３２をイオン注入する。
ィでパターニングしたレジスト（図示せず）をマスクに
して、ＮＭＯＳトランジスタの形成領域におけるタング
ステンポリサイド層２８にのみ、１０ｋｅＶの加速エネ
ルギー及び５×１０15ｃｍ-2のドーズ量でＰｈｏｓ+ ３
１をイオン注入する。また、同様に、ＰＭＯＳトランジ
スタの形成領域におけるタングステンポリサイド層２８
にのみ、５ｋｅＶの加速エネルギー及び５×１０15ｃｍ
-2のドーズ量でＢ+ ３２をイオン注入する。
【００２２】その後、リソグラフィでパターニングした
レジスト（図示せず）をマスクにした異方性エッチング
によって、タングステンポリサイド層２８を配線のパタ
ーンに加工する。この配線のうちでＮＭＯＳトランジス
タの形成領域及びＰＭＯＳトランジスタの形成領域にお
ける部分が、ゲート電極になる。
レジスト（図示せず）をマスクにした異方性エッチング
によって、タングステンポリサイド層２８を配線のパタ
ーンに加工する。この配線のうちでＮＭＯＳトランジス
タの形成領域及びＰＭＯＳトランジスタの形成領域にお
ける部分が、ゲート電極になる。
【００２３】次に、図１（ｄ）に示す様に、供給ガスが
ＮＨ3 ／ＳｉＨ2 Ｃｌ2 ／Ｎ2 で基板温度７６０℃の減
圧ＣＶＤ法によって、膜厚が５０ｎｍのＳｉＮ膜３３を
タングステンポリサイド層２８上に堆積させる。そし
て、ＣＭＯＳトランジスタの形成領域にのみ残る様にリ
ソグラフィでレジスト（図示せず）をパターニングし、
このレジストをマスクにしてＳｉＮ膜３３を異方性エッ
チングする。
ＮＨ3 ／ＳｉＨ2 Ｃｌ2 ／Ｎ2 で基板温度７６０℃の減
圧ＣＶＤ法によって、膜厚が５０ｎｍのＳｉＮ膜３３を
タングステンポリサイド層２８上に堆積させる。そし
て、ＣＭＯＳトランジスタの形成領域にのみ残る様にリ
ソグラフィでレジスト（図示せず）をパターニングし、
このレジストをマスクにしてＳｉＮ膜３３を異方性エッ
チングする。
【００２４】その後、ＳｉＮ膜３３を酸化防止マスクに
して、Ｈ2 ／Ｏ2 を燃焼させる８５０℃の温度のパイロ
ジェニック酸化を行う。この結果、ＣＭＯＳトランジス
タの形成領域以外の領域においてタングステンポリサイ
ド層２８が長い配線になっている部分では、ＷＳｉ2 膜
２７中の過剰なＳｉが酸素と反応し、ＷＳｉ2 膜２７の
表面にＳｉＯ2 膜３４が形成されて、ＷＳｉ2 膜２７中
のＳｉの含有量が低減する。
して、Ｈ2 ／Ｏ2 を燃焼させる８５０℃の温度のパイロ
ジェニック酸化を行う。この結果、ＣＭＯＳトランジス
タの形成領域以外の領域においてタングステンポリサイ
ド層２８が長い配線になっている部分では、ＷＳｉ2 膜
２７中の過剰なＳｉが酸素と反応し、ＷＳｉ2 膜２７の
表面にＳｉＯ2 膜３４が形成されて、ＷＳｉ2 膜２７中
のＳｉの含有量が低減する。
【００２５】なお、酸化でＳｉＯ2 膜３４を形成してＷ
Ｓｉ2 膜２７中のＳｉの含有量を低減させる代わりに、
Ｎ2 雰囲気中における窒化でＳｉＮ膜を形成したり、Ｎ
2 Ｏ雰囲気中における酸窒化でＳｉＯＮ膜を形成したり
して、ＷＳｉ2 膜２７中のＳｉの含有量を低減させても
よい。その後、更に、従来公知の工程を実行して、この
半導体装置を完成させる。
Ｓｉ2 膜２７中のＳｉの含有量を低減させる代わりに、
Ｎ2 雰囲気中における窒化でＳｉＮ膜を形成したり、Ｎ
2 Ｏ雰囲気中における酸窒化でＳｉＯＮ膜を形成したり
して、ＷＳｉ2 膜２７中のＳｉの含有量を低減させても
よい。その後、更に、従来公知の工程を実行して、この
半導体装置を完成させる。
【００２６】
【発明の効果】本発明による相補型半導体装置の製造方
法では、デュアルゲート構造のトランジスタの電流駆動
能力が所望の値よりも低下したり閾値電圧が所望の値か
ら変動したりすることを抑制することができるのみなら
ず、ＷＳｉ2 膜中の過剰なＳｉによってゲート電極部以
外の部分における配線の抵抗値が増大することを抑制す
ることもできるので、デュアルゲート構造のトランジス
タが所望の特性を有しており且つ動作速度の速い相補型
半導体装置を製造することができる。
法では、デュアルゲート構造のトランジスタの電流駆動
能力が所望の値よりも低下したり閾値電圧が所望の値か
ら変動したりすることを抑制することができるのみなら
ず、ＷＳｉ2 膜中の過剰なＳｉによってゲート電極部以
外の部分における配線の抵抗値が増大することを抑制す
ることもできるので、デュアルゲート構造のトランジス
タが所望の特性を有しており且つ動作速度の速い相補型
半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の一具体例を工程順に示す側断面図であ
る。
る。
【図２】本発明の原理を示す側断面図であり、（ａ）は
非晶質のＷＳｉ2 膜、（ｂ）は多結晶のＷＳｉ2 膜を夫
々示している。
非晶質のＷＳｉ2 膜、（ｂ）は多結晶のＷＳｉ2 膜を夫
々示している。
２６ 多結晶Ｓｉ膜 ２７ ＷＳｉ2 膜 ２８ タングステンポリサイド層 ３１ Ｐｈｏｓ+ ３２ Ｂ+
Claims (2)
- 【請求項１】 ＷＦ6 ／ＳｉＨ2 Ｃｌ2 を原料ガスとす
るＣＶＤ法でＷＳｉ2 膜を多結晶Ｓｉ膜上に堆積させて
ポリサイド層を形成する工程と、 前記ポリサイド層のうちで第１導電型トランジスタのゲ
ート電極部に第１導電型不純物を導入する工程と、 前記ポリサイド層のうちで第２導電型トランジスタのゲ
ート電極部に第２導電型不純物を導入する工程と、 前記ポリサイド層のうちで前記ゲート電極部以外の部分
における前記ＷＳｉ2膜中のＳｉの含有量を低減させる
工程とを具備することを特徴とする相補型半導体装置の
製造方法。 - 【請求項２】 前記ＷＳｉ2 膜中のＳｉからＳｉＯ2 、
ＳｉＮまたはＳｉＯＮの少なくとも一つを前記ＷＳｉ2
膜の表面に選択的に形成することによって、前記含有量
の前記低減を行うことを特徴とする請求項１記載の相補
型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7264736A JPH0982813A (ja) | 1995-09-19 | 1995-09-19 | 相補型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7264736A JPH0982813A (ja) | 1995-09-19 | 1995-09-19 | 相補型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982813A true JPH0982813A (ja) | 1997-03-28 |
Family
ID=17407463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7264736A Pending JPH0982813A (ja) | 1995-09-19 | 1995-09-19 | 相補型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982813A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001358088A (ja) * | 2000-06-15 | 2001-12-26 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2017022377A (ja) * | 2015-07-14 | 2017-01-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1995
- 1995-09-19 JP JP7264736A patent/JPH0982813A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001358088A (ja) * | 2000-06-15 | 2001-12-26 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2017022377A (ja) * | 2015-07-14 | 2017-01-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10763373B2 (en) | 2015-07-14 | 2020-09-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US11393930B2 (en) | 2015-07-14 | 2022-07-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US12046683B2 (en) | 2015-07-14 | 2024-07-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US12389636B2 (en) | 2015-07-14 | 2025-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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