JPH0982821A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0982821A JPH0982821A JP8110899A JP11089996A JPH0982821A JP H0982821 A JPH0982821 A JP H0982821A JP 8110899 A JP8110899 A JP 8110899A JP 11089996 A JP11089996 A JP 11089996A JP H0982821 A JPH0982821 A JP H0982821A
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- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 同じチップ上に高電圧駆動素子と低電圧駆動
素子とを形成することができる半導体装置を提供するこ
と。 【解決手段】 半導体基板１０にＰ形埋込層１２が上と
なるように、Ｐ形埋込層１２とＮ+ 形埋込層１４とを段
差をもって形成し、Ｐ形埋込層１２とＮ+ 形埋込層１４
との上にそれぞれエピ層１３，１５を形成し、エピ層１
３，１５の表面を平坦化し、かつＰ形埋込層１２とＮ+
形埋込層１４との境界近傍において、Ｐ形埋込層１２上
に隔離領域３２を形成し、Ｎ+ 形埋込層１４上にシンク
領域４２を形成する。
素子とを形成することができる半導体装置を提供するこ
と。 【解決手段】 半導体基板１０にＰ形埋込層１２が上と
なるように、Ｐ形埋込層１２とＮ+ 形埋込層１４とを段
差をもって形成し、Ｐ形埋込層１２とＮ+ 形埋込層１４
との上にそれぞれエピ層１３，１５を形成し、エピ層１
３，１５の表面を平坦化し、かつＰ形埋込層１２とＮ+
形埋込層１４との境界近傍において、Ｐ形埋込層１２上
に隔離領域３２を形成し、Ｎ+ 形埋込層１４上にシンク
領域４２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、より詳しくは、埋込層を段差をも
って形成する半導体装置およびその製造方法に関する。
その製造方法に係り、より詳しくは、埋込層を段差をも
って形成する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】一般的に、ＢｉＣＭＯＳは同じチップ上
にＣＭＯＳとバイポーラ素子を集積する技術である。高
速の特性を有するバイポーラ素子と高集積の特性を有す
るＣＭＯＳ素子を同じチップ上に具現するとき相補的な
作用により性能が低下されることになる。高性能、高集
積のＢｉＣＭＯＳを製造するため、最も広範囲に用いら
れる技術が修正された対ウェル（ｍｏｄｉｆｉｅｄ ｔ
ｗｉｎ ｗｅｌｌ）ＢｉＣＭＯＳ工程である。
にＣＭＯＳとバイポーラ素子を集積する技術である。高
速の特性を有するバイポーラ素子と高集積の特性を有す
るＣＭＯＳ素子を同じチップ上に具現するとき相補的な
作用により性能が低下されることになる。高性能、高集
積のＢｉＣＭＯＳを製造するため、最も広範囲に用いら
れる技術が修正された対ウェル（ｍｏｄｉｆｉｅｄ ｔ
ｗｉｎ ｗｅｌｌ）ＢｉＣＭＯＳ工程である。
【０００３】このようなバイポーラ素子とＣＭＯＳ素子
を組み合せたものを同一基板上に形成する技術に関して
は、従来より多くの文献で開示されている。例えば、特
開昭６４ー２１９４８５号公報には、抵抗率の制御性、
ＭＯＳ素子の電流駆動能力の劣化や信頼性の低下を防止
するために、エピ層をドープすることなく成長し、ウエ
ルは不純物の拡散によって形成することが記載されてい
る。これを達成するために、一導電型の半導体基板に同
導電型の埋込層と反対導電型の埋込層を形成し、この埋
込層上にドーピングしないエピ層を成長し、それぞれの
埋込層上にこの埋込層と同じ導電形の不純物を拡散して
基板と同導電型おび反対導電型のウエルを形成するよう
にしたものである。
を組み合せたものを同一基板上に形成する技術に関して
は、従来より多くの文献で開示されている。例えば、特
開昭６４ー２１９４８５号公報には、抵抗率の制御性、
ＭＯＳ素子の電流駆動能力の劣化や信頼性の低下を防止
するために、エピ層をドープすることなく成長し、ウエ
ルは不純物の拡散によって形成することが記載されてい
る。これを達成するために、一導電型の半導体基板に同
導電型の埋込層と反対導電型の埋込層を形成し、この埋
込層上にドーピングしないエピ層を成長し、それぞれの
埋込層上にこの埋込層と同じ導電形の不純物を拡散して
基板と同導電型おび反対導電型のウエルを形成するよう
にしたものである。
【０００４】また、特開平２−３９６３号公報には、相
補型ＭＯＳトランジスタとＮＰＮバイポーラ・トランジ
スタＰＮＰバイポーラ・トランジスタとを同一半導体基
板上に共存させるＢｉ−ＣＭＯＳ集積回路装置に関する
技術思想が開示されている。この特開平２−３９６３号
公報の場合には、Ｐ型半導体基板上に選択的に第１〜第
３Ｎ+ 埋込層とＰ+ 埋込層と、これらの第１〜第３Ｎ+
埋込層とＰ+ 埋込層を含む基板全面にＮ型半導体薄層を
形成し、このＮ型半導体薄層内に第１Ｎ+ 埋込層と接す
るようにＮウエルを形成し、このＮウエル内にＰチャン
ネルＭＯＳトランジスタを形成し、Ｎ型半導体薄層内に
Ｐ+ 埋込層と接するように第１Ｐウエルを形成し、この
第１Ｐウエル内にＮチャンネルＭＯＳトランジスタを形
成する。また、Ｎ型半導体薄層内に第３Ｎ+ 埋込層に一
部領域に第２Ｐウエルを接するように形成し、この第２
Ｐウエル内にＰＮＰバイポーラ・トラッジスタを形成
し、さらに、第２Ｎ+ 埋込層上に存在するＮ型半導体薄
層の表面の一部除去した領域内にＮＰＮバイポーラ・ト
ランジスタを形成することが示されている。
補型ＭＯＳトランジスタとＮＰＮバイポーラ・トランジ
スタＰＮＰバイポーラ・トランジスタとを同一半導体基
板上に共存させるＢｉ−ＣＭＯＳ集積回路装置に関する
技術思想が開示されている。この特開平２−３９６３号
公報の場合には、Ｐ型半導体基板上に選択的に第１〜第
３Ｎ+ 埋込層とＰ+ 埋込層と、これらの第１〜第３Ｎ+
埋込層とＰ+ 埋込層を含む基板全面にＮ型半導体薄層を
形成し、このＮ型半導体薄層内に第１Ｎ+ 埋込層と接す
るようにＮウエルを形成し、このＮウエル内にＰチャン
ネルＭＯＳトランジスタを形成し、Ｎ型半導体薄層内に
Ｐ+ 埋込層と接するように第１Ｐウエルを形成し、この
第１Ｐウエル内にＮチャンネルＭＯＳトランジスタを形
成する。また、Ｎ型半導体薄層内に第３Ｎ+ 埋込層に一
部領域に第２Ｐウエルを接するように形成し、この第２
Ｐウエル内にＰＮＰバイポーラ・トラッジスタを形成
し、さらに、第２Ｎ+ 埋込層上に存在するＮ型半導体薄
層の表面の一部除去した領域内にＮＰＮバイポーラ・ト
ランジスタを形成することが示されている。
【０００５】Ｂｉ−ＣＭＯＳ集積回路装置に関しては、
さらに、特開平２−１３９９６２号公報に、同一基板上
でエピ成長層の厚みをバイポーラ素子、ｐＭＯＳ素子、
ｎＭＯＳ素子のそれぞれに最適な厚みを有するようにす
ることが記載されている。このように、Ｂｉ−ＣＭＯＳ
集積回路装置のエピ成長層の厚みをバイポーラ素子、ｐ
ＭＯＳ素子、ｎＭＯＳ素子のそれぞれで異ならせること
により、各素子のエピ層を最適化でき、各素子の特性を
最大限に生かせるようにしたものである。
さらに、特開平２−１３９９６２号公報に、同一基板上
でエピ成長層の厚みをバイポーラ素子、ｐＭＯＳ素子、
ｎＭＯＳ素子のそれぞれに最適な厚みを有するようにす
ることが記載されている。このように、Ｂｉ−ＣＭＯＳ
集積回路装置のエピ成長層の厚みをバイポーラ素子、ｐ
ＭＯＳ素子、ｎＭＯＳ素子のそれぞれで異ならせること
により、各素子のエピ層を最適化でき、各素子の特性を
最大限に生かせるようにしたものである。
【０００６】さらに、ＭＯＳトランジスタを絶縁膜上に
形成し、縦型バイポーラ・トランジスタを半導体基板中
に形成することにより、Ｂｉ−ＣＭＯＳ構造の半導体装
置を得ることにより、寄生容量を低減して、高い周波数
での動作を可能にしたことが、特開平０７−０９９２５
９号公報により開示されている。
形成し、縦型バイポーラ・トランジスタを半導体基板中
に形成することにより、Ｂｉ−ＣＭＯＳ構造の半導体装
置を得ることにより、寄生容量を低減して、高い周波数
での動作を可能にしたことが、特開平０７−０９９２５
９号公報により開示されている。
【０００７】このように、高性能、高集積のＢｉ−ＣＭ
ＯＳ集積回路装置を得る別の従来例として、さらに図７
以降に示すような半導体装置が知られている。図７は従
来の半導体装置の構造を示す断面図である。この図７に
おいて、半導体基板１１０にＮ+ 形埋込層１１４が相互
間隔をもって形成されており、Ｎ+ 形埋込層１１４とＮ
+ 形埋込層１１４との間にＰ形埋込層１１２が形成され
てＮ+形埋込層１１４と相互に接している。Ｎ+ 形埋込
層１１４上には、Ｎ形ウェル１１５が形成され、Ｐ形埋
込層１１２上にはＰ形ウェル１１３が形成されており、
Ｎ形ウェル１１５とＰ形ウェル１１３とは相互に接して
いる。一方のＮ形ウェル１１５には深いＮ+ 形領域１１
９がＮ+ 形埋込層１１４と当接するように形成されてい
る。
ＯＳ集積回路装置を得る別の従来例として、さらに図７
以降に示すような半導体装置が知られている。図７は従
来の半導体装置の構造を示す断面図である。この図７に
おいて、半導体基板１１０にＮ+ 形埋込層１１４が相互
間隔をもって形成されており、Ｎ+ 形埋込層１１４とＮ
+ 形埋込層１１４との間にＰ形埋込層１１２が形成され
てＮ+形埋込層１１４と相互に接している。Ｎ+ 形埋込
層１１４上には、Ｎ形ウェル１１５が形成され、Ｐ形埋
込層１１２上にはＰ形ウェル１１３が形成されており、
Ｎ形ウェル１１５とＰ形ウェル１１３とは相互に接して
いる。一方のＮ形ウェル１１５には深いＮ+ 形領域１１
９がＮ+ 形埋込層１１４と当接するように形成されてい
る。
【０００８】また、一方のＰ形ウェル１１３には、深い
Ｎ+ 形領域１１９の下端がＰ形埋込層１１２と当接する
ように形成されている。各Ｎ形ウェル１１５，Ｐ形ウエ
ル１１３が接する部分の半導体基板１１０の表面には、
フィールド酸化膜１２６が形成されて各Ｎ形ウェル１１
５，Ｐ形ウエル１１３間の隔離をなしている。
Ｎ+ 形領域１１９の下端がＰ形埋込層１１２と当接する
ように形成されている。各Ｎ形ウェル１１５，Ｐ形ウエ
ル１１３が接する部分の半導体基板１１０の表面には、
フィールド酸化膜１２６が形成されて各Ｎ形ウェル１１
５，Ｐ形ウエル１１３間の隔離をなしている。
【０００９】図８ないし図１５は、従来の半導体装置の
製造方法をその工程順序にしたがい示す断面図である。
この図８ないし図１５により、従来の半導体装置の製造
方法について説明する。
製造方法をその工程順序にしたがい示す断面図である。
この図８ないし図１５により、従来の半導体装置の製造
方法について説明する。
【００１０】まず、図８に示すように、半導体基板１１
０上に第１酸化膜１２０を形成し、その上面に窒化シリ
コン（Ｓｉ3 Ｎ4 ）膜１３０を蒸着する。そして、Ｐ形
埋込層を形成するためフォトリソグラフィで半導体基板
１１０上にフォトレジスト１５０を形成するが、各フォ
トレジスト１５０は一定の間隔をもって形成する。次い
で、半導体基板１１０にイオンを注入する。
０上に第１酸化膜１２０を形成し、その上面に窒化シリ
コン（Ｓｉ3 Ｎ4 ）膜１３０を蒸着する。そして、Ｐ形
埋込層を形成するためフォトリソグラフィで半導体基板
１１０上にフォトレジスト１５０を形成するが、各フォ
トレジスト１５０は一定の間隔をもって形成する。次い
で、半導体基板１１０にイオンを注入する。
【００１１】次に、図９に示すように、窒化シリコン膜
１３０をエッチングし、フォトレジスト１５０を除去し
た後、選択的酸化法で厚い酸化膜１２１を形成するとと
もに、Ｐ形埋込層１１２を形成する。
１３０をエッチングし、フォトレジスト１５０を除去し
た後、選択的酸化法で厚い酸化膜１２１を形成するとと
もに、Ｐ形埋込層１１２を形成する。
【００１２】次に、図１０に示すように、窒化シリコン
膜１３０および半導体基板１１０上の薄い第１酸化膜１
２０を除去した後、さらに第２酸化膜１２２を形成し、
その上にＮ+ 形埋込層を形成するためのイオンを注入す
る。
膜１３０および半導体基板１１０上の薄い第１酸化膜１
２０を除去した後、さらに第２酸化膜１２２を形成し、
その上にＮ+ 形埋込層を形成するためのイオンを注入す
る。
【００１３】次に、図１１に示すように、拡散でＰ形埋
込層１１２の側面にＰ形埋込層１１２と側面が相互接す
るようにＮ+ 形埋込層１１４を形成し、厚い酸化膜１２
１，第２酸化膜１２２をすべて除去し、イオンを注入し
てエピ層１１８を形成する。
込層１１２の側面にＰ形埋込層１１２と側面が相互接す
るようにＮ+ 形埋込層１１４を形成し、厚い酸化膜１２
１，第２酸化膜１２２をすべて除去し、イオンを注入し
てエピ層１１８を形成する。
【００１４】次いで、半導体基板１１０表面に薄い第３
酸化膜１２３を成長させ、窒化シリコン膜１３２を形成
する。その後、フォトリソグラフィでＰ形埋込層１１２
が形成されている半導体基板１１０上の窒化シリコン膜
１３２の表面にフォトレジスト１５２のパターンを形成
する。
酸化膜１２３を成長させ、窒化シリコン膜１３２を形成
する。その後、フォトリソグラフィでＰ形埋込層１１２
が形成されている半導体基板１１０上の窒化シリコン膜
１３２の表面にフォトレジスト１５２のパターンを形成
する。
【００１５】次に、図１２に示すように、窒化シリコン
膜１３２をエッチングして、パタニングし、フォトレジ
スト１５２をマスクにして半導体基板１１０の全面にイ
オンを注入する。
膜１３２をエッチングして、パタニングし、フォトレジ
スト１５２をマスクにして半導体基板１１０の全面にイ
オンを注入する。
【００１６】次に、図１３に示すように、フォトレジス
ト１５２を除去し、厚い酸化膜１２４を形成しながら同
時にＮ形ウェル１１５を形成する。その後、窒化シリコ
ン膜１３２を除去し、半導体基板１１０の全面にイオン
を注入する。
ト１５２を除去し、厚い酸化膜１２４を形成しながら同
時にＮ形ウェル１１５を形成する。その後、窒化シリコ
ン膜１３２を除去し、半導体基板１１０の全面にイオン
を注入する。
【００１７】次に、図１４に示すように、半導体基板１
１０の表面の第３酸化膜１２３，厚い酸化膜１２４をす
べて除去し、さらに薄い第４酸化膜１２５を形成する。
この第４酸化膜１２５の形成後に、半導体基板１１０に
窒化シリコン膜１３４を蒸着し、その上面にフォトレジ
スト１５４を塗布し、窒化シリコン膜１３４をフォトエ
ッチング法でパタニングする。
１０の表面の第３酸化膜１２３，厚い酸化膜１２４をす
べて除去し、さらに薄い第４酸化膜１２５を形成する。
この第４酸化膜１２５の形成後に、半導体基板１１０に
窒化シリコン膜１３４を蒸着し、その上面にフォトレジ
スト１５４を塗布し、窒化シリコン膜１３４をフォトエ
ッチング法でパタニングする。
【００１８】次に、図１５に示すように、選択酸化法で
フィールド酸化膜１２６を形成する。その後に、フォト
レジスト１５４と窒化シリコン膜１３４とを除去する。
その後、フォトリソグラフィおよびイオン注入で図７に
示すように、一方のＮ形ウェル１１５および一方のＰ形
ウェル１１３に深いＮ+ 形領域を形成する。
フィールド酸化膜１２６を形成する。その後に、フォト
レジスト１５４と窒化シリコン膜１３４とを除去する。
その後、フォトリソグラフィおよびイオン注入で図７に
示すように、一方のＮ形ウェル１１５および一方のＰ形
ウェル１１３に深いＮ+ 形領域を形成する。
【００１９】このような従来の半導体装置とその製造方
法においては、フィールド酸化膜で各ウェルの間が隔離
されているＰ形ウェル内にはＮＭＯＳ素子とキャパシタ
を形成し、Ｎ形ウェル内にはＰＭＯＳ素子とバイポーラ
素子を形成して高性能、高集積のＢｉＣＭＯＳが形成さ
れる。
法においては、フィールド酸化膜で各ウェルの間が隔離
されているＰ形ウェル内にはＮＭＯＳ素子とキャパシタ
を形成し、Ｎ形ウェル内にはＰＭＯＳ素子とバイポーラ
素子を形成して高性能、高集積のＢｉＣＭＯＳが形成さ
れる。
【００２０】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置とその製造方法においては、Ｐ形埋込層
とＮ形埋込層およびＰ形ウェルとＮ形ウェルを形成する
ため三つのフォトレジストのマスクを用いなければなら
ないので、工程が複雑であるという課題を有している。
来の半導体装置とその製造方法においては、Ｐ形埋込層
とＮ形埋込層およびＰ形ウェルとＮ形ウェルを形成する
ため三つのフォトレジストのマスクを用いなければなら
ないので、工程が複雑であるという課題を有している。
【００２１】さらに、側面が当接するＰ形埋込層とＮ形
埋込層が一直線上に形成され、その上にエピ層が形成さ
れ、エピ層に注入されたイオンが拡散されて各ウェルが
形成されるため、各埋込層上に形成される各ウェルの厚
さが同一に形成される。
埋込層が一直線上に形成され、その上にエピ層が形成さ
れ、エピ層に注入されたイオンが拡散されて各ウェルが
形成されるため、各埋込層上に形成される各ウェルの厚
さが同一に形成される。
【００２２】したがって、各ウェルに形成される素子は
同様の電圧で駆動されるため、高電圧で駆動される素子
と低電圧で駆動される素子とを同じチップ上に形成でき
ないという課題があった。
同様の電圧で駆動されるため、高電圧で駆動される素子
と低電圧で駆動される素子とを同じチップ上に形成でき
ないという課題があった。
【００２３】
【課題を解決するための手段】上記従来の課題を解決す
ために、本発明の半導体装置は、半導体基板に相互段差
をもって第１導電型の埋込層と第２導電型の埋込層を形
成する。第１導電型の埋込層と前記第２導電型の埋込層
上に形成されているエピ層において第１導電形の埋込層
上に隔離領域を形成する。
ために、本発明の半導体装置は、半導体基板に相互段差
をもって第１導電型の埋込層と第２導電型の埋込層を形
成する。第１導電型の埋込層と前記第２導電型の埋込層
上に形成されているエピ層において第１導電形の埋込層
上に隔離領域を形成する。
【００２４】また、本発明の半導体装置の製造方法は、
半導体基板に相互に間隔を置いた領域へのイオン注入と
拡散とにより半導体基板に第１導電形の埋込層と第２導
電形の埋込層を相互に段差をもって形成する。この第１
導電形の埋込層と第２導電形の埋込層の形成後に、半導
体基板に成長させた１次エピ層において第２導電型の埋
込層に対する第１導電形の埋込層の境界付近で、この第
１導電形の埋込層上に第１次隔離壁を形成する。第１次
隔離壁の形成後に半導体基板に２次エピ層を成長させ、
この２次エピ層の成長の際に上部を拡散させる。
半導体基板に相互に間隔を置いた領域へのイオン注入と
拡散とにより半導体基板に第１導電形の埋込層と第２導
電形の埋込層を相互に段差をもって形成する。この第１
導電形の埋込層と第２導電形の埋込層の形成後に、半導
体基板に成長させた１次エピ層において第２導電型の埋
込層に対する第１導電形の埋込層の境界付近で、この第
１導電形の埋込層上に第１次隔離壁を形成する。第１次
隔離壁の形成後に半導体基板に２次エピ層を成長させ、
この２次エピ層の成長の際に上部を拡散させる。
【００２５】
【発明の実施の形態】次に、本発明の半導体装置および
その製造方法の好ましい一実施の形態について図面に基
づき説明する。図１は本発明による半導体装置の一実施
の形態の構造を示す断面図である。この図１に示す本発
明の半導体装置の一実施の形態では、半導体基板１０に
Ｐ形埋込層１２が相互に間隔をもって形成されていると
ともにＮ+ 形埋込層１４が形成されているが、Ｎ+ 形埋
込層１４はＰ形埋込層１２とＰ形埋込層１２との間にＰ
形埋込層１２と段差をもって形成される。ここで、Ｐ形
埋込層１２はＮ+ 形埋込層１４より上に形成される。
その製造方法の好ましい一実施の形態について図面に基
づき説明する。図１は本発明による半導体装置の一実施
の形態の構造を示す断面図である。この図１に示す本発
明の半導体装置の一実施の形態では、半導体基板１０に
Ｐ形埋込層１２が相互に間隔をもって形成されていると
ともにＮ+ 形埋込層１４が形成されているが、Ｎ+ 形埋
込層１４はＰ形埋込層１２とＰ形埋込層１２との間にＰ
形埋込層１２と段差をもって形成される。ここで、Ｐ形
埋込層１２はＮ+ 形埋込層１４より上に形成される。
【００２６】Ｐ形埋込層１２とＮ+ 形埋込層１４上には
エピタキシャル層（またはエピ層：以下、エピ層とい
う）１３，１５が形成されている。エピ層１３，１５の
表面は段差のないように平坦に形成されているので、Ｐ
形埋込層１２上のエピ層１３がＮ+ 形埋込層１４上のエ
ピ層１５より厚く形成されている。Ｎ+ 形埋込層１４と
境界付近のＰ形埋込層１２上のエピ層には隔離領域３２
が形成されており、Ｎ+ 形埋込層１４上のエピ層１５に
はシンク領域４２が形成されている。
エピタキシャル層（またはエピ層：以下、エピ層とい
う）１３，１５が形成されている。エピ層１３，１５の
表面は段差のないように平坦に形成されているので、Ｐ
形埋込層１２上のエピ層１３がＮ+ 形埋込層１４上のエ
ピ層１５より厚く形成されている。Ｎ+ 形埋込層１４と
境界付近のＰ形埋込層１２上のエピ層には隔離領域３２
が形成されており、Ｎ+ 形埋込層１４上のエピ層１５に
はシンク領域４２が形成されている。
【００２７】図２ないし図６は本発明による半導体装置
の製造方法の一実施の形態を説明するための工程説明図
であり、各工程説明ごとに断面した断面図である。次
に、この図２〜図６により、本発明による半導体装置の
製造方法の一実施の形態を説明する。
の製造方法の一実施の形態を説明するための工程説明図
であり、各工程説明ごとに断面した断面図である。次
に、この図２〜図６により、本発明による半導体装置の
製造方法の一実施の形態を説明する。
【００２８】まず、図２に示すように、半導体基板１０
の表面にフォトリソグラフィで相互間隔を置いたフォト
レジスト５０のパターンを形成し、半導体基板１０をエ
ッチングする。半導体基板１０にドーピング水準１〜５
Ｅ15ｉｏｎｓ／ｃｍ2 でＮ+形イオンを注入する。
の表面にフォトリソグラフィで相互間隔を置いたフォト
レジスト５０のパターンを形成し、半導体基板１０をエ
ッチングする。半導体基板１０にドーピング水準１〜５
Ｅ15ｉｏｎｓ／ｃｍ2 でＮ+形イオンを注入する。
【００２９】次に、図３に示すように、半導体基板１０
のフォトレジスト５０を除去し、Ｐ形イオンをドーピン
グ水準１〜３Ｅ13ｉｏｎｓ／ｃｍ2 で注入する。
のフォトレジスト５０を除去し、Ｐ形イオンをドーピン
グ水準１〜３Ｅ13ｉｏｎｓ／ｃｍ2 で注入する。
【００３０】次に、図４に示すように、拡散でＮ+ 形埋
込層１４とＰ形埋込層１２を形成する。半導体基板１０
がエッチングされた部分にＮ+ 形埋込層１４が形成さ
れ、エッチングされない半導体基板１０にＰ形埋込層１
２が形成されて、Ｎ+ 形埋込層１４とＰ形埋込層１２と
の間に段差が形成される。段差がある埋込層１２，１４
上に４〜５μｍ厚さのエピ層１３，１５を成長させる。
込層１４とＰ形埋込層１２を形成する。半導体基板１０
がエッチングされた部分にＮ+ 形埋込層１４が形成さ
れ、エッチングされない半導体基板１０にＰ形埋込層１
２が形成されて、Ｎ+ 形埋込層１４とＰ形埋込層１２と
の間に段差が形成される。段差がある埋込層１２，１４
上に４〜５μｍ厚さのエピ層１３，１５を成長させる。
【００３１】次に、図５に示すように、エピ層１３，１
５をポリシングすることにより、半導体基板１０を平坦
化し、その後イオンを注入し、拡散を通じてエピ層１
３，１５に第１次隔離領域となる隔離領域３０と１次シ
ンク領域となるシンク領域４０とを同時に形成する。こ
のとき、エピ層１３，１５の平坦化過程を経た後のＰ形
埋込層１２上のエピ層１３の厚さは１〜２μｍ程度であ
り、Ｎ+ 形埋込層１４上のエピ層１５の厚さは２〜３μ
ｍ程度である。Ｎ+ 形埋込層１４との境界付近のＰ形埋
込層１２上のエピ層１３には隔離領域３０を形成し、Ｎ
+ 形埋込層１４上のエピ層１５にはシンク領域４０を形
成する。
５をポリシングすることにより、半導体基板１０を平坦
化し、その後イオンを注入し、拡散を通じてエピ層１
３，１５に第１次隔離領域となる隔離領域３０と１次シ
ンク領域となるシンク領域４０とを同時に形成する。こ
のとき、エピ層１３，１５の平坦化過程を経た後のＰ形
埋込層１２上のエピ層１３の厚さは１〜２μｍ程度であ
り、Ｎ+ 形埋込層１４上のエピ層１５の厚さは２〜３μ
ｍ程度である。Ｎ+ 形埋込層１４との境界付近のＰ形埋
込層１２上のエピ層１３には隔離領域３０を形成し、Ｎ
+ 形埋込層１４上のエピ層１５にはシンク領域４０を形
成する。
【００３２】このように、エピ層１３，１５に隔離領域
３０とシンク領域４０とを予め確保することにより、第
２次エピタキシャル成長の際、この隔離領域３０とシン
ク領域４０の上部が拡散されるので、隔離領域３０とシ
ンク領域４０の面積を縮めることができる。
３０とシンク領域４０とを予め確保することにより、第
２次エピタキシャル成長の際、この隔離領域３０とシン
ク領域４０の上部が拡散されるので、隔離領域３０とシ
ンク領域４０の面積を縮めることができる。
【００３３】次に、図６に示すように、第２次エピタキ
シャル成長させてエピ層１３，１５と、前記の隔離領域
３０、シンク領域４０の部位にそれぞれ第２次の隔離領
域となる隔離領域３２と、２次のシンク領域となるシン
ク領域４２とを完成する。以後の工程は通常の方法によ
る。
シャル成長させてエピ層１３，１５と、前記の隔離領域
３０、シンク領域４０の部位にそれぞれ第２次の隔離領
域となる隔離領域３２と、２次のシンク領域となるシン
ク領域４２とを完成する。以後の工程は通常の方法によ
る。
【００３４】なお、本発明による半導体製造方法におい
て、シンク領域４２は必要に応じて形成しないことがで
きるし、他の領域に形成することもできる。
て、シンク領域４２は必要に応じて形成しないことがで
きるし、他の領域に形成することもできる。
【００３５】シンク領域４２の形成の可否にしたがい、
本発明による半導体装置の製造方法でＣＭＯＳ，ＮＭＯ
Ｓ，ＰＭＯＳ，ＢｉＣＭＯＳ，ＢＩＰＯＬＡＲなどの多
様なトランジスタを製造することができる。
本発明による半導体装置の製造方法でＣＭＯＳ，ＮＭＯ
Ｓ，ＰＭＯＳ，ＢｉＣＭＯＳ，ＢＩＰＯＬＡＲなどの多
様なトランジスタを製造することができる。
【００３６】以上、詳細に説明したように本実施の形態
の半導体装置によれば、第１導電型の埋込層と第２導電
型の埋込層を段差をもって形成しているので、第１導電
形の埋込層上に形成されているエピ層の厚さが第２導電
形埋込層上に形成されているエピ層の厚さよりも厚く形
成され、第１導電形の埋込層上のエピ層における駆動電
圧の低い低電圧素子と第２導電形埋込層上の駆動電圧の
高い高電圧素子とを同時に形成するようになる。
の半導体装置によれば、第１導電型の埋込層と第２導電
型の埋込層を段差をもって形成しているので、第１導電
形の埋込層上に形成されているエピ層の厚さが第２導電
形埋込層上に形成されているエピ層の厚さよりも厚く形
成され、第１導電形の埋込層上のエピ層における駆動電
圧の低い低電圧素子と第２導電形埋込層上の駆動電圧の
高い高電圧素子とを同時に形成するようになる。
【００３７】また、本実施の形態における半導体装置の
製造方法によれば、半導体基板に相互に間隔を置いた領
域へのイオン注入と拡散とにより、第１導電形の埋込層
と第２導電形の埋込層を相互に段差をもって形成後に、
１次エピ層において第１導電形の埋込層上に第１次隔離
壁を形成し、第１次隔離壁の形成後に半導体基板に２次
エピ層の成長の際に上部を拡散させることにより、第１
次隔離壁と２次隔離壁を短縮し、集積度を向上させるこ
とになる。
製造方法によれば、半導体基板に相互に間隔を置いた領
域へのイオン注入と拡散とにより、第１導電形の埋込層
と第２導電形の埋込層を相互に段差をもって形成後に、
１次エピ層において第１導電形の埋込層上に第１次隔離
壁を形成し、第１次隔離壁の形成後に半導体基板に２次
エピ層の成長の際に上部を拡散させることにより、第１
次隔離壁と２次隔離壁を短縮し、集積度を向上させるこ
とになる。
【００３８】
【発明の効果】以上説明したように、本発明の半導体装
置装置によれば、半導体基板に相互段差をもって第１導
電型の埋込層と第２導電形の埋込層を形成し、この第１
導電型の埋込層と第２導電形の埋込層上のエピ層におい
て第１導電型の埋込層にエピ層を隔離する隔離層を形成
するようにしたので、段差がある埋込層上に形成された
エピ層の厚さを異ならせることができる。
置装置によれば、半導体基板に相互段差をもって第１導
電型の埋込層と第２導電形の埋込層を形成し、この第１
導電型の埋込層と第２導電形の埋込層上のエピ層におい
て第１導電型の埋込層にエピ層を隔離する隔離層を形成
するようにしたので、段差がある埋込層上に形成された
エピ層の厚さを異ならせることができる。
【００３９】したがって、駆動電圧が高い素子と駆動電
圧が低い素子とが１チップ上に同時に形成され、少なく
とも、隔離領域の拡散時間を縮めることにより、集積度
を高めて半導体装置の性能を向上させることができる。
圧が低い素子とが１チップ上に同時に形成され、少なく
とも、隔離領域の拡散時間を縮めることにより、集積度
を高めて半導体装置の性能を向上させることができる。
【００４０】また、本発明の半導体装置の製造方法によ
れば、半導体基板に相互に間隔を置いてエッチングした
領域に第２導電形のイオンを注入し、エッチングしない
領域に第１導電形のイオンを注入して拡散することによ
り、半導体基板に第１導電形の埋込層と第２導電形の埋
込層を相互に段差をもって形成し、半導体基板上のエピ
層における第１導電形の埋込層に第１次隔離壁を形成
し、半導体基板上に成長した２次エピ層に第２次隔離壁
を形成するようにしので、駆動電圧の高い素子と駆動電
圧の低い素子とが同時に形成でき、製造工程を短縮化す
ることができる。
れば、半導体基板に相互に間隔を置いてエッチングした
領域に第２導電形のイオンを注入し、エッチングしない
領域に第１導電形のイオンを注入して拡散することによ
り、半導体基板に第１導電形の埋込層と第２導電形の埋
込層を相互に段差をもって形成し、半導体基板上のエピ
層における第１導電形の埋込層に第１次隔離壁を形成
し、半導体基板上に成長した２次エピ層に第２次隔離壁
を形成するようにしので、駆動電圧の高い素子と駆動電
圧の低い素子とが同時に形成でき、製造工程を短縮化す
ることができる。
【００４１】加えて、段差のある第１導電形の埋込層と
第２導電形の埋込層の形成が一つのマスク工程で可能で
あるから、製造工程を単純化できる。
第２導電形の埋込層の形成が一つのマスク工程で可能で
あるから、製造工程を単純化できる。
【００４２】さらに、少なくとも隔離領域の拡散時間を
短縮することができ、それに伴い、集積度を高めて半導
体装置の性能を向上させることができる。
短縮することができ、それに伴い、集積度を高めて半導
体装置の性能を向上させることができる。
【図１】本発明の半導体装置の一実施の形態の構造を示
す断面図。
す断面図。
【図２】本発明の半導体装置の製造方法の一実施の形態
におけるＮ+ 形イオンの注入工程の工程説明図。
におけるＮ+ 形イオンの注入工程の工程説明図。
【図３】本発明の半導体装置の製造方法の一実施の形態
におけるＰ形イオンの注入工程の工程説明図。
におけるＰ形イオンの注入工程の工程説明図。
【図４】本発明の半導体装置の製造方法の一実施の形態
における半導体基板にＮ+ 形埋込層とＰ形埋込層の形成
工程の工程説明図。
における半導体基板にＮ+ 形埋込層とＰ形埋込層の形成
工程の工程説明図。
【図５】本発明の半導体装置の製造方法の一実施の形態
におけるエピ層に第１次の隔離領域とシンク領域との形
成工程の工程説明図。
におけるエピ層に第１次の隔離領域とシンク領域との形
成工程の工程説明図。
【図６】本発明の半導体装置の製造方法の一実施の形態
におけるエピ層に第２次の隔離領域とシンク領域との形
成工程の工程説明図。
におけるエピ層に第２次の隔離領域とシンク領域との形
成工程の工程説明図。
【図７】従来の半導体装置の構造を示す断面図。
【図８】従来の半導体装置の製造方法におけるイオン注
入工程の工程説明図。
入工程の工程説明図。
【図９】従来の半導体装置の製造方法における厚い酸化
膜とＰ形埋込層との形成工程の工程説明図。
膜とＰ形埋込層との形成工程の工程説明図。
【図１０】従来の半導体装置の製造方法におけるＮ+ 形
埋込層の形成工程の工程説明図。
埋込層の形成工程の工程説明図。
【図１１】従来の半導体装置の製造方法におけるＰ形埋
込層上に酸化膜と窒化シリコン膜を介してフォトレジス
トをパターニングする工程説明図。
込層上に酸化膜と窒化シリコン膜を介してフォトレジス
トをパターニングする工程説明図。
【図１２】従来の半導体装置の製造方法における窒化シ
リコン膜のパターン化後にイオンの注入工程の説明図。
リコン膜のパターン化後にイオンの注入工程の説明図。
【図１３】従来の半導体装置の製造方法におけるＮ形ウ
エルの形成とイオン注入工程の工程説明図。
エルの形成とイオン注入工程の工程説明図。
【図１４】従来の半導体装置の製造方法における窒化シ
リコン膜のパターニングの工程説明図。
リコン膜のパターニングの工程説明図。
【図１５】従来の半導体装置の製造方法における選択酸
化法によりフィールド酸化膜の形成工程の工程説明図。
化法によりフィールド酸化膜の形成工程の工程説明図。
１０ 半導体基板 １２ Ｐ形埋込層 １３，１５ エピ層 １４ Ｎ+ 形埋込層 ３０，３２ 隔離領域 ４０，４２ シンク領域 ５０ フォトレジスト
Claims (12)
- 【請求項１】 半導体基板に相互段差をもって形成され
ている第１導電型の埋込層と第２導電型の埋込層と、 前記第１導電型の埋込層と前記第２導電型の埋込層上に
形成されているエピ層と、 前記第１導電型の埋込層上のエピ層に形成され、前記エ
ピ層を多数の領域に隔離する隔離領域と、を含むことを
特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記第１導電型上のエピ層の厚さが１〜２μｍであるこ
とを特徴とする半導体装置。 - 【請求項３】 請求項１または２記載の半導体装置にお
いて、 前記第２導電型上のエピ層の厚さが２〜３μｍであるこ
とを特徴とする半導体装置。 - 【請求項４】 半導体基板にフォトリソグラフィで相互
に間隔を置いたフォトレジストを形成し、前記半導体基
板をエッチングした後、第２導電型のイオンを注入する
第１工程と、 前記フォトレジストを除去した後、前記半導体基板に第
１導電型のイオンを注入する第２工程と、 前記第１導電型のイオンと前記第２導電型のイオンを拡
散し、前記半導体基板に第１導電型の埋込層と第２導電
型の埋込層を相互に段差をもって形成する第３工程と、 前記半導体基板に第１次エピタキシャル成長でエピ層を
形成する第４工程と、 前記第２導電型の埋込層との境界付近の前記第１導電型
の埋込層上に形成されている前記第１次エピ層に第１次
隔離領域を形成する第５工程と、 前記半導体基板に第２次エピ層を形成するとともに第２
次隔離領域を形成する第６工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 前記第５工程は前記第２導電形上の第１次エピ層に前記
第１次隔離領域とともに第１次シンク領域を形成し、か
つ前記第６工程は前記第２次隔離領域と第２次シンク領
域とを形成することを特徴とする半導体装置の製造方
法。 - 【請求項６】 請求項４記載の半導体装置の製造方法に
おいて、 前記第２導電型のイオンをドーズ１〜５Ｅ15ｉｏｎｓ／
ｃｍ2 で注入することを特徴とする半導体装置の製造方
法。 - 【請求項７】 請求項４または６記載の半導体装置の製
造方法において、 前記第１導電型のイオンをドーズ１〜３Ｅ13ｉｏｎｓ／
ｃｍ2 で注入することを特徴とする半導体装置の製造方
法。 - 【請求項８】 請求項４記載の半導体装置の製造方法に
おいて、 前記第１次エピタキシャル成長で４〜５μｍのエピ層を
形成することを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項４記載の半導体装置の製造方法に
おいて、 前記第４工程で前記エピ層の平坦化を行った前記第１導
電型の埋込層上に前記エピ層の厚さを１〜２μｍで形成
することを特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項４または９記載の半導体装置の
製造方法において、 前記第４工程で前記エピ層の平坦化を行って前記第２導
電形埋込層上に前記エピ層の厚さを２〜３μｍで形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項１１】 請求項４記載の半導体装置の製造方法
において、 前記第４工程で前記エピ層の平坦化を行って前記第１導
電形の埋込層上の前記エピ層の厚さを１〜２μｍで形成
することを特徴とする半導体装置の製造方法。 - 【請求項１２】 請求項４または９記載の半導体装置の
製造方法において、 前記第４工程で前記エピ層の平坦化を行って前記第２導
電型の埋込層上の前記エピ層の厚さを２〜３μｍで形成
することを特徴とする半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950030121A KR100188096B1 (ko) | 1995-09-14 | 1995-09-14 | 반도체 장치 및 그 제조 방법 |
| KR1995P-30121 | 1995-09-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982821A true JPH0982821A (ja) | 1997-03-28 |
| JP3974205B2 JP3974205B2 (ja) | 2007-09-12 |
Family
ID=19426878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11089996A Expired - Fee Related JP3974205B2 (ja) | 1995-09-14 | 1996-05-01 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5716887A (ja) |
| JP (1) | JP3974205B2 (ja) |
| KR (1) | KR100188096B1 (ja) |
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| KR100943500B1 (ko) * | 2007-12-27 | 2010-02-22 | 주식회사 동부하이텍 | 반도체 소자 동시 제조 방법 |
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| JP3393544B2 (ja) * | 1997-02-26 | 2003-04-07 | シャープ株式会社 | 半導体装置の製造方法 |
| KR100239402B1 (ko) * | 1997-04-02 | 2000-02-01 | 김영환 | 반도체 소자의 웰과 그 형성방법 |
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1995
- 1995-09-14 KR KR1019950030121A patent/KR100188096B1/ko not_active Expired - Fee Related
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1996
- 1996-05-01 JP JP11089996A patent/JP3974205B2/ja not_active Expired - Fee Related
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|---|---|
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