JPH098861A - パッケージ実装検出回路 - Google Patents
パッケージ実装検出回路Info
- Publication number
- JPH098861A JPH098861A JP7157427A JP15742795A JPH098861A JP H098861 A JPH098861 A JP H098861A JP 7157427 A JP7157427 A JP 7157427A JP 15742795 A JP15742795 A JP 15742795A JP H098861 A JPH098861 A JP H098861A
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- Japan
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- circuit
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- Granted
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- 238000001514 detection method Methods 0.000 claims description 37
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 230000005540 biological transmission Effects 0.000 claims description 5
- 230000010354 integration Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
Landscapes
- Small-Scale Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【目的】 アドレス信号の入力端子の数を従来の方式に
比べ減らし、パッケージの主機能用入出力端子数の制限
を緩和する。 【構成】 複数のパッケージ３０〜３８と、該パッケー
ジ３０〜３８に実装位置を示す複数のアドレス信号を出
力する複数の共通部１と、前記パッケージ３０〜３８及
び前記共通部１を接続している接続回路２とを有してい
る。前記共通部１には、それぞれデューティの異なるパ
ルスのアドレス信号を出力する複数の発信回路１１〜１
３を備えている。前記パッケージ３０〜３８の各々は、
アドレス信号を検出する検出部４０〜４８を備えてい
る。
比べ減らし、パッケージの主機能用入出力端子数の制限
を緩和する。 【構成】 複数のパッケージ３０〜３８と、該パッケー
ジ３０〜３８に実装位置を示す複数のアドレス信号を出
力する複数の共通部１と、前記パッケージ３０〜３８及
び前記共通部１を接続している接続回路２とを有してい
る。前記共通部１には、それぞれデューティの異なるパ
ルスのアドレス信号を出力する複数の発信回路１１〜１
３を備えている。前記パッケージ３０〜３８の各々は、
アドレス信号を検出する検出部４０〜４８を備えてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、通信装置等の装置に実
装されるパッケージの実装位置を検出するパッケージ実
装検出回路に関する。
装されるパッケージの実装位置を検出するパッケージ実
装検出回路に関する。
【０００２】
【従来の技術】図５は、従来の通信装置等の装置に９枚
のパッケージ１１０，１２０〜１８０を実装する例を示
している。これらのパッケージ１１０、１２０〜１８０
は接続回路２００に接続されている。また、パッケージ
１１０、１２０〜１８０は、それぞれに判別回路１１５
〜１１８が備えられている。
のパッケージ１１０，１２０〜１８０を実装する例を示
している。これらのパッケージ１１０、１２０〜１８０
は接続回路２００に接続されている。また、パッケージ
１１０、１２０〜１８０は、それぞれに判別回路１１５
〜１１８が備えられている。
【０００３】一つのパッケージ１１０を実装すると、割
り当てされたアドレスに応じて接続が決定された接続回
路２００によって、入力端子１１１〜１１４を介してＬ
レベルが判別回路１１５に入力される。同様に、パッケ
ージ１２０は、入力端子１２１〜１２４を介してＬレベ
ルが判別回路１１６に入力され、パッケージ１８０は、
入力端子１８１〜１８４を介してＬレベルが判別回路１
１６に入力されて各パッケージにおいてアドレスを検出
していた。
り当てされたアドレスに応じて接続が決定された接続回
路２００によって、入力端子１１１〜１１４を介してＬ
レベルが判別回路１１５に入力される。同様に、パッケ
ージ１２０は、入力端子１２１〜１２４を介してＬレベ
ルが判別回路１１６に入力され、パッケージ１８０は、
入力端子１８１〜１８４を介してＬレベルが判別回路１
１６に入力されて各パッケージにおいてアドレスを検出
していた。
【０００４】また、従来技術として、特開平４−３２１
３４７号公報には、複数のユニットと、装置へのそれら
の実装状態を検出する検出部を有するユニット実装検出
回路が開示されている。
３４７号公報には、複数のユニットと、装置へのそれら
の実装状態を検出する検出部を有するユニット実装検出
回路が開示されている。
【０００５】
【発明が解決しようとする課題】このような従来の方式
では、２値のレベル信号により各パッケージで実装位置
を検出していたので、パッケージ枚数がｍの場合、２進
符号を使用しているのでアドレス信号がｌｏｇ2 ｍ本必
要であり、パッケージのコネクタの端子不足に陥りやす
いという問題がある。
では、２値のレベル信号により各パッケージで実装位置
を検出していたので、パッケージ枚数がｍの場合、２進
符号を使用しているのでアドレス信号がｌｏｇ2 ｍ本必
要であり、パッケージのコネクタの端子不足に陥りやす
いという問題がある。
【０００６】
【課題を解決するための手段】本発明のパッケージ実装
検出回路によれば、装置に実装される複数のパッケージ
と、該パッケージに実装位置を示す複数のアドレス信号
を出力する共通部とを有するパッケージ実装検出回路に
おいて、それぞれデューティの異なるパルスのアドレス
信号を出力する複数の発信回路を備え、前記パッケージ
の各々は、前記アドレス信号を検出する検出部を備え、
該検出部は、前記アドレス信号を２値信号に変換して、
前記アドレス情報を出力することを各々の前記パッケー
ジごとに行なうことを特徴とするパッケージ実装検出回
路が得られる。
検出回路によれば、装置に実装される複数のパッケージ
と、該パッケージに実装位置を示す複数のアドレス信号
を出力する共通部とを有するパッケージ実装検出回路に
おいて、それぞれデューティの異なるパルスのアドレス
信号を出力する複数の発信回路を備え、前記パッケージ
の各々は、前記アドレス信号を検出する検出部を備え、
該検出部は、前記アドレス信号を２値信号に変換して、
前記アドレス情報を出力することを各々の前記パッケー
ジごとに行なうことを特徴とするパッケージ実装検出回
路が得られる。
【０００７】
【作用】複数のパッケージの実装時には、発信回路のそ
れぞれと検出部が予め固定割り当てされたアドレスに応
じで接続が決定された接続回路によってお互いに接続さ
れる。検出部は、アドレス信号を２値信号に変換してア
ドレス情報を出力することを各々のパッケージごとに行
なう。
れぞれと検出部が予め固定割り当てされたアドレスに応
じで接続が決定された接続回路によってお互いに接続さ
れる。検出部は、アドレス信号を２値信号に変換してア
ドレス情報を出力することを各々のパッケージごとに行
なう。
【０００８】
【実施例】次に、図面を参照して本発明のパッケージ実
装検出回路について説明する。
装検出回路について説明する。
【０００９】図１は本発明のパッケージ実装検出回路の
第１実施例を示すブロック図である。
第１実施例を示すブロック図である。
【００１０】図１を参照して、パッケージ実装検出回路
は、装置に実装される複数のパッケージ３０〜３８（こ
の実施例では９枚のパッケージを示した）と、パッケー
ジ３０〜３８に実装位置を示す複数のアドレス信号を出
力する複数の共通部１と、パッケージ３０〜３８及び共
通部１を接続している接続回路２とを有している。
は、装置に実装される複数のパッケージ３０〜３８（こ
の実施例では９枚のパッケージを示した）と、パッケー
ジ３０〜３８に実装位置を示す複数のアドレス信号を出
力する複数の共通部１と、パッケージ３０〜３８及び共
通部１を接続している接続回路２とを有している。
【００１１】共通部１には、繰り返し周期は同じである
が、アドレス情報を示すｎ進数の数値に応じて、それぞ
れデューティの異なるパルスのアドレス信号を出力する
複数の発信回路１１〜１３を備えている。パッケージ３
０〜３８の各々は、アドレス信号を検出する検出部４０
〜４８を備えている。
が、アドレス情報を示すｎ進数の数値に応じて、それぞ
れデューティの異なるパルスのアドレス信号を出力する
複数の発信回路１１〜１３を備えている。パッケージ３
０〜３８の各々は、アドレス信号を検出する検出部４０
〜４８を備えている。
【００１２】パッケージ３０は、上位入力端子２０と下
位入力端子７０とを有し、これらの端子２０、７０が接
続回路２によって発信回路１１に接続されている。ま
た、パッケージ４１は、上位入力端子２１と下位入力端
子７１とを有し、上位入力端子２１が発信回路１１に接
続され、下位入力端子７１が発信回路１２に接続され、
パッケージ３８は、上位入力端子２８と下位入力端子７
８とを有し、これらの端子２８、７８が発信回路１３に
接続されている。
位入力端子７０とを有し、これらの端子２０、７０が接
続回路２によって発信回路１１に接続されている。ま
た、パッケージ４１は、上位入力端子２１と下位入力端
子７１とを有し、上位入力端子２１が発信回路１１に接
続され、下位入力端子７１が発信回路１２に接続され、
パッケージ３８は、上位入力端子２８と下位入力端子７
８とを有し、これらの端子２８、７８が発信回路１３に
接続されている。
【００１３】複数のパッケージ３０〜３８の実装時に
は、発信回路１１〜１３のそれぞれと検出部４０〜４８
が予め固定割り当てされたアドレスに応じて接続が決定
された接続回路２によってお互いに接続される。検出部
４０〜４８は、アドレス信号を２値信号に変換して、ア
ドレス情報を出力することを各々のパッケージ３０〜３
８ごとに行なう。
は、発信回路１１〜１３のそれぞれと検出部４０〜４８
が予め固定割り当てされたアドレスに応じて接続が決定
された接続回路２によってお互いに接続される。検出部
４０〜４８は、アドレス信号を２値信号に変換して、ア
ドレス情報を出力することを各々のパッケージ３０〜３
８ごとに行なう。
【００１４】検出部４０は、図２に示すように、積分回
路５２，５４と、Ａ／Ｄ変換回路５３，５５から構成さ
れ、同様に、検出部４１〜４８は、積分回路５２，５４
とＡ／Ｄ変換回路から構成される。パッケージ３０の実
装時には、発信回路１１と検出部４０が接続され、同様
に、パッケージ３１〜３８の実装時には、発信回路１１
〜１２と検出部４１〜４８が、アドレスに応じて接続が
決定された接続回路２によってそれぞれ接続される。
路５２，５４と、Ａ／Ｄ変換回路５３，５５から構成さ
れ、同様に、検出部４１〜４８は、積分回路５２，５４
とＡ／Ｄ変換回路から構成される。パッケージ３０の実
装時には、発信回路１１と検出部４０が接続され、同様
に、パッケージ３１〜３８の実装時には、発信回路１１
〜１２と検出部４１〜４８が、アドレスに応じて接続が
決定された接続回路２によってそれぞれ接続される。
【００１５】発信回路１１〜１３を備えた共通部１は、
図３に示すように、繰り返し周期は同じであるが、アド
レス情報を示す３進数の０、１、２に応じて、それぞれ
デューティの異なるパルスのアドレス信号ａ，ｂ，ｃを
出力する。検出部４０〜４８は、アドレス信号ａ，ｂ，
ｃを検出する。
図３に示すように、繰り返し周期は同じであるが、アド
レス情報を示す３進数の０、１、２に応じて、それぞれ
デューティの異なるパルスのアドレス信号ａ，ｂ，ｃを
出力する。検出部４０〜４８は、アドレス信号ａ，ｂ，
ｃを検出する。
【００１６】積分回路５２，５４は、接続回路２から入
力されたアドレス信号ａを積分してレベル信号ｄ0 ，ｆ
0 に変換してＡ／Ｄ変換回路５３，５５に出力し、Ａ／
Ｄ変換回路５３，５５は、レベル信号ｄ0 ，ｆ0 をＡ／
Ｄ変換して２値信号によりアドレス情報を出力すること
を各々のパッケージ３０〜３８ごとに行なう。
力されたアドレス信号ａを積分してレベル信号ｄ0 ，ｆ
0 に変換してＡ／Ｄ変換回路５３，５５に出力し、Ａ／
Ｄ変換回路５３，５５は、レベル信号ｄ0 ，ｆ0 をＡ／
Ｄ変換して２値信号によりアドレス情報を出力すること
を各々のパッケージ３０〜３８ごとに行なう。
【００１７】第２実施例として、図１中の検出部４０の
第二の構成例を図４に示す。図４において、検出部４０
はシリアル／パラレル変換回路６１，６３とラッチ回路
６２，６４とから構成されている。
第二の構成例を図４に示す。図４において、検出部４０
はシリアル／パラレル変換回路６１，６３とラッチ回路
６２，６４とから構成されている。
【００１８】パッケージ４０の実装により、シリアル／
パラレル変換回路６１，６３にアドレス信号ａが入力さ
れ、内部シリアルクロックｇでシリアル／パラレル変換
されてラッチ回路６２，６４にパラレル信号ｊ，ｋが出
力される。ラッチ回路６１，６４は、入力されたパラレ
ル信号ｊ，ｋを内部ラッチタイミング信号ｈのタイミン
グでラッチし、アドレス情報を出力する。同様に、各パ
ッケージ４０〜４８において、検出部４０〜４８は、ア
ドレス信号を入力し、アドレス情報を出力する。
パラレル変換回路６１，６３にアドレス信号ａが入力さ
れ、内部シリアルクロックｇでシリアル／パラレル変換
されてラッチ回路６２，６４にパラレル信号ｊ，ｋが出
力される。ラッチ回路６１，６４は、入力されたパラレ
ル信号ｊ，ｋを内部ラッチタイミング信号ｈのタイミン
グでラッチし、アドレス情報を出力する。同様に、各パ
ッケージ４０〜４８において、検出部４０〜４８は、ア
ドレス信号を入力し、アドレス情報を出力する。
【００１９】
【発明の効果】以上、実施例によって説明したように本
発明のパッケージ実装位置検出回路によれば、パッケー
ジの実装時に、発信回路のそれぞれと検出部が予め固定
割り当てされたアドレスに応じて接続が決定された接続
回路によってお互いに接続され、検出部は、前記アドレ
ス信号を２値信号に変換して、アドレス情報を出力する
ことを各々のパッケージごとに行なうので、入力端子の
数を従来の方式に比べ、ｌｏｇp ｍ／ｌｏｇ2 ｍ（Ｐ：
アドレス信号の種類数、Ｐ＞２以上の整数、ｍ：パッケ
ージ枚数）にすることができる。
発明のパッケージ実装位置検出回路によれば、パッケー
ジの実装時に、発信回路のそれぞれと検出部が予め固定
割り当てされたアドレスに応じて接続が決定された接続
回路によってお互いに接続され、検出部は、前記アドレ
ス信号を２値信号に変換して、アドレス情報を出力する
ことを各々のパッケージごとに行なうので、入力端子の
数を従来の方式に比べ、ｌｏｇp ｍ／ｌｏｇ2 ｍ（Ｐ：
アドレス信号の種類数、Ｐ＞２以上の整数、ｍ：パッケ
ージ枚数）にすることができる。
【図１】本発明のパッケージ実装位置検出回路の第１実
施例を示すブロック図である。
施例を示すブロック図である。
【図２】図１中の検出部の詳細図である。
【図３】図１中のアドレス信号のタイミングチャートで
ある。
ある。
【図４】本発明の第２実施例のブロック図である。
【図５】従来例のパッケージ実装位置検出回路を示すブ
ロック図である。
ロック図である。
１ 共通部 ２、２００ 接続回路 １１，１２，１３ 発信回路 ２０，２１，２８ 上位入力端子 ３０〜３８ パッケージ ４０〜４８ 検出部 ５２，５４ 積分回路 ５３，５５ Ａ／Ｄ変換回路 ６１，６３ シリアル／パラレル変換回路 ６２，６４ ラッチ回路 ７０，７１，７８ 下位入力端子 ａ，ｂ，ｃ アドレス信号 ｄ0 ，ｆ0 レベル信号 ｊ，ｋ パラレル信号 １１０，１２０，１８０ パッケージ １１１〜１１４，１２１〜１２４，１８１〜１８４
入力端子 １１５，１１６，１１８ 判別回路
入力端子 １１５，１１６，１１８ 判別回路
Claims (3)
- 【請求項１】 装置に実装される複数のパッケージと、
該パッケージに実装位置を示す複数のアドレス信号を出
力する共通部とを有するパッケージ実装検出回路におい
て、 前記共通部は、繰り返し周期は同じであるが、アドレス
情報を示すｎ進数の数値に応じて、それぞれデューティ
の異なるパルスのアドレス信号を出力する複数の発信回
路を備え、前記パッケージの各々は、前記アドレス信号
を検出する検出部を備え、該検出部は、前記アドレス信
号を２値信号に変換して、前記アドレス情報を出力する
ことを各々の前記パッケージごとに行なうことを特徴と
するパッケージ実装検出回路。 - 【請求項２】 装置に実装される複数のパッケージと、
該パッケージに実装位置を示す複数のアドレス信号を出
力する共通部とを有するパッケージ実装検出回路におい
て、 前記共通部は、繰り返し周期は同じであるが、アドレス
情報を示すｎ進数の数値に応じて、それぞれデューティ
の異なるパルスのアドレス信号を出力する複数の発信回
路を備え、前記パッケージの各々は、前記アドレス信号
を検出する検出部を備え、前記複数のパッケージの実装
時には、前記発信回路のそれぞれと前記検出部が予め固
定割り当てされたアドレスに応じて接続が決定された接
続回路によってお互いに接続され、前記検出部は、前記
アドレス信号を２値信号に変換して、前記アドレス情報
を出力することを各々の前記パッケージごとに行なうこ
とを特徴とするパッケージ実装検出回路。 - 【請求項３】 装置に実装される複数のパッケージと、
該パッケージに実装位置を示す複数のアドレス信号を出
力する共通部とを有するパッケージ実装検出回路におい
て、 前記共通部は、繰り返し周期は同じであるが、アドレス
情報を示すｎ進数の数値に応じて、それぞれデューティ
の異なるパルスのアドレス信号を出力する複数の発信回
路を備え、前記パッケージの各々は、前記アドレス信号
を検出する検出部を備え、該検出部は、積分回路と、Ａ
／Ｄ変換回路とから構成され、前記複数のパッケージの
実装時には、前記発信回路のそれぞれと前記積分回路が
予め固定割り当てされたアドレスに応じて接続が決定さ
れた接続回路によってお互いに接続され、前記積分回路
は、前記接続回路から入力された前記アドレス信号を積
分してレベル信号に変換して、前記Ａ／Ｄ変換回路に出
力し、前記Ａ／Ｄ変換回路は、前記レベル信号をＡ／Ｄ
変換して２値信号により前記アドレス情報を出力するこ
とを各々の前記パッケージごとに行なうことを特徴とす
るパッケージ実装検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7157427A JP2725643B2 (ja) | 1995-06-23 | 1995-06-23 | パッケージ実装検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7157427A JP2725643B2 (ja) | 1995-06-23 | 1995-06-23 | パッケージ実装検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098861A true JPH098861A (ja) | 1997-01-10 |
| JP2725643B2 JP2725643B2 (ja) | 1998-03-11 |
Family
ID=15649405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7157427A Expired - Lifetime JP2725643B2 (ja) | 1995-06-23 | 1995-06-23 | パッケージ実装検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2725643B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03198667A (ja) * | 1989-12-25 | 1991-08-29 | Matsushita Electric Works Ltd | 負荷制御装置 |
| JPH0546110A (ja) * | 1991-08-12 | 1993-02-26 | Fujitsu Ten Ltd | 調光機能を有する蛍光表示管装置 |
-
1995
- 1995-06-23 JP JP7157427A patent/JP2725643B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03198667A (ja) * | 1989-12-25 | 1991-08-29 | Matsushita Electric Works Ltd | 負荷制御装置 |
| JPH0546110A (ja) * | 1991-08-12 | 1993-02-26 | Fujitsu Ten Ltd | 調光機能を有する蛍光表示管装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2725643B2 (ja) | 1998-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971104 |