JPH0991168A - エミュレータ - Google Patents

Abstract

(57)【要約】 【課題】 アクセス可能なメモリ領域内であれば、正し
い命令の先頭アドレス以外のアドレスから命令が実行さ
れていてもそれを検出できず、プログラムの暴走等が起
こる危険性があった。 【解決手段】 プログラムが格納されているメモリ２上
の、各命令の先頭アドレスを命令先頭アドレス格納メモ
リ６に格納し、その命令先頭アドレス格納メモリ６の情
報と実際に実行される命令のフェッチアドレスとを、モ
ニタ回路７で比較して実行時の命令フェッチアドレスが
正しい命令の先頭アドレスであるか否かを判定し、正し
い命令の先頭アドレスではないと判定された場合には、
ブレーク回路８にてプログラムの実行をブレークするよ
うにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、マイクロコンピ
ュータのプログラム開発で使用されるエミュレータに関
するもので、特に、不正アドレスの命令実行を検出する
と実行中のプログラムを停止させるブレーク機能を備え
たエミュレータに関するものである。

【０００２】

【従来の技術】マイクロコンピュータのプログラム開発
では、プログラムの誤りを発見・修正するための支援シ
ステムとしてエミュレータが使用される。従来のエミュ
レータでは、プログラム実行中に不正なアドレスでの命
令実行を検出する機能として、メモリ保護機能がある。
このメモリ保護機能は、読み取り専用メモリ（ＲＯＭ）
領域に対して何らかのデータが書き込まれたり、メモリ
の空き領域に対して、読み出し／書き込み／命令フェッ
チなどのアクセスがなされた場合に、プログラムの実行
をブレークさせる機能である。

【０００３】図６はこのようなメモリ保護機能を備えた
従来のエミュレータを示すブロック図である。図におい
て、１は当該エミュレータのエミュレータマイクロコン
ピュータユニット（以下、エミュレータＭＣＵという）
であり、２はプログラムやデータを格納するメモリであ
る。３はメモリ２の読み出し／書き込み／命令フェッチ
などのアクセス条件が設定されるマップメモリであり、
４はエミュレータＭＣＵ１から出力されるアドレスバス
／データバス／制御信号の状態を監視するモニタ回路で
ある。５はエミュレータＭＣＵ１のメモリ２の読み出し
／書き込み／命令フェッチなどのアクセス状態を、マッ
プメモリ３に設定されたアクセス条件と比較して、アク
セス状態が異なっているときに実行中のプログラムを停
止させるブレーク回路である。

【０００４】次に動作について説明する。なお、ここで
はこの発明に関連する、メモリ保護機能の動作について
のみ説明し、他の動作についてはその説明を省略する。
ユーザがプログラムをエミュレータで実行する前に、メ
モリ保護機能のアクセス条件をマップメモリ３に設定す
る。モニタ回路４では、エミュレータＭＣＵ１から出力
されているアドレスバス／データバス／制御信号を常に
監視し、エミュレータＭＣＵ１のメモリ２のアクセス状
態と、マップメモリ３に設定されたアクセス条件とを比
較する。アクセス条件が一致しない場合、モニタ回路４
はその旨を伝える制御信号をブレーク回路５に送る。ブ
レーク回路５はモニタ回路４から送られてきた制御信号
により、実行中のプログラムを停止させるための制御信
号を、エミュレータＭＣＵ１へ送る。この制御信号を受
けたエミュレータＭＣＵ１は実行中のプログラムを停止
させる。

【０００５】なお、このようなブレーク機能としては、
例えば特開平５−５３８４３号公報や、特開平５−２０
０５８号公報などに示されたものもある。上記特開平５
−５３８４３号公報に記載のブレーク機能は、ソースプ
ログラムからアセンブラまたはコンパイラを介して送出
する複数バイトからなる命令コードの１バイト目を示す
フラグを設け、そのフラグをデコードした１バイト目の
信号、および前回フェッチして記憶しておいたオペコー
ドアドレスと、今回フェッチしたアドレスとを比較し
て、不一致であった場合に出力されるプログラム分岐検
出信号から命令の１バイト目以外へのプログラム分岐を
検出し、その場合にＣＰＵが暴走したと判定してＣＰＵ
へ通知するようにしたものである。

【０００６】また、特開平５−２００５８号公報に記載
のブレーク機能は以下のようなものである。すなわち、
マイクロコンピュータの中には、先頭の命令コード（オ
ペコード）と内部のフラグ状態の組み合わせで、その命
令の動作が確定する特殊なマイクロコンピュータがあ
る。このようなマイクロコンピータでは、先頭の命令コ
ードが同じでも、内部フラグの“０”／“１”の状態に
よって、全く違う動作をする。例えば、内部フラグが
“０”のときには続くオペランドを１６ビットデータと
見なして、２バイト分のオペランドをフェッチする。と
ころが、内部フラグが“１”のときにはオペランドを８
ビットデータと見なして、１バイトしかオペランドをフ
ェッチしないという動作をする。このようなマイクロコ
ンピータでは、プログラムの不具合でオペランドと内部
フラグに不都合が生じた場合、誤って次のオペコードを
オペランドとしてフェッチしたり、オペランドを次の命
令として誤って実行してしまうことになり、不正なアド
レスから命令を実行してしまうことになる。そのため、
各命令語に当該命令語がオペコードであるかオペランド
であるかを示す判別ビットを付加し、命令レジスタから
は格納された命令語の判別ビットを出力させ、命令デコ
ーダからは命令レジスタに格納された命令語をオペコー
ドとして解読するかオペランドとして解読するかを示す
信号を出力させてそれらを比較し、一致していない場合
には割り込み要求を発生するようにしたものである。

【０００７】

【発明が解決しようとする課題】従来のエミュレータは
以上のように構成されているので、そのメモリ保護機能
は、プログラムの不具合等により不正なアドレスから命
令が実行された場合でも、その領域がプログラム領域な
どのアクセス可能なメモリ領域であれば異常が検出でき
ないという課題があった。つまり、プログラム領域のよ
うなアクセス可能なメモリ領域内であれば、正しい命令
の先頭アドレス以外のアドレスから命令が実行されてい
ても、それを検出することができないため、プログラム
の暴走等が起こる危険性があった。

【０００８】また、上記特開平５−５３８４３号公報に
記載のブレーク機能では、オペコードを示すフラグをデ
コードした１バイト目の信号、および前回フェッチして
記憶しておいたオペコードアドレスと、今回フェッチし
たアドレスとを比較して異常実行を検出するものである
ため、ハードウェアおよびソフトウェアの構成が複雑化
し、特開平５−２００５８号公報に記載のブレーク機能
では、マイクロコンピュータにオペコードかオペランド
かを示すビットの判別機能を持たせる必要があるため、
既存のマイクロコンピュータをそのまま使用するのは困
難であるなどの課題があった。

【０００９】この発明は上記のような課題を解決するた
めになされたものであり、プログラム実行中にプログラ
ムの不具合等で正しい命令の先頭アドレス以外から命令
実行が行われた場合には、それを検出してプログラムの
実行を停止させることができ、それによってプログラム
が暴走することのない、ハードウェアおよびソフトウェ
アの構成がシンプルで、既存のマイクロコンピュータが
そのまま使用できるエミュレータを得ることを目的とす
る。

【００１０】

【課題を解決するための手段】請求項１記載の発明に係
るエミュレータは、プログラムが格納されているメモリ
上の、各命令の先頭アドレスを格納している命令先頭ア
ドレス格納メモリの情報と、実際に実行される命令のフ
ェッチアドレスとを比較して、実行時の命令フェッチア
ドレスが正しい命令の先頭アドレスであるか否かを判定
し、正しい命令の先頭アドレスではないと判定された場
合には、プログラムの実行をブレークするようにしたも
のである。

【００１１】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の一形態によるエ
ミュレータを示すブロック図である。図において、１は
当該エミュレータのエミュレータＭＣＵ、２はそのプロ
グラムやデータを格納するメモリ、３はメモリ２の読み
出し／書き込み／命令フェッチなどのアクセス条件が設
定されるマップメモリであり、これらは図６に同一符号
を付して示した、従来のエミュレータにおけるそれらと
同様のものである。６は上記メモリ２に格納されたプロ
グラムの、各命令の先頭アドレスを格納する命令先頭ア
ドレス格納メモリであり、７はこの命令先頭アドレス格
納メモリ６に格納された情報と、エミュレータＭＣＵ１
にて実際に実行される命令のフェッチアドレスとを比較
し、実行時の命令フェッチアドレスが正しい命令の先頭
アドレスであるか否かを判定するモニタ回路である。８
はモニタ回路７が実行時の命令フェッチアドレスが正し
い命令の先頭アドレスでないと判定した場合に発生する
制御信号を受け取ると、エミュレータＭＣＵ１に実行中
のプログラムを停止させるブレーク回路である。

【００１２】次に動作について説明する。まず、メモリ
２上の各命令の先頭アドレスの、命令先頭アドレス格納
メモリ６への格納について説明する。ここで、図２はこ
の実施の形態１の説明で使用されるプログラムの一例を
示す説明図であり、図３は図２に示したプログラムをア
センブルする際に、アセンブラで生成する命令先頭アド
レス情報ファイルを示す説明図である。また、図４はこ
のアセンブラで生成した命令先頭アドレス情報ファイル
を格納するため、エミュレータに備える命令先頭アドレ
ス格納メモリ６の構成を示す説明図である。

【００１３】メモリ２に格納されている、図２に示した
プログラムの各命令（ＬＤＡ，ＣＭＰ，ＪＳＲ，ＬＤ
Ｍ）の先頭アドレス（８０００，８００２，８００４，
８００７）は、当該プログラムをアセンブルする際に、
図３に示す構成の命令先頭アドレス情報ファイルとして
アセンブラによって生成される。この命令先頭アドレス
情報ファイルはメモリ２上に格納されたプログラムの、
各命令の先頭アドレスのみ出力している。

【００１４】エミュレータでは、プログラムをダウンロ
ードする際に、このアセンブラで生成された図３に示す
命令先頭アドレス情報ファイルを読み込んで、命令先頭
アドレス格納メモリ６に格納する。すなわち、命令先頭
アドレス格納メモリ６は図４に示すように、メモリ２の
プログラム領域の各アドレスに対応したメモリ領域を備
えており、それら各メモリ領域には初期値として“０”
が格納されている。そして、メモリ２上のプログラムの
各命令の先頭アドレスを格納する際に、読み込んだ命令
先頭アドレス情報ファイルに基づいて、各命令の先頭ア
ドレスに対応したメモリ領域の内容を“１”に書き換え
る。このようにして、メモリ２のプログラム領域のアド
レス８０００，８００２，８００４，８００７に対応し
た、命令先頭アドレス格納メモリ６のメモリ領域が
“１”に書き換えられる。

【００１５】次に、このメモリ２上の各命令の先頭アド
レスが格納された命令先頭アドレス格納メモリ６を用い
たブレーク機能について説明する。ここで、図５は正し
い命令の先頭アドレス以外のアドレスからの不正な命令
実行を検出する処理のアルゴリズムを示すフローチャー
トである。エミュレータＭＣＵ１でプログラムを実行し
たとき、モニタ回路７では命令先頭アドレス格納メモリ
６に格納したメモリ２上の各命令の先頭アドレスと、エ
ミュレータＭＣＵ１で実際に実行される命令のフェッチ
アドレスとの比較を行う。その結果、実行時の命令フェ
ッチアドレスが正しい命令の先頭アドレスでない場合、
すなわち、図４で“０”が格納されているメモリ領域に
対応したアドレスであった場合には、モニタ回路７は不
正なアドレスからの命令実行である旨を伝える制御信号
をブレーク回路８に送る。当該制御信号を受けたブレー
ク回路８は、実行中のプログラムを停止させるための制
御信号をエミュレータＭＣＵ１へ送り、そのプログラム
の実行を停止させる。一方、実行時の命令フェッチアド
レスが正しい命令の先頭アドレスである場合、すなわ
ち、図４で“１”が格納されているメモリ領域に対応し
たアドレスであった場合には、モニタ回路７は適正なア
ドレスからの命令実行である旨を伝える制御信号をブレ
ーク回路８に送る。当該制御信号を受けたブレーク回路
８はエミュレータＭＣＵ１に当該命令をそのまま実行さ
せる。

【００１６】

【発明の効果】以上のように、請求項１の発明によれ
ば、各命令の先頭アドレスを格納している命令先頭アド
レス格納メモリの情報と、実際に実行される命令のフェ
ッチアドレスとを比較して、実行時の命令フェッチアド
レスが正しい命令の先頭アドレスであるか否かを判定
し、その結果、正しい命令の先頭アドレスでなければプ
ログラムの実行をブレークするように構成したので、正
しい命令の先頭アドレス以外のアドレスからの不正な命
令実行が検出でき、プログラムの暴走を防ぐことが可能
となり、プログラムのデバッグ時間を短縮することがで
き、さらに、オペコードを示すフラグをデコードした１
バイト目の信号、および前回フェッチして記憶しておい
たオペコードアドレスと、今回フェッチしたアドレスと
を比較して異常実行を検出する、特開平５−５３８４３
号公報に示されたブレーク機能のように、ハードウェア
およびソフトウェアの構成が複雑化することなく、ま
た、特開平５−２００５８号公報に示されたブレーク機
能のように、マイクロコンピュータにオペコードかオペ
ランドかを示すビットの判別機能を持たせる必要がない
ため、既存のマイクロコンピュータをそのまま使用する
ことができるエミュレータが得られる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の一形態によるエミュレータ
を示すブロック図である。

【図２】 上記実施の形態の説明で使用されるプログラ
ムの一例を示す説明図である。

【図３】 上記プログラムのアセンブルに際してアセン
ブラが生成する命令先頭アドレス情報ファイルの形式を
示す説明図である。

【図４】 上記実施の形態における命令先頭アドレス格
納メモリの構成を示す説明図である。

【図５】 上記実施の形態における不正な命令実行の検
出処理のアルゴリズムを示すフローチャートである。

【図６】 従来のエミュレータを示すブロック図であ
る。

【符号の説明】

２ メモリ、６ 命令先頭アドレス格納メモリ、７ モ
ニタ回路、８ ブレーク回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 プログラムが格納されているメモリ上
   の、各命令の先頭アドレスを格納する命令先頭アドレス
   格納メモリと、前記命令先頭アドレス格納メモリ内の前
   記各命令の先頭アドレスと、実際に実行される命令のフ
   ェッチアドレスを比較して、前記実行時の命令フェッチ
   アドレスが正しい命令の先頭アドレスであるか否かを判
   定するモニタ回路と、前記モニタ回路による判定の結
   果、前記実行時の命令フェッチアドレスが正しい命令の
   先頭アドレスでなければ、プログラムの実行をブレーク
   するブレーク回路とを備えたエミュレータ。