JPH0992802A - Ｓｏｉ基板及びその製造方法 - Google Patents
Ｓｏｉ基板及びその製造方法Info
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- JPH0992802A JPH0992802A JP24455695A JP24455695A JPH0992802A JP H0992802 A JPH0992802 A JP H0992802A JP 24455695 A JP24455695 A JP 24455695A JP 24455695 A JP24455695 A JP 24455695A JP H0992802 A JPH0992802 A JP H0992802A
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Abstract
(57)【要約】
【課題】 バルクＩＣ生産工程に投入できるＳＯＩ基板
とその製造方法を提供する。 【解決手段】 第１のサブストレート１の内側面１ａに
酸化シリコン膜４を介して、第２のサブストレート５を
貼着し、第２のサブストレート５の外側面５ｃを粗面５
ａとした。 【効果】 第２のサブストレート５の外側面５ｃが粗面
化されているので、真空吸着をした場合の切り離しがス
ムースにできる。
とその製造方法を提供する。 【解決手段】 第１のサブストレート１の内側面１ａに
酸化シリコン膜４を介して、第２のサブストレート５を
貼着し、第２のサブストレート５の外側面５ｃを粗面５
ａとした。 【効果】 第２のサブストレート５の外側面５ｃが粗面
化されているので、真空吸着をした場合の切り離しがス
ムースにできる。
Description
【０００１】
【発明の属する技術分野】本発明はＳＯＩ（Ｓｉｌｉｃ
ｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板及びその製造方
法に関し、詳しくは、半導体装置の１種であるサブスト
レートを貼着して形成されるＳＯＩ基板及びＳＯＩ基板
の製造方法に関するものである。
ｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板及びその製造方
法に関し、詳しくは、半導体装置の１種であるサブスト
レートを貼着して形成されるＳＯＩ基板及びＳＯＩ基板
の製造方法に関するものである。
【０００２】
【従来の技術】従来より、ＩＣを構成する半導体装置は
サブストレート上にＩＣを構成する素子領域を設け、素
子領域間を分離するために溝を堀り、そこにＳｉＯ
2 （酸化シリコン）を埋め込む構造が採られている。以
下この種ＩＣをバルク型ＩＣと称するが、この種ＩＣで
は素子領域間にＳｉＯ2 が存在するだけで、その下側で
はサブストレートで結合されているため、完全な分離が
できていないと云う問題があった。
サブストレート上にＩＣを構成する素子領域を設け、素
子領域間を分離するために溝を堀り、そこにＳｉＯ
2 （酸化シリコン）を埋め込む構造が採られている。以
下この種ＩＣをバルク型ＩＣと称するが、この種ＩＣで
は素子領域間にＳｉＯ2 が存在するだけで、その下側で
はサブストレートで結合されているため、完全な分離が
できていないと云う問題があった。
【０００３】最近この種バルク型ＩＣに代えて、ＳＯＩ
型ＩＣが登場してきた。このＳＯＩ型ＩＣによれば、素
子間の分離が完全となり、またソフトエラーやＣＭＯＳ
トランジスタに特有なラッチアップの抑制が可能になる
ことが知られている。そのため、比較的早くから５００
ｎｍ程度のＳｉ活性層の厚さのＳＯＩ構造によってＣＭ
ＯＳ．ＬＳＩの高速、高信頼性化の研究が行われてき
た。
型ＩＣが登場してきた。このＳＯＩ型ＩＣによれば、素
子間の分離が完全となり、またソフトエラーやＣＭＯＳ
トランジスタに特有なラッチアップの抑制が可能になる
ことが知られている。そのため、比較的早くから５００
ｎｍ程度のＳｉ活性層の厚さのＳＯＩ構造によってＣＭ
ＯＳ．ＬＳＩの高速、高信頼性化の研究が行われてき
た。
【０００４】さらに最近、ＳＯＩ表面Ｓｉ層を１００ｎ
ｍ程度にまで薄く、またチャネルの不純物濃度も比較的
低い状態に制御して、ほぼＳｉ活性層全体が空乏化する
ような条件にすると、短チャネル効果の抑制やＭＯＳト
ラジスタの電流駆動能力の向上などさらに優れた性能が
得られることがわかってきた。
ｍ程度にまで薄く、またチャネルの不純物濃度も比較的
低い状態に制御して、ほぼＳｉ活性層全体が空乏化する
ような条件にすると、短チャネル効果の抑制やＭＯＳト
ラジスタの電流駆動能力の向上などさらに優れた性能が
得られることがわかってきた。
【０００５】このＳＯＩ層の形成方法として、近年はＳ
ＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎｂｙ Ｉｍｐｌａｎｔ
ｅｄ Ｏｘｇｅｎ）法とウェハ貼り合わせ法が実用化さ
れつつある。しかしながら、これら２つの方法には、現
時点では夫々一長一短があり、ＳＩＭＯＸ法ではＳＯＩ
膜厚の均一性が優れている反面、埋め込み酸化膜界面の
平坦性が悪くトランジスタの信頼性に問題が残る。一
方、ウェハ貼り合わせ法にて作成したＳＯＩ基板は、埋
め込み酸化膜界面の特性は良いが、特に薄いＳｉ膜厚で
の膜厚均一性に問題がある。ここでウェハ貼り合わせ法
にてＳＯＩ基板を作成するプロセスステップは、概略以
下のごときフローにて行われている。
ＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎｂｙ Ｉｍｐｌａｎｔ
ｅｄ Ｏｘｇｅｎ）法とウェハ貼り合わせ法が実用化さ
れつつある。しかしながら、これら２つの方法には、現
時点では夫々一長一短があり、ＳＩＭＯＸ法ではＳＯＩ
膜厚の均一性が優れている反面、埋め込み酸化膜界面の
平坦性が悪くトランジスタの信頼性に問題が残る。一
方、ウェハ貼り合わせ法にて作成したＳＯＩ基板は、埋
め込み酸化膜界面の特性は良いが、特に薄いＳｉ膜厚で
の膜厚均一性に問題がある。ここでウェハ貼り合わせ法
にてＳＯＩ基板を作成するプロセスステップは、概略以
下のごときフローにて行われている。
【０００６】このフローを図４〜図５を参照しつつ説明
する。まず、シリコンから成る第１のサブストレート１
上にリソグラフィ法にてフォトレジストパターン２を形
成し、リアクティブイオンエッチング（ＲＩＥ）する
（図４（ａ）参照）。次いで、剥離液に浸漬するか、プ
ラズマアッシング法によりレジスト膜を剥離する（図４
（ｂ）参照）。その結果第１のサブストレート１上に凹
部３が形成される。
する。まず、シリコンから成る第１のサブストレート１
上にリソグラフィ法にてフォトレジストパターン２を形
成し、リアクティブイオンエッチング（ＲＩＥ）する
（図４（ａ）参照）。次いで、剥離液に浸漬するか、プ
ラズマアッシング法によりレジスト膜を剥離する（図４
（ｂ）参照）。その結果第１のサブストレート１上に凹
部３が形成される。
【０００７】次いで、その上にＣＶＤ（Ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法にて酸化シ
リコン（ＳｉＯ2 ）膜４を堆積する（図４（ｃ）参
照）。この時、凹部３に堆積した酸化シリコン膜４は後
の工程で用いられるストッパー部３ａと成る。次いで、
酸化シリコン膜４表面の平坦化研磨を行う（図４（ｄ）
参照）。
ｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法にて酸化シ
リコン（ＳｉＯ2 ）膜４を堆積する（図４（ｃ）参
照）。この時、凹部３に堆積した酸化シリコン膜４は後
の工程で用いられるストッパー部３ａと成る。次いで、
酸化シリコン膜４表面の平坦化研磨を行う（図４（ｄ）
参照）。
【０００８】次いで、シリコンから成り、両面が鏡面加
工された、厚さムラの少ない支持基板（第２のサブスト
レート）５を酸化シリコン膜４の表面に加熱により貼着
する（図５（ｅ）参照）。
工された、厚さムラの少ない支持基板（第２のサブスト
レート）５を酸化シリコン膜４の表面に加熱により貼着
する（図５（ｅ）参照）。
【０００９】次いで、第１のサブストレート１の下面
を、研削し略ウェハ１枚分の厚みにまで研削する（図５
（ｆ）参照）。次いで、第１のサブストレート１の下面
を研磨する。研磨は硬度の大な酸化シリコン膜４のスト
ッパー部３ａの表面まで行うことにより、第１のサブス
トレート１の下面に多数のＳＯＩ領域６を形成する（図
５（ｇ）参照）。
を、研削し略ウェハ１枚分の厚みにまで研削する（図５
（ｆ）参照）。次いで、第１のサブストレート１の下面
を研磨する。研磨は硬度の大な酸化シリコン膜４のスト
ッパー部３ａの表面まで行うことにより、第１のサブス
トレート１の下面に多数のＳＯＩ領域６を形成する（図
５（ｇ）参照）。
【００１０】以上述べた加工工程による、貼り合わせ法
によりＳＯＩ基板が製造されるが、この加工工程におい
て、行われる研削、研磨工程では、加工の基準面を支持
基板５の一面としており、その面は鏡面であるので、Ｌ
ＳＩを形成するための後の工程で以下のような問題が生
じる。
によりＳＯＩ基板が製造されるが、この加工工程におい
て、行われる研削、研磨工程では、加工の基準面を支持
基板５の一面としており、その面は鏡面であるので、Ｌ
ＳＩを形成するための後の工程で以下のような問題が生
じる。
【００１１】大気中でＳＯＩ基板を搬送する場合、ＳＯ
Ｉ基板の裏面を真空チャックにて把持した場合、切り離
しが困難となる。即ちウェハの鏡面と真空チャックが密
着してしまい真空を切ったあとの、空気の流入を困難に
する、その結果搬送エラーを引き起こす。
Ｉ基板の裏面を真空チャックにて把持した場合、切り離
しが困難となる。即ちウェハの鏡面と真空チャックが密
着してしまい真空を切ったあとの、空気の流入を困難に
する、その結果搬送エラーを引き起こす。
【００１２】また、ＳＯＩ基板の温度をサセプター等に
吸着して、そこから熱伝導によってコントロールする装
置の場合は、ＳＯＩ基板裏面の状態によってサセプター
の温度を同じにしても、ＳＯＩ基板の温度は異なること
になる。よって、通常のバルク基板の裏面の状態で最適
なプロセス条件を与えても、鏡面のＳＯＩ基板に当ては
まることにならない。
吸着して、そこから熱伝導によってコントロールする装
置の場合は、ＳＯＩ基板裏面の状態によってサセプター
の温度を同じにしても、ＳＯＩ基板の温度は異なること
になる。よって、通常のバルク基板の裏面の状態で最適
なプロセス条件を与えても、鏡面のＳＯＩ基板に当ては
まることにならない。
【００１３】
【発明が解決しようとする課題】そこで本発明の課題
は、係る既存のバルク基板にて調整、条件が設定された
製造ラインでも搬送、加熱に際しトラブルを生じないＳ
ＯＩ基板及びその製造方法を提供することである。
は、係る既存のバルク基板にて調整、条件が設定された
製造ラインでも搬送、加熱に際しトラブルを生じないＳ
ＯＩ基板及びその製造方法を提供することである。
【００１４】
【課題を解決するための手段】かかる課題を解決するた
めに請求項１の発明に係るＳＯＩ基板は、第１のサブス
トレートに酸化シリコン膜を介して第２のサブストレー
トを貼着して成る基板の第２のサブストレートの外側面
を粗面とした構成とし、真空チャック等で把持した後の
切り離しを容易とした。
めに請求項１の発明に係るＳＯＩ基板は、第１のサブス
トレートに酸化シリコン膜を介して第２のサブストレー
トを貼着して成る基板の第２のサブストレートの外側面
を粗面とした構成とし、真空チャック等で把持した後の
切り離しを容易とした。
【００１５】請求項２に係るＳＯＩ基板は、前記第２の
サブストレートの外側面を粗面化加工により、形成して
成る、請求項１に記載のＳＯＩ基板の構成とし、真空チ
ャック等で把持した後の切り離しを容易とした。
サブストレートの外側面を粗面化加工により、形成して
成る、請求項１に記載のＳＯＩ基板の構成とし、真空チ
ャック等で把持した後の切り離しを容易とした。
【００１６】請求項３に係るＳＯＩ基板は、前記第２の
サブストレートの外側面にポリシリコンを堆積して粗面
化して成る、請求項１に記載のＳＯＩ基板の構成とし、
真空チャック等で把持した後の切り離しを容易とした。
サブストレートの外側面にポリシリコンを堆積して粗面
化して成る、請求項１に記載のＳＯＩ基板の構成とし、
真空チャック等で把持した後の切り離しを容易とした。
【００１７】請求項４に係るＳＯＩ基板の製造方法の構
成は、第１のサブストレートの内側面に凹部を形成し、
内側面に酸化シリコン膜を堆積し、酸化シリコン膜を研
磨し、酸化シリコン膜の研磨面に第２のサブストレート
を貼着し、第１のサブストレートの外側面を研削し、第
２のサブストレートの外側面を粗面化し、第１のサブス
トレートの外側面を研磨する工程より構成し、真空チャ
ック等で把持した後の切り離しを容易とした。
成は、第１のサブストレートの内側面に凹部を形成し、
内側面に酸化シリコン膜を堆積し、酸化シリコン膜を研
磨し、酸化シリコン膜の研磨面に第２のサブストレート
を貼着し、第１のサブストレートの外側面を研削し、第
２のサブストレートの外側面を粗面化し、第１のサブス
トレートの外側面を研磨する工程より構成し、真空チャ
ック等で把持した後の切り離しを容易とした。
【００１８】
【発明の実施の形態】以下、図１〜図３を参照して、本
発明のＳＯＩ基板及びその製造方法の構成とその作用に
ついて説明する。
発明のＳＯＩ基板及びその製造方法の構成とその作用に
ついて説明する。
【００１９】実施の形態例１ 図１〜図２は本発明に係るＳＯＩ基板の各工程に沿った
ウェハの側断面図である。まず、シリコンから成る第１
のサブストレート１上にリソグラフィ法にてフォトレジ
ストパターン２を形成し、リアクティブイオンエッチン
グ（ＲＩＥ）する（図１（ａ）参照）。次いで、剥離液
に浸漬するか、プラズマアッシング法によりレジスト膜
を剥離する（図１（ｂ）参照）、その結果第１のサブス
トレート上に凹部３が形成される。
ウェハの側断面図である。まず、シリコンから成る第１
のサブストレート１上にリソグラフィ法にてフォトレジ
ストパターン２を形成し、リアクティブイオンエッチン
グ（ＲＩＥ）する（図１（ａ）参照）。次いで、剥離液
に浸漬するか、プラズマアッシング法によりレジスト膜
を剥離する（図１（ｂ）参照）、その結果第１のサブス
トレート上に凹部３が形成される。
【００２０】次いで、その上にＣＶＤ（Ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法にて酸化シ
リコン（ＳｉＯ2 ）膜４を堆積する（図１（ｃ）参
照）。この時、凹部３に堆積した酸化シリコン膜４は後
の工程で用いられるストッパー部３ａと成る。次いで、
酸化シリコン膜４表面の平坦化研磨を行う（図１（ｄ）
参照）。
ｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法にて酸化シ
リコン（ＳｉＯ2 ）膜４を堆積する（図１（ｃ）参
照）。この時、凹部３に堆積した酸化シリコン膜４は後
の工程で用いられるストッパー部３ａと成る。次いで、
酸化シリコン膜４表面の平坦化研磨を行う（図１（ｄ）
参照）。
【００２１】次いで、シリコンから成り、両面が鏡面加
工された、厚さムラの少ない支持基板（第２のサブスト
レート）５の内側面５ｄを酸化シリコン膜４の表面に加
熱により貼着する（図２（ｅ）参照）。次いで、第１の
サブストレート１の外側面１ａを研削し略ウェハ１枚分
の厚みにまで研削する（図２（ｆ）参照）。この時、Ｓ
ＯＩ層は、ウェハ全体を通じて研削によるダメージの入
る４μｍ以上は少なくとも、最初の第１のサブストレー
ト１が残るような厚さに研削する。
工された、厚さムラの少ない支持基板（第２のサブスト
レート）５の内側面５ｄを酸化シリコン膜４の表面に加
熱により貼着する（図２（ｅ）参照）。次いで、第１の
サブストレート１の外側面１ａを研削し略ウェハ１枚分
の厚みにまで研削する（図２（ｆ）参照）。この時、Ｓ
ＯＩ層は、ウェハ全体を通じて研削によるダメージの入
る４μｍ以上は少なくとも、最初の第１のサブストレー
ト１が残るような厚さに研削する。
【００２２】次いで、第２のサブストレート５の外側面
５ｃをラッピング、サンドブラスト等により表面粗度♯
１２００程度に粗面化加工を行う（図２（ｇ）参照）。
次いで、第１のサブストレート１の外側面１ａを研磨す
る。研磨は硬度の大な酸化シリコン膜４のストッパー部
３ａの表面まで行うことにより、第１のサブストレート
１の外側面に多数のＳＯＩ領域６を形成する（図２
（ｈ）参照）。この場合、研磨はウェハの表面を基準に
行われる為、第２のサブストレート５の凹凸が研磨の面
内均一性に与える影響は少なくない。この影響を逓減す
るために、研磨を先に行ってからウェハ表面に保護用の
レジスト等塗布してからラッピング加工等を施しても良
い。
５ｃをラッピング、サンドブラスト等により表面粗度♯
１２００程度に粗面化加工を行う（図２（ｇ）参照）。
次いで、第１のサブストレート１の外側面１ａを研磨す
る。研磨は硬度の大な酸化シリコン膜４のストッパー部
３ａの表面まで行うことにより、第１のサブストレート
１の外側面に多数のＳＯＩ領域６を形成する（図２
（ｈ）参照）。この場合、研磨はウェハの表面を基準に
行われる為、第２のサブストレート５の凹凸が研磨の面
内均一性に与える影響は少なくない。この影響を逓減す
るために、研磨を先に行ってからウェハ表面に保護用の
レジスト等塗布してからラッピング加工等を施しても良
い。
【００２３】実施の形態例２ 次に、図３を参照して本発明に係るＳＯＩ基板及びその
製造方法の実施の形態例２を説明する。図３はＳＯＩ基
板の製造方法の各工程におけるウェハの側断面図であ
る。但し、第１のサブストレートの研削工程（ｆ）まで
は実施の形態例１と同様であるので説明は省略する。図
３（ｇ）の工程では、支持基板５の外側面５ｃにポリシ
リコン膜５ｂをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法等により１．０μｍ程度堆
積する、このポリシリコン膜５ｂは堆積温度条件を選ぶ
ことにより表面が粗面となる。
製造方法の実施の形態例２を説明する。図３はＳＯＩ基
板の製造方法の各工程におけるウェハの側断面図であ
る。但し、第１のサブストレートの研削工程（ｆ）まで
は実施の形態例１と同様であるので説明は省略する。図
３（ｇ）の工程では、支持基板５の外側面５ｃにポリシ
リコン膜５ｂをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法等により１．０μｍ程度堆
積する、このポリシリコン膜５ｂは堆積温度条件を選ぶ
ことにより表面が粗面となる。
【００２４】次いで、第１のサブストレートの外側面１
ａを実施の形態例１と同様に研磨する（図３（ｈ）参
照）。
ａを実施の形態例１と同様に研磨する（図３（ｈ）参
照）。
【００２５】
【発明の効果】以上の説明から明らかなように、本発明
によるＳＯＩ基板によれば、その一面が粗面化されてい
るので、真空チャック等で把持した場合の切り離しが速
やかにでき、また従来のバルク基板の製造ラインにも特
別な温度条件等を設定せずに投入することができる。
によるＳＯＩ基板によれば、その一面が粗面化されてい
るので、真空チャック等で把持した場合の切り離しが速
やかにでき、また従来のバルク基板の製造ラインにも特
別な温度条件等を設定せずに投入することができる。
【図１】 本発明の実施の形態例１のＳＯＩ基板の製造
方法の（ａ）〜（ｄ）工程におけるウェハの側断面図で
ある。
方法の（ａ）〜（ｄ）工程におけるウェハの側断面図で
ある。
【図２】 本発明の実施の形態例１のＳＯＩ基板の製造
方法の（ｅ）〜（ｈ）工程におけるウェハの側断面図で
ある。
方法の（ｅ）〜（ｈ）工程におけるウェハの側断面図で
ある。
【図３】 本発明の実施の形態例２のＳＯＩ基板の製造
方法の（ｅ）〜（ｈ）工程におけるウェハの側断面図で
ある。
方法の（ｅ）〜（ｈ）工程におけるウェハの側断面図で
ある。
【図４】 従来のＳＯＩ基板の製造方法の（ａ）〜
（ｄ）工程におけるウェハの側断面図である。
（ｄ）工程におけるウェハの側断面図である。
【図５】 従来のＳＯＩ基板の製造方法の（ｅ）〜
（ｇ）工程におけるウェハの側断面図である。
（ｇ）工程におけるウェハの側断面図である。
１ 第１のサブストレート １ａ 外側面 １ｂ 内側面 ２ フォトレジストパターン ３ 凹部 ３ａ ストッパー部 ４ 酸化シリコン膜 ５ 支持基板（第２のサブストレート） ５ａ 粗面 ５ｂ ポリシリコン膜 ５ｃ 外側面 ５ｄ 内側面 ６ ＳＯＩ領域
Claims (4)
- 【請求項１】 第１のサブストレートに酸化シリコン膜
を介して第２のサブストレートを貼着した構造を有する
ＳＯＩ基板の第２のサブストレートの外側面を粗面とし
て成るＳＯＩ基板。 - 【請求項２】 前記第２のサブストレートの外側面を粗
面化加工により形成して成る、請求項１に記載のＳＯＩ
基板。 - 【請求項３】 前記第２のサブストレートの外側面にポ
リシリコンを堆積して粗面化して成る、請求項１に記載
のＳＯＩ基板。 - 【請求項４】 第１のサブストレートの内側面に凹部を
形成し、 前記内側面に酸化シリコン膜を堆積し、 前記酸化シリコン膜を研磨し、 前記酸化シリコン膜の研磨面に第２のサブストレートを
貼着し、 前記第１のサブストレートの外側面を研削し、 前記第２のサブストレートの外側面を粗面化し、 前記第１のサブストレートの外側面を研磨する工程より
成る、ＳＯＩ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24455695A JPH0992802A (ja) | 1995-09-22 | 1995-09-22 | Ｓｏｉ基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24455695A JPH0992802A (ja) | 1995-09-22 | 1995-09-22 | Ｓｏｉ基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0992802A true JPH0992802A (ja) | 1997-04-04 |
Family
ID=17120473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24455695A Pending JPH0992802A (ja) | 1995-09-22 | 1995-09-22 | Ｓｏｉ基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0992802A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008288556A (ja) * | 2007-04-18 | 2008-11-27 | Shin Etsu Chem Co Ltd | 貼り合わせ基板の製造方法 |
| JP2009246323A (ja) * | 2008-04-01 | 2009-10-22 | Shin Etsu Chem Co Ltd | Ｓｏｉ基板の製造方法 |
| JP2009246320A (ja) * | 2008-04-01 | 2009-10-22 | Shin Etsu Chem Co Ltd | Ｓｏｉ基板の製造方法 |
| JP2010262985A (ja) * | 2009-04-30 | 2010-11-18 | Shin-Etsu Chemical Co Ltd | 粗面化された基板の製造方法 |
-
1995
- 1995-09-22 JP JP24455695A patent/JPH0992802A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008288556A (ja) * | 2007-04-18 | 2008-11-27 | Shin Etsu Chem Co Ltd | 貼り合わせ基板の製造方法 |
| JP2009246323A (ja) * | 2008-04-01 | 2009-10-22 | Shin Etsu Chem Co Ltd | Ｓｏｉ基板の製造方法 |
| JP2009246320A (ja) * | 2008-04-01 | 2009-10-22 | Shin Etsu Chem Co Ltd | Ｓｏｉ基板の製造方法 |
| JP2010262985A (ja) * | 2009-04-30 | 2010-11-18 | Shin-Etsu Chemical Co Ltd | 粗面化された基板の製造方法 |
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