JPH02237120A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体装置とその製造方法、特に接着技術によるシリコ
ン・オン・インシュレータ（ＳＯＩ）ｇ板の製造方法に
関し、 従来の接着技術によるＳＯＩ基板にデバイスを形成する
プロセスにおいて発生する結晶欠陥をゲッタリングする
ことのできるＳＯＩ構造とかかる構造を形成する方法を
提供することを目的とし、第１の半導体基板上に島状に
形成された絶縁膜を囲んで該絶縁膜よりも不純物の拡散
係数の大なる物質層を設け、前記第１の半導体基板上に
前記絶縁膜および前記物質層を介して接着せしめられる
第２の半導体基板の前記絶縁膜の上方部分に素子を形成
してなる半導体装置と、第１の半導体基板上に絶縁膜を
形成する工程、該絶縁膜に選択的に窓を開け、この窓内
を絶縁膜よりも大なる不純物拡散係数をもつ物質層で埋
め、表面を平坦化する工程、および前記第１の半導体基
板上に第２の半導体基板を前記絶縁膜および前記物質層
を介して接着し、第２の半導体基板の前記絶縁膜の上方
部分に素子を形成する工程を含むことを特徴とする半導
体装置の製造方法を含み構成する。

〔産業上の利用分野〕

本発明は半導体装置とその製造方法、特に接着技術によ
るシリコン・オン・インシュレータ（Ｓｏｌ）基板の製
造方法に関する。

〔従来の技術〕

接着技術によるＳＯ１基板は、良好な結晶方位と界面特
性から、ラッチアップがなく、耐放射線能に優れ、デバ
イス作成層の薄膜化により高速ＬＳＩ、ＶＬＳＩに適し
たものとして着目されている。現在のＬＳＩは高集積化
とともに高速性が強く要求されているもので、この要請
を満たすものとしてＳＯＩデバイスが提案され、これに
使用するＳｏ１基板（ウエハ）を実現する有効な手段と
して接着技術によるＳＯ１基板が研究されている。

また上記した技術によると、デバイス領域を形成する半
導体層において薄膜化が行えるので、リーク電流の低減
化が実現され、高温動作時での性能向上が期待されてい
る。さらには、従来のＬＳＩ？ロセス、デバイス技術が
ほとんどすべてそのま一使用することが可能であるとい
う利点もある。

なお、従来の接着によるＳＯＩ基板は、表面を酸化した
ウエハを単に接着することによって作られてきた。

第４図は従来の接着によるＳＯＩ基板の形成方法を説明
する断面図で、先ず、同図（ａ）に示されるように、第
１のシリコンウエハ３１に、表面にＳｉＯｚ膜３３が形
成された第２のシリコンウエハ３２を、Ｓｉ（ｈ膜３３
が第１のシリコンウエハ３１に接する状態で接着する。

次に、同図（ｂ）に示される如く第２のシリコンウエハ
３２をＳｉＯ■膜３３の形成されていない背面から研磨
して、例えば１０μｍ程度の厚さのデバイス形成領域と
なるシリコン層３４を残す。なお同図中、３６は絶縁膜
である。

続いて、同図（Ｃ）に示される如くシリコン層３４に望
のデバイス３５（例えばＭｏＳトランジスタ）を形成し
てきた。

？発明が解決しようとする課題〕 現在、大規模なＩＣを製造するに際しては、材料のもつ
内因的な不純物、欠陥、さらにプロセス処理中に誘起、
導入される欠陥を効率良く除去しもし《は消去する必要
がある。これには、イントリンシックゲッタリング（Ｉ
Ｇ）と呼称される欠陥のゲッタリングが有効であり、ゲ
ッタリングは例えば熱処理によってなされている。

従来技術によるＳＯＩｉ板はデバイス領域の製作前に行
うため、結晶欠陥低減化すなわちゲッタリングはデバイ
ス製作前に行われる。そこで、デバイス製作途中での結
晶欠陥の発生があっても、第４図に示されるＳｉＯ■膜
３３がいわばバッファーとなってそれに対して有効なゲ
ッタリングが行えないために、か＼る結晶欠陥がデバイ
ス特性の劣化をもたらす問題がある。

再び第４図（Ｃ）を参照すると、デバイス形成領域であ
るシリコン層３４は、下地のＳｉｎ．膜３３によっ゛Ｃ
下のシリコンウエハ３１から完全に分離されている。

このため、デバイス形成時での結晶欠陥発生に対しては
、デバイス形成プロセス条件に制限された範囲でしかゲ
ッタリング処理が行えない。例えば、イントリンシック
ゲッタリング（ＩＧ）では、高温、長時間での熱処理が
必要で、デバイス形成プロセスとの釣合い（マッチング
）はとれない。この意味で、デバイス形成による結晶欠
陥発生に対しては、従来のＳｏｌ構造では欠陥低減化が
困難であり、デバイス特性の劣化を招いている。

そこで本発明は、従来の接着技術によるＳＯＩ基板にデ
バイスを形成するプロセスにおいて発生する結晶欠陥を
ゲッタリングすることのできる５０１構造およびかかる
構造を形成する方法を提供することを目的とする。

〔課題を解決するための手段〕

上記課題は、第１の半導体基板上に島状に形成された絶
縁膜を囲んで該絶縁膜よりも不純物の拡散係数の大なる
物質層を設け、前記第１の半導体基板上に前記絶縁膜お
よび前記物質層を介して接着せしめられる第２の半導体
基板の前記絶縁膜の上方部分に素子を形成してなる半導
体装置と第１の半導体基板上に絶縁膜を形成する工程、
該絶縁膜に選択的に窓を開け、この窓内を絶縁膜よりも
大なる不純物拡散係数をもつ物質層で埋め、表面を平坦
化する工程、および前記第１の半導体基板上に第２の半
導体基板を前記絶縁膜および前記物質層を介して接着し
、第２の半導体基板の前記絶縁膜の上方部分に素子を形
成する工程を含むことを特徴とする半導体装置の製造方
法によって解決される。

？作用〕 従来の問題点は、デバイス形成領域がＳｉｎ２膜によっ
て下のシリコン層と分離されているために十分なゲッタ
リングが行えなかったのである。そこで、本発明第１実
施例の原理を説明する第２図に示されるように絶縁膜の
間にゲッター領域を形成して、デバイス形成領域で生じ
る結晶欠陥の原因となる金属不純物を除去するのである
。すなわら、ポリシリコンはＳｉＯ■に比べ不純物が拡
散し易いの？、上方の不純物がゲッター領域まで通過す
る層の役目を果たすのである。なお第２図において、ｌ
１は第１の（下の）シリコン基板、１２はＳｉＪ４膜、
１３はＳｉＯ■膜、１５はポリシリコン層、１７は第２
の（上の）シリコン基板を示し、丸印で囲んで示すＦｅ
とＮ２は鉄と窒素の不純物である。デバイス形成領域で
ある第２のシリコン基板１７で生じた鉄、窒素などの不
純物は、ポリシリコンＪｉｌ５を通過してＸ印で示すＳ
ｉ３Ｎ４／Ｓｔの界面であり結晶欠陥が多発するゲッタ
ー領域で除去されるので、従来の３０１基板を用いたも
のと比較してデバイス特性が向上するのである。

本発明の第２実施例においては、第１の実施例の絶縁膜
の一部であるＳｔ．Ｎ．膜を、第１のシリコン基板に形
成した凹部にＳｉ３Ｎｎを埋め込んで形成し、その上に
堆積したＳｔａｇをＳｉＪ４膜の寸法に対応してバター
ニングしてＳｉＯ■膜を形成したもので、その作用は第
１実施例の場合と同様である。

〔実施例〕 ？下、本発明を図示の実施例により具体的に説明する。

本発明の第１実施例は第１図の断面図に示される。先ず
、同図（ａ）に示されるように、第１の半導体基板（シ
リコンウエハ）１１上に、それぞれＣｖＤ法で、ＳｔＪ
４膜１２を１０００人の膜厚に、続いてＳｉＯ■膜１３
を４０００〜５０００人の膜厚に形成すると、これら２
つの膜で絶縁膜１４が形成される。第１のシリコン基板
に接してＳｉＪ４膜を形成する理由は、ＳｉＪａ／Ｓｉ
界面では欠陥が多く発生するからである。なお、絶縁膜
１４の幅と奥行きは、素子サイズにはへ”等しい数μｍ
のものとし、厚さは５０００〜６０００人のものである
ので、絶縁膜１４は第１のシリコン基板１１上に島状に
形成される。

次いで、同図（ｂ）に示されるように、絶縁膜１４に不
純物を通過させるための通路となる部分を選択的にエッ
チングして窓１５を形成する。

次に、同図（Ｃ）に示されるように、全面に前記絶縁膜
１４よりも不純物拡散係数の大なる物質、例えばポリシ
リコンをＣｖＤ法で堆積し、表面を平坦化しポリシリコ
ンＮ１６を形成する。

次いで、同図（ｄ）に示されるように、平坦化した表面
に第２の半導体基板（シリコン基板）１７を貼り合せ、
デバイス形成領域となるこの基板を約１μｍまで研磨し
（同図（ｅ））、この第２のシリコン基板１７の絶縁ｐ
ｌｉ．ｌ４の上方部分に所望のデバイスを形成する。

本発明の第２実施例は第３図の断面図に示され、同図に
おいて第１図に示した部分と同じ部分は同一符号を付し
て示す。

第１のシリコン基板１１に、第３図（ａ）に示されるよ
うに深さＤが１０００人、幅Ｗと奥行きが素子サイズ（
数μｍ）の凹部１Ｂをエッチングによって形成する。

次に、全面にＣＶＤ法でＳｉ．Ｎａ　１２ａを堆積し、
それを研磨して同図（Ｃ）に示されるように表面を平坦
化してＳｉ３Ｎ４膜１２を形成ずる。Ｓｔ３Ｎ，膜を第
１のシリコン基板に接して成長させる理由は、ＳｉＪ４
／Ｓｉ界面には欠陥が多く発生するからである。

次いで、同図（ｄ）に破線で示されるように全面に？０
００〜５０００人の厚さニＳ　ｉ　Ｏ　ｚ膜１３を同じ
＜　ＣＶＤ法で堆積し、それを実線で示す如（　、Ｓｉ
，Ｎ４膜１２のサイズに対応してバターニングし、Ｓｉ
３Ｎｎ膜１２とＳｉＯ■膜１３で絶縁膜１４を形成する
。従って、絶縁膜１４はＳｉＪ４膜１２が第１のシリコ
ン基板に埋め込まれた状態で島状に形成される。ＳｉＯ
ｚ膜１３のサイズは図示の例ではＳｉＪ４膜１２よりや
一太めであるが、同じ大きさのものとしてもよい。

こ＼で全面にＣＶＤ法で絶縁膜１４よりも不純物拡散係
数の大きな物質、例えばポリシリコンをＳｉｎ．膜１３
が隠れる程度に堆積し、それを同図（ｅ）に示されるよ
うにＳｉＯｚ膜１３の表面が露出するまで研磨して平坦
化すると、絶縁膜１４の両側部分にポリシリコン層１６
が残る。

次いで、第２の半導体基板（シリコン基板）１７を貼り
合せ、それを約１μｍの厚さにまで研磨し（同図げ））
、この第２のシリコン基板１７の絶縁膜１４の上方部分
にデバイスを形成する。

上記した本発明の第１、第２実施例のいずれにおいても
、第２のシリコン基板１７にＩＣなどのデバイスを形成
するプロセスにおいて、第２のシリコン基板１７中で発
生した欠陥は、ポリシリコン層１６を通過してＳｆＪ４
／Ｓｔ界面の欠陥層にゲッタリングされる。

〔発明の効果〕

以上のように本発明によれば、第２シリコン基板のデバ
イス作成領域中のメタルなどの不純物による汚染を低減
することができ、形成されるデバイス特性の向上に寄与
するところが大である。

１２はＳｉ．Ｎ．膜、 １２ａはＳｉ３Ｎ．、 工３はＳｉｎ．膜、 １４は絶縁膜、 １５は窓、 １６はポリシリコン層、 １７は第２の半導体基板、 １８は凹部 を示す。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明第１実施例断面図、第２
図は本発明第１実施例の原理を説明する断面図、 第３図（ａ）〜（ｆ）は本発明第２実施例断面図、第４
図（ａ）〜（Ｃ）は従来例断面図である。

Claims (5)

【特許請求の範囲】
1. （１）第１の半導体基板（１１）上に島状に形成された
   絶縁膜（１４）を囲んで該絶縁膜よりも不純物の拡散係
   数の大なる物質層（１６）を設け、 前記第１の半導体基板（１１）上に前記絶縁膜（１４）
   および前記物質層（１６）を介して接着せしめられる第
   ２の半導体基板（１７）の前記絶縁膜（１４）の上方部
   分に素子を形成してなる半導体装置。
2. （２）第１の半導体基板（１１）上に絶縁膜（１４）を
   形成する工程、 該絶縁膜（１４）に選択的に窓（１５）を開け、この窓
   内を絶縁膜（１４）よりも大なる不純物拡散係数をもつ
   物質層（１６）で埋め、表面を平坦化する工程、および 板（１７）を前記絶縁膜（１４）および前記物質層（１
   ６）を介して接着し、第２の半導体基板（１７）の前記
   絶縁膜（１４）の上方部分に素子を形成する工程を含む
   ことを特徴とする半導体装置の製造方法。
3. （３）絶縁膜（１４）はＳｉ＿３Ｎ＿４膜（１２）とＳ
   ｉＯ＿２膜（１３）の２層構造のものである請求項１記
   載の半導体装置。
4. （４）絶縁膜（１４）のＳｉ＿３Ｎ＿４膜（１２）は第
   １の半導体基板（１１）に埋め込まれた構造の請求項１
   記載の半導体装置。
5. （５）絶縁膜（１４）よりも不純物拡散係数が大である
   物質は多結晶シリコンである請求項１記載の半導体装置
   。