JPH10124657A - 並列書込メモリ及び並列書込メモリシステム - Google Patents

Abstract

(57)【要約】 【課題】 回路規模が非常に大きい上に、多くのパラメ
ータを処理上必要とするためデータ転送に時間を要した
り、処理が効率的でなかった。 【解決手段】 矩形画像領域上の各画素を、用意された
記憶領域の個数Ｎを法とした複数の剰余類に分類し、各
類の画素に対応する記憶領域を設定すると共に、これら
記憶領域に１対１に対応する個数の処理手段を用意し、
これらの間の接続関係を１クロックづつシフトさせるこ
とにする。これにより、最大Ｎ個の処理手段が同時並列
的に互いに異なる記憶領域に対して画素データの書込を
実行することができる。すなわち、各処理手段にそれぞ
れ別の線分の書込を指示しておけば、同時に最大でＮ個
の線分を書込処理できるようになる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は並列書込メモリ及び
並列書込メモリシステムに関し、例えば、複数の記憶領
域に対する画像データの書込処理を並列処理するものに
適用し得る。

【０００２】

【従来の技術】

文献：特公平１−４６９１４号（図形表示用マルチプロ
セッサ） 図２に、上記文献に示されている並列プロセッサの構成
図を示す。このプロセッサは、多数のポリゴン（多角
形）から構成される３次元画像をＣＲＴ上に高速表示さ
せるためマルチプロセッサ構成をとる。すなわち、１台
のホストプロセッサ１と、ｍ台のポリゴンプロセッサ２
と、Ｍ×ｎ台のスパンプロセッサと、M×Ｎ台のピクセ
ルプロセッサ６とからなる。

【０００３】なお、ホストプロセッサ１は、バス９を介
して、ｍ台のポリゴンプロセッサＧＰ1 〜ＧＰm に接続
されており、これらｍ台のポリゴンプロセッサＧＰ1 〜
ＧＰm は、ｍ入力Ｍ出力のデストリビュータ３及びＭ本
のバス１０を介して、Ｍ×ｎ台のスパンプロセッサＳＰ
11〜ＳＰMnに接続されている。また、Ｍ×ｎ台のスパン
プロセッサＳＰ11〜ＳＰMnは、Ｍ個のｎ入力Ｎ出力のデ
ストリビュータ５を介してＭ×Ｎ台のピクセルプロセッ
サＰＰ11〜ＰＰMNに接続されている。

【０００４】ここで、Ｍ×Ｎ台のピクセルプロセッサＰ
Ｐ11〜ＰＰMNは、全体として１画面分の画像データを記
憶し得るようになっており、各々のピクセルプロセッサ
ＰＰにおいては、図３で丸印で示すように、飛び飛びの
画素を分担して生成するようになっている。なお、ビデ
オ発生器７は、ピクセルプロセッサＰＰに分散して発生
された画像データを集積した後、ＣＲＴ８に表示する。

【０００５】またここで、各プロセッサ間の接続に用い
られるデストリビュータ３及び５は、図４に示すよう
に、並列シフタ（ローテータ）Ａ、シフトカウンタＢ及
びビットカウンタＣでなり、最大ｍチャネルの並列転送
を行ない得る構成となっている。なお、並列シフタＡ
は、シフトカウンタＢが一定の値を保っている間、各チ
ャンネルから入力される一定ビット数のデータを並列に
転送する。ここで、このビット数は同図のビットカウン
タＣを用いてカウントされ、１回の並列転送が終了した
とき、シフトカウンタＢの値が１だけ増加される。かく
して、入出力対応関係がシフトされ、次の並列転送に移
るようになっている。

【０００６】従って、かかる構成からなる並列プロセッ
サでは次の動作が実行される。まず、ホストプロセッサ
１で発生されたポリゴンデータが、ポリゴンプロセッサ
（ＧＰ）２で複数の水平線分データ（スパンデータ）に
分けられた後、デストリビュータ３によって、そのスパ
ンデータのｙ座標をＭで除した剰余の示す行き先に順次
転送される。このスパンデータは、スパンプロセッサ
（ＳＰ）４により水平方向に連続する画素データに分解
され、デストリビュータ５によってそのｘ座標をＮで除
した剰余の示す行き先のピクセルプロセッサ（ＰＰ）６
に順次転送される。このように、スパンデータ又は画素
データの発生速度に合わせて、デストリビュータの対応
関係をシフトしていけば並列プロセッサが効率良く作動
する。

【０００７】

【発明が解決しようとする課題】しかしながら、以上述
べた構成の並列プロセッサでは、以下に示すような間題
点があった。

【０００８】まず、第１に、デストリビュータを始めと
して、多数のプロセッサやメモリを個別部品で構成する
ことを想定しているため、回路規模が大規模にならざる
を得ず、このような並列プロセッサの実現は実際のとこ
ろ困難であるという点である。

【０００９】第２に、デストリビュータで転送されるス
パンデータや画素データには、３次元画像表示のため
に、ｘ、ｙ、ｚ、ｒ、ｇ、ｂ等の多くのデータが含まれ
るので、転送のために時問を要し性能が不十分となる問
題があった。

【００１０】第３に、デストリビュータ３とバス１０を
通して転送されたスパンデータは１本のバスに継るｎ個
のスパンプロセッサ（ＳＰ）４のいずれか１つの空きス
パンプロセッサ（ＳＰ）４に転送されることになるが、
不適当なスパンプロセッサ（ＳＰ）に転送されると、ピ
クセルプロセッサ（ＰＰ）６への画素データの転送が開
始されるまでに、デストリビュータが最大１回転する期
間だけ待っていなければならず、性能低下を招いてい
た。

【００１１】

【課題を解決するための手段】

（Ａ）かかる課題を解決するため第１の発明において
は、ｘ方向に対する画素数がＬ×Ｎ（Ｌは整数、Ｎは２
の累乗数）で与えられ、かつ、ｙ方向に対する画素数が
Ｍ（Ｍは２の累乗数）で与えられる矩形画像領域の各画
素の画像データの記憶に用いられる並列書込メモリにお
いて、以下の手段を備えたことを特徴とする。

【００１２】すなわち、(1) Ｎ個ある記憶領域のうち第
ｊ番目（ｊは０からＮ−１までの整数）の記憶領域に
は、矩形画像領域を構成する画素集合のうち、ｘ方向の
座標がｘh ×Ｎ＋ｊ（ｘh は０からＬ−１までの整数）
で与えられる画素集合についての画素データを記憶する
画像データ記憶手段と、(2) 矩形画像領域上に引く線分
の始点座標（ｘ、ｙl ）（ｙl は０からＭ−１までの整
数）、ｘ方向の長さｎ（ｎは１からＬ×Ｎまでの整
数）、画素値ｐを定義する線分データ（ｘ、ｙl 、ｎ、
ｐ）を入力し保持する線分データ保持手段と、(3) Ｎ個
の処理手段を有し、各処理手段はそれぞれ、線分データ
保持手段から線分データのうちｘ方向の始点座標ｘを、
当該座標ｘをＮを法としてｘh ×Ｎ＋ｘl （ｘl は０か
らＮ−１までの整数）と表したときの掛け数ｘh に置
き換えてなる処理データが入力されたとき、Ｎ個の記憶
領域のうち連続するｎ個の記憶領域のいずれにも、アド
レス（ｘh 、ｙl ）と画素値ｐのそれぞれをｎクロッ
クに亘って転送する線分データ書込処理手段と、(4) 各
入力がＮ個の処理手段の各出力に接続されると共に、各
出力がＮ個の記憶領域に接続され、Ｎ個の処理手段とＮ
個の記憶領域とを１対１に接続させたままの状態で当該
接続関係を巡回的にシフトさせることにより、ある処理
手段に接続されることになる記憶領域を１クロックづつ
シフトさせるＮ入力Ｎ出力の接続切替手段と、(5) 記憶
領域と処理手段とを接続する際のシフト量を与えるカウ
ント値ｘc と、ｘ方向の始点座標ｘをＮを法としてｘh
×Ｎ＋ｘl と表したときの剰余ｘl との差分に基づい
て、線分データ保持手段に線分データ書込処理部への転
送に備えて待機されている処理データの転送先となる処
理手段を決定する転送先決定手段とを備えることを特徴
とする。

【００１３】以上のように構成したことにより、本発明
においては、線分データ書込処理手段における最大Ｎ個
の処理手段が、同時並列的に、画像データ記憶手段にお
ける異なるＮ個の記憶領域に対しておのおのが処理対象
とする線分の画像データを書き込み処理することができ
る。

【００１４】（Ｂ）また、第２の発明においては、ｘ方
向に対する画素数がＬ×Ｎ（Ｌは整数、Ｎは２の累乗
数）で与えられ、かつ、ｙ方向に対する画素数がＲ×Ｍ
（Ｒは整数、Ｍは２の累乗数）で与えられる矩形画像領
域の各画素の画像データの記憶に用いられる並列書込メ
モリシステムにおいて、以下の手段を備えたことを特徴
とする。

【００１５】すなわち、(1) Ｋ個の請求項１に記載の並
列書込メモリと、(2) Ｋ個の請求項１に記載の並列書込
メモリそれぞれに並列接続されると共に、矩形画像領域
上に引く線分の始点座標（ｘ、ｙ）、ｘ方向の長さｎ
（ｎは１からＬ×Ｎまでの整数）、画素値ｐを定義する
線分データ（ｘ、ｙ、ｎ、ｐ）を入力し保持する外部線
分データ保持手段と、(3) 始点座標（ｘ、ｙ）の座標ｙ
に基づいて、当該線分データの転送先となる並列書込メ
モリを決定する外部転送先決定手段と、(4) 外部線分デ
ータ保持手段とＫ個の並列書込メモリ間でなされる線分
データの転送を制御する転送制御手段とを備えることを
特徴とする。

【００１６】以上のように構成したことにより、本発明
においては、最大Ｋ個の並列書込メモリで、各線分デー
タ書込処理手段の最大Ｎ個の処理手段が、同時並列的
に、各画像データ記憶手段における異なるＮ個の記憶領
域に対しておのおのが処理対象とする線分の画像データ
を書き込み処理することができる。

【００１７】

【発明の実施の形態】

（Ａ）第１の実施形態 以下、本発明の第１の実施形態を図面を参照しながら説
明する。なお、第１の実施形態は、画像データ処理用の
並列書込メモリに関するものである。

【００１８】（Ａ−１）第１の実施形態の構成 図１は、第１の実施形態に係る並列書込メモリの構成例
を示す機能ブロック図である。この並列書込メモリは、
８個（ＲＡＭブロック０〜ＲＡＭブロック７）のＲＡＭ
ブロック１１（請求項１における画像データ記憶手段の
各記憶領域）と、８個（ＳＰ０〜ＳＰ７）のスパンプロ
セツサ１２（請求１項における線分データ書込処理手段
の各処理手段）と、デステリビュータ１３（請求項１に
おける接続切替手段）と、シフトカウンタ１４（請求項
１における転送先決定手段）と、転送先決定回路１５
（請求項１における転送先決定手段）と、スパンデータ
バッファ１６（請求項１における線分データ保持手段）
とからなり、回路全体が１個のメモリ素子（ＬＳＩ）内
に収納されている。

【００１９】ここで、８個のＲＡＭブロック１１は、画
像データの並列書き込みの対象となるメモリであり、そ
れぞれ、８個のＲＡＭブロック全体が担当する矩形領域
のうち一部領域を排他的に分担する構成になっている。
なお、これら８個のＲＡＭブロック１１の各出力端は外
部端子ＳＡＰに接続されている。ここで、外部端子ＳＡ
Ｐはシリアルポートでなり、１画素単位での読み書きや
ＣＲＴへの表示のために使用されるアドレス線やデータ
線でなる。

【００２０】８個のスパンプロセッサ１２は、それぞ
れ、自機に入力された水平線分（連続するｎ個の画素を
一定画素値ｐで塗りつぶすものであって、以下、スパン
という）の画素値ｐを、その書き込み開始ブロックから
連続するｎ個（開始ブロックを含む）のブロックに対し
て転送する回路である。

【００２１】デストリビュータ１３は、８入力８出力の
巡回桁移動器であり、シフトカウンタ（ｘc ）１４の指
示に従い、８個のＲＡＭブロック１１と８個のスパンプ
ロセッサ１２とを常時１対１で接続する回路である。

【００２２】シフトカウンタ（ｘc ）１４は、シフト数
を３ビットで与えるカウンタであり、発生されたシフト
数をデストリビュータ１３及び転送先決定回路１５に与
えることにより適切な接続先と転送先を決定するように
動作する。なお、当該シフトカウンタ（ｘc ）１４は、
外部入力されるクロック信号ＣＬＫによって基づいて常
時カウントアップ動作している。ここで、クロック信号
ＣＬＫは、並列書込メモリ全体のシステムクロックとし
ても機能する。

【００２３】転送先決定回路１５は、スパンデータの転
送先を決定する回路であり、その転送先は、シフトカウ
ンタ（ｘc ）から与えられるシフト数と各スパンプロセ
ッサ１２から与えられる動作情報に基づいて決定する。
なお、転送先決定回路１５の内部状態は外部出力信号Ｒ
ＤＹによって外部に知らせられるようになっている。

【００２４】スパンデータバッファ１６は、アドレスバ
ッファ１６Ａと、スパン長バッファ１６Ｂと、ピクセル
値バッファ１６Ｃの３つのバッファ部からなり、外部入
力端子Ｄから入力されるデータ（ｙl 、ｘh 、ｘl 、
ｎ、ｐ）をそれぞれ対応するバッファ部に格納する構成
になっている。この実施形態では、外部入力端子Ｄへ入
力される３１ビットのデータのうち、１３ビットがアド
レスバッファ１６Ａに、１０ビツトがスパン長バッファ
１６Ｂに、８ビットをピクセルがバッファ１６Ｃに格納
されるものとする。

【００２５】なお、これらバッファ部への書込みは、書
込パルスであるＷＥ入力信号により許可される。このＷ
Ｅ入力信号は、転送先決定回路１５にも入力され、スパ
ンデータ（ｙl 、ｘh 、ｎ、ｐ）を外部から書き込んだ
ことを知らせる。また、スパンデータバッファ１６は、
保持されている２８ビットのスパンデータ（ｙl 、ｘh
、ｎ、ｐ）をバス１７を介して、前述した８個のスパ
ンプロセッサ（ＳＰ）１２に与えている。

【００２６】以上が、並列書込メモリの各部の構成であ
る。なお、ＣＲＴへの表示方法や構成は、本実施形態と
は直接関係しないので説明は省略している。また、以下
の説明では、ＣＲＴへの表示のためのＲＡＭブロックの
読み出しと、デストリビュータ１３側から描画するため
のＲＡＭ書き込みとは、競合しないものと仮定する。

【００２７】（Ａ−２）第１の実施形態の動作 以上の構成を有する並列書込メモリによる画素データの
書込動作を説明する。

【００２８】（Ａ−２−１）画像空間とＲＡＭブロック
との対応関係 この実施形態では、並列書込メモリの生成する画像空間
（画面）が、図５に示すように、８行×１０２４列の画
素配列であるものとする。

【００２９】従って、８個のＲＡＭブロック０〜７は、
これら８行×ｌ０２４列で与えられる画素分の画像を分
担して記憶することになる。ここでは、ＲＡＭブロック
１１に付された通し番号がｊであるとき、当該ＲＡＭブ
ロック１１ｊに、ｘ座標の下位３ビットの値（すなわ
ち、ｘl ）がｊである画素の画素データを全て記憶する
ようにする。例えば、ＲＡＭブロック１１０の場合は、
図５において白丸で示すように、ｘ座標が８の倍数であ
る画素が分担画素となる。すなわち、ｘ座標を８を法と
して分類したとき、同じ剰余類に属する画素データを分
担する。

【００３０】なおここで、１画素データは８ビットで与
えられるものとし、輝度又は色を指定するものとする。
また、３次元画像で使用される深度ｚ値は含まれていな
いものとする。

【００３１】また画面サイズについては、水平方向（ｘ
方向）の１０２４は画面の水平方向のフルサイズを表し
ているが、垂直方向（ｙ方向）は８行分しか占めていな
いので、例えば、垂直方向が５１２行の画像を合成する
には、図１の並列書込メモリが６４個必要になる。この
場合、１個の並列書込メモリが、画面上の連続する８行
を分担する場合だけでなく、連続しない８行分を分担す
る場合もあり得るが、これらはシステムの仕様に属する
問題である。

【００３２】このように、画面サイズが８行×１０２４
列であるとすると、８個のスパンプロセッサＳＰ１２
は、それぞれ、これら８行×１０２４列の画素からなる
矩形配列上に、自機が分担することになった任意の水平
線分（スパン）を描画するよう動作する。

【００３３】以下では、水平線分（スパン）として、例
えば、図５において太枠で囲み斜線を施して示すよう
に、各画素を一定の色と輝度で塗りつぶす場合について
説明する。このことは、ｙl ＝３の走査線上に位置する
ｘ＝１０からｘ＝２０まで連続するｎ＝１１個の全ての
画素に、画素値ｐ＝２００を書き込むことを意味する。

【００３４】図１の並列書込メモリで、この例に示すよ
うな水平線分（スパン）を描画するには、アドレスバッ
ファ１６Ａにｙl ＝３、ｘh ＝１、ｘl ＝２を書き込む
と共に、スパン長バツファ１６Ｂにｎ＝１１を書き込
み、さらに、ピクセル値バッファ１６Ｃにｐ＝２００を
書き込めば良い。ここで、ｘh 及びｘl はそれぞれ、図
５に示す水平線分（スパン）の端点のうち左端点のｘ座
標（ｘ＝１０）の上位７ビットと下位３ビットの値であ
る。

【００３５】（Ａ−２−２）転送先決定回路１５による
転送先スパンプロセッサ１２の決定 このように、スパンデータが外部からスパンデータバッ
ファ１６に書き込まれると、以後は、並列書込メモリの
内部動作として、ＲＡＭブロック１１への画素展開まで
のシーケンスが実行される。

【００３６】このＲＡＭブロック１１への書き込みは、
左端画素から右端画素まで順番に、１クロックにつき１
画素の速度で行われる。転送先決定回路１５は、スパン
データバッファ１６に設定されたスパンデータのＲＡＭ
ブロック１１への書き込みを直ちに開始できるように、
８個のスパンプロセッサ（ＳＰ）１２のどれに転送すべ
きかを、左端点のｘ座標の下位３ビットｘl 、及びシフ
トカウンタ１４の現在値ｘc に基づいて決定し、さらに
その転送先となるスパンプロセッサ（ＳＰ）１２がレデ
ィ（ｒｄｙ）状態にあることを確認した上で、そのスパ
ンプロセッサ（ＳＰ）１２にライトエネーブル（ｗｅ）
信号を出すことによってスパンプロセッサ（ＳＰ）１２
への転送を行なう。

【００３７】この転送先決定回路１５による転送先スパ
ンプロセッサ（ＳＰ）１２の決定方法を、図６を用いて
説明する。ここでは、転送先スパンプロセッサ（ＳＰ）
１２の番号をｉとする。またこのとき、シフトカウンタ
１４の現在値をｘc とする。このとき、デストリビュー
タ１３は、転送先スパンプロセッサ（ＳＰｉ）１２に対
応する入力ポートｉを、これを右にｘc ポジションだけ
巡回的にシフトさせたｉ＋ｘc の位置の出力ポートｊに
接続させている。

【００３８】ところで、スパンプロセッサ（ＳＰｉ）１
２にスパンデータを転送するものとすると、実際の書き
込みは、その次のクロック期間に左端点の画素データか
ら開始されるので、実際に書き込みが開始される時点で
は、シフトカウンタ１４のカウント値ｘc の値は１だけ
増加したｘc ＋１になっていると共に、そのときの入力
ポートｉはｉ＋ｘc ＋１の出力ポートｊ＋１に接続され
ることになる。このとき、接続先が目標とする番号ｘl
のＲＡＭブロック１１に一致していなければならないの
で、ｘl ＝ｉ＋ｘc ＋１とならなければならない。従っ
て、転送先スパンプロセッサ（ＳＰ）１２は、ｉ＝ｘl
−ｘc −１によって与えられる位置でなければならな
い。なお、以上述べた加減算は全て８を法とする加減算
である。

【００３９】このようにして求めた転送先スパンプロセ
ッサ（ＳＰｉ）１２がレディ（ｒｄｙ）状態にない場合
には（すなわち、他のスパンデータの書き込みに使用中
である場合には）、そのクロック期間では求められたス
パンプロセッサ（ＳＰｉ）１２への転送を行なわず、次
のクロック期間で新たに正しい転送先を求め直す。ここ
で、新たな転送先スパンプロセッサ（ＳＰ）１２は、前
回の転送先ＳＰの左隣りのスパンプロセッサ（ＳＰｉ−
１）１２である。これは図６で説明すると、目標ＲＡＭ
ブロックの位置ｘl が固定された状態で、転送先スパン
プロセッサ（ＳＰ）の位置がシフトカウンタｘc のカウ
ントアッブと共に左方に１ポジションづつ移動されて行
くことで理解される。こうして、１クロックに１個づつ
スパンプロセッサ（ＳＰ）のレディ（ｒｄｙ）状態をス
パンプロセッサ（ＳＰ）番号が減少する方向にチェック
して行き、最初にｒｄｙ＝１を出したスパンプロセッサ
（ＳＰ）にスパンデータを転送する。

【００４０】次に、かかる動作を実行する転送先決定回
路１５の内部構成を図７を用いて説明する。転送先決定
回路１５は、スパンデータバッファ１６から入力される
下位アドレスｘl （ブロック番号に対応）とシフトカウ
ンタ１４から与えられるカウント値ｘc の値から、前述
したｘl −ｘc −１の値を算出するため、カウント値ｘ
c の各ビットをインバータ１５Ａで反転して−ｘc −１
を求める。次に、転送先決定回路１５は、加算器１５Ｂ
において、この値（−ｘc −１）に下位アドレスｘl を
加えることにより前述の式を得、これをデコーダ１５Ｄ
に通して８ビットパターンに変換する。

【００４１】このとき、デコーダ１５Ｄからは、その出
力番号ｉ＝ｘl −ｘc −１のみが１で他は全て０にな
る。そして、これらデコーダ出力の各々について、対応
するスパンプロセッサ（ＳＰ）１２の動作状態を示すｒ
ｄｙ信号（ｒｄｙｉ：ｉ＝０〜７の整数）との論理積が
個別のＡＮＤゲート１５Ｅによって取られ、その結果が
ライトエネーブル（ｗｅ）信号（ｗｅｉ：ｉ＝０〜７の
整数）として各スパンプロセッサ（ＳＰｉ）１２に返さ
れる。従って、上述のように求めたｉ＝ｘl −ｘc −１
番目のスパンプロセッサ（ＳＰ）１２がｒｄｙ＝１の状
態にあれば、そのスパンプロセッサ（ＳＰ）のみにスパ
ンデータが転送されることになる。

【００４２】ところで、以上の動作は、外部入力信号で
あるＷＥ入力信号によって起動される。すなわち、ＷＥ
入力信号によって、フリップフロップ（ＦＦ）１５Ｃが
「１」にセットされると、このフリップフロップ（Ｆ
Ｆ）１５Ｃは、ＲＤＹ信号を論理「０」とし、デコーダ
１５Ｄをエネーブルにする。そして、転送先スパンプロ
セッサ（ＳＰ）１２がｒｄｙ状態にあれば、そのスパン
プロセッサ（ＳＰ）にｗｅ信号を送るのである。このよ
うに、スパンプロセッサ（ＳＰ）１２への転送は８入力
論理和ゲート１５Ｇにより検出され、フリップフロップ
（ＦＦ）１５Ｃのリセットに使用される。すなわち、い
ずれかのスパンプロセッサ（ＳＰ）にライトエネーブル
（ｗｅ）信号が出力されると、フリップフロップ（Ｆ
Ｆ）がリセットされ、ＲＤＹ＝１の状態に戻る。

【００４３】なお、転送先に選んだスパンプロセッサ
（ＳＰ）がｒｄｙ状態になければ、前述したように、次
のクロック期間を待つ。次のクロック期間では、カウン
タ値ｘc の入力値が１だけ増加するので、ｉ＝ｘl −ｘ
c −１を１だけ減少させた番号で特定されるスパンプロ
セッサ（ＳＰ）１２が選ばれる。因みに、もう１つのデ
コーダ１５Ｆは、各スパンプロセッサ（ＳＰ）が動作中
に上位アドレスｘh をカウントアップすべき時点を知ら
せるｃｕｐ信号を生成するのに用いられる。

【００４４】（Ａ−２−３）スパンデータの転送を受け
たスパンプロセッサの内部動作 図８は、１個のスパンプロセツサ（ＳＰｉ）１２の内部
構成と、デストリビュータ１３を介して接続されるＲＡ
Ｍブロック（ＲＡＭｊ）１１との信号線の対応を示した
図である。スパンプロセッサ（ＳＰｉ）１２は、バス１
７から２８ビットのスパンデータ（ｙl 、ｘh 、ｎ、
ｐ）が入力されると、ｗｅ信号により指示されたタイミ
ングで、アドレス１０ビットをｙ１バッファ１２Ａ及び
ｘｈカウンタ１２Ｂに、スパン長１０ビットをｎカウン
タ１２Ｃに、ピクセル値８ビットをｐバッファ１２Ｅに
同時に書き込む。

【００４５】このとき、ｒｄｙフリップフロップ（Ｆ
Ｆ）１２Ｄは論理「１」から「０」にリセットされ、以
後のデータ受け入れを禁止する。なお、デストリビュー
タ１３で送られるのは、これらスパンデータのうちｙ
ｌ、ｘｈ、ｐの値と、ｒｄｙ信号の計１９ビットであ
る。なお、スパンプロセッサ（ＳＰｉ）１２が動作中は
ｒｄｙ＝０であるから、これをＲＡＭブロックｊの書き
込み許可信号（負論理）として使用する。ここで、ＲＡ
Ｍブロックｊは１０２４ワード×８ビットで、アドレス
はｙl 、ｘh の値で、データはｐの値で指定する。

【００４６】ところで、前述したように、ｗｅ信号によ
りデータを受けた次のクロック期間から連続するｎクロ
ックを要して、引き続くｎ個のＲＡＭブロックに１画素
づつ順次転送されるが、データの行き先はデストリビュ
ータ１３が決めるのでスパンプロセッサ（ＳＰ）１２は
関知しなくて良い。また、ＲＡＭブロックｊもデータを
受動的に書き込むだけであるから、制御回路は単純なも
ので良い。ただし、書き込みエネープルパルスはデスト
リビユータ１３の遅延を考慮して正しく作る必要があ
る。図８の場合、シリアルアクセスポートＳＡＰは、Ｒ
ＡＭブロックｊの第２ポートに接続されている。スパン
プロセッサ（ＳＰ）１２がＲＡＭブロックｊへの書き込
み動作中は、ｎカウン１２Ｃは、ダウンカウンタとして
動作し、ｎクロック後に「０」になった時に、ｒｄｙフ
リップフロップ（ＦＦ）１２Ｄをセットして、ＲＡＭブ
ロック１１への書き込み動作を終了する。

【００４７】なお、ｘh カウンタ１２Ｂは、ｘ座標の上
位７ビットを与えるものであるから、ｘ座標の下位３ビ
ット、すなわち行き先ＲＡＭブロック番号が７から０に
変わる時にカウントアップさせる必要がある。ここで、
スパンプロセッサ（ＳＰｉ）がＲＡＭブロック１１に接
続されるのは、ｘc ＝７−ｉの時点であるから、図７
で、カウンタ値ｘc を、インバータ１５Ａとデコーダ１
５Ｅを通してｃｕｐｉ信号を生成し、これを各スパンプ
ロセッサ（ＳＰｉ）１２に送り、スパンプロセッサ（Ｓ
Ｐｉ）１２がＲＡＭ書き込み動作中ならば、その上位ア
ドレスｘh をカウントアップする。

【００４８】（Ａ−３）第１の実施形態の効果 以上のように、第１の実施形態における並列書込メモリ
によれば、１個のデストリビュータ１３に接続された８
個のスパンプロセッサ１２と８個のＲＡＭブロック１１
を全て１個のメモリ素子中に収納しただけの構成で良い
ので、従来に比してそのシステム構成を格段に小型化す
ることができる。

【００４９】また、第１の実施形態における並列書込メ
モリによれば、最大８個の水平線分（スパン）を並列に
画素展開できる、すなわち、１クロックで最大８画素を
デストリビュータ１３を通して転送し、ＲＡＭブロック
１１に書き込むことができるので、例えば、当該並列書
込メモリを、２０ＭＨｚのクロックで動作させれば、毎
秒１．６憶ピクセルの表示性能を実現できる。

【００５０】また、転送先決定回路１５は、待ち時間を
生じないようなスパンプロセッサ１２を逐次１つ選択し
てスパンデータの転送を実行するので、待ち時間による
性能低下がなく、しかも、スパンプロセッサ１２も直ち
に書き込み動作を開始すれば良いので制御が簡単であ
る。従って、並列書込メモリ内部のスパンプロセッサ１
２及びＲＡＭブロック１１の個数を増しても、外部端子
数を増加することなく、性能を容易に増大させることが
できる。

【００５１】（Ｂ）第２の実施形態 以下、本発明の第２の実施形態を図面を参照しながら説
明する。この第２の実施形態も、画像データ処理用の並
列書込メモリに関するものである。

【００５２】（Ｂ−１）第２の実施形態の構成 図９は、第２の実施形態に係る並列書込メモリシステム
の構成例を示す機能ブロック図である。この並列書込メ
モリシステムは、第１の実施形態の並列書込メモリ（図
中、ＰＷＭ０〜ＰＷＭ６３で示す）１８を６４個使用す
ることにより形成されるシステムであり、全体として１
画面分の画素データを信号処理するようになっている。

【００５３】従って、この並列書込メモリシステムは、
６４個の並列書込メモリ１８の他、これらを駆動する各
種ブロックによって構成されている。すなわち、並列書
込メモリ１８に与えるスパンデータを保持する外部スパ
ンデータバッファ１９と、スパンデータを転送する対象
となる並列書込メモリ１８を指定する転送先指定バッフ
ァ２０と、書込エネーブル信号（ＨＷＥ）入力用フリッ
プフロップ２１と、インバータ２２と、デコーダ２３
と、６４個のアンドゲート２４と、オアゲート２５とで
なる。

【００５４】まず、外部スパンデータバッファ１９は、
入力データ端子ＨＤから入力される３７ビットのデータ
のうち並列書込メモリ１８に書き込む３１ビットのデー
タを入力するバッファである。この３１ビットの内容
は、第１の実施形態で説明したものと同じであり、これ
らは、６４個全ての並列書込メモリ１８に対して並列に
入力される。

【００５５】転送先指定バツファ（ｙh ）２０は、入力
された３７ビットのうち残り６ビットを入力するバッフ
ァである。ここで、ｙ方向上位アドレスｙh は、当該デ
ータと同時に入力されるスパンデータが、６４個ある並
列書込メモリ１８のうちいずれに対するものかを表すデ
ータである。なお、これらバッファ１９及び２０へのデ
ータの書き込みは、書込エネーブル端子に入力される書
込エネーブル信号（ＨＷＥ）のパルスによって同時に設
定される。

【００５６】デコーダ２３は、転送先指定バッファ２０
から入力される６ビットのアドレスデータを６４ビット
のデータにデコードする手段である。ここで、デコーダ
２３は、６ビットのアドレスデータによって指定された
並列書込メモリ１８に対応する出力だけが「１」とな
り、残る６３ビットの出力が「０」となるようにデータ
変換する。

【００５７】６４個のアンドゲート２５は、それぞれ
が、デコーダ２３から出力されるこれら６４個の出力に
対応するゲートであり、各デコーダ出力とこれに対応す
る並列書込メモリ１８の内部状態信号（ＲＤＹ信号）と
の論理積を、並列書込メモリ１８のＷＥ端子出力するよ
うになっている。

【００５８】オアゲート２５は、６４入力のオアゲート
であり、６４個あるアンドゲート２４のいずれかより対
応する並列書込メモリ１８にＷＥ信号が出力されると、
その都度、フリップフロップ２１をリセットするように
動作する。ここで、当該オアゲート２５と、フリップフ
ロップ２１と、インバータ２２は、転送制御回路として
動作する。

【００５９】なお、シリアルアクセスポート（ＳＡＰ）
は、６４個ある並列書込メモリ１８の内部ＲＡＭブロッ
クにそれぞれ接続されており、画素データを１画素単位
で読み書きしたり、ＣＲＴに表示するのに用いるアドレ
ス及びデータからなる。ここで、このシリアルアクセス
ポート（ＳＡＰ）からＣＲＴへの表示のためのＲＡＭ読
み出しと、ホストプロセッサ側からスパンを描画するた
めのＲＡＭ書き込みは、競合しないものと仮定する。こ
こで、ＲＡＭの競合を避ける手段としては、１画面が完
成するまでＣＲＴへの読み出しを行なわない方法や、１
クロック期間の前半をスパン描画に、後半をＣＲＴ読み
出しに使用する方法、２ポートＲＡＭを使用する方法な
どが考えられる。

【００６０】また、図中の書き込みエネーブル端子ＨＷ
Ｅ、入力データ端子ＨＤ、ＨＲＤＹ端子は、それぞれ、
例えばホストプロセッサに接続されているものとする。

【００６１】（Ｂ−２）第２の実施形態の動作 以上の構成を有する並列書込メモリシステムについて、
その画素データの書込動作を説明する。なお、この実施
形態では、並列書込メモリシステム全体の生成する画像
空間（画面）が、図１０に示すように、５１２行×１０
２４画素の画像配列であるものとし、これを８行づつ６
４個に分割した各領域の画素データを並列書込メモリ１
８のいずれかに記憶させるように動作する。

【００６２】まず、スパンデータの入力から説明する。
この並列書込メモリシステムは、入力データ端子ＨＤか
ら全画面（５１２行×１０２４画素）のうち任意の水平
線分（スパン）に対する画素データ（すなわち、スパン
データ）が入力されると、当該スパンデータのうちｙ座
標の上位６ビットｙh を転送先指定バッファ２０に取り
込み保持する。そして、当該上位６ビットｙh によって
指定される転送先がいずれの並列書込メモリ（ＰＷＭ
ｉ）であるかデコーダ２３においてデコードし決定す
る。

【００６３】そして、並列書込メモリシステムは、外部
スパンデータバッファ１９に書き込まれている残り２９
ビットのスパンデータ（ｐ、ｎ、ｙl 、ｘh 、ｘl ）
を、転送先に決まった並列書込メモリ（ＰＷＭｉ）に対
して転送し、これを第１の実施形態において説明したの
と同様の方法で画素展開する。すなわち、スパンデータ
が転送された並列書込メモリ１８は、それぞれ、図５に
示したように、８行×１０２４画素のデータを、８個の
内部ＲＡＭブロック１１に分担することにより当該画素
データを記憶するように動作する。

【００６４】ところで、これら動作を起動するのは、書
き込みエネーブル端子ＨＷＥに入力されるＨＷＥ信号で
ある。すなわち、当該ＨＷＥ信号が入力され、書き込む
べきスパンデータの入力があったことが知らされると、
当該ＨＷＥ信号によって各バッファ１９及び２０にスパ
ンデータの取り込みが行われ、かつ、フリップフロップ
（ＦＦ）２１が「１」にセットされる。このように、フ
リップフロップ（ＦＦ）２１がセットされると、動作中
であることがＨＲＤＹ＝「０」として外部に知らせられ
ると共に、デコーダ２３がエネーブル状態になり、転送
先がデコードされる。

【００６５】ここで、ｙ座標上位６ビットｙh のデコー
ド結果がｋであり、その際、転送先に決定された並列書
込メモリＰＷＭｋが書き込み可能な状態（ＲＤＹｋ＝
１）にあれば即座に書き込みが開始され、反対に、書き
込み可能でない状態（ＲＤＹｋ＝０）であれば書き込み
ができる状態になるまで書き込みが待機される。

【００６６】いずれにしても、書き込みが開始される
と、６４入力論理和ゲート２５の出力が「１」になり、
フリップフロップ（ＦＦ）２１のリセットが行われる。
この結果、フリップフロップ（ＦＦ）の出力は「０」に
なり、外部に出力される信号はＨＲＤＹ＝「１」にな
る。

【００６７】（Ｂ−３）第２の実施形態の効果 以上のように、第２の実施形態に係る並列書込メモリシ
ステムによれば、最大８個のスパンデータを並列的に画
素展開できる並列書込メモリを６４個を並列駆動させな
がら書込動作を行うようにしたので、最大５１２個のス
パンを並列に画像メモリに書き込むことができる。従っ
て、例えば２０ＭＨｚのクロックで動作させれば毎秒１
００憶ピクセルもの表示性能が得られる。これは２万フ
レーム／秒にあたり、実時間動画３０フレーム／秒をは
るかに越える性能である。

【００６８】また、転送タイミングを制御する転送制御
回路を、フリップフロップ２１、インバータ２２及びオ
アゲート２５といった簡単な回路構成で構成でき、しか
もこれらは効率良く動作するので、多数のメモリ素子を
接続する場合にも従来のようにプロセッサ間のタイミン
グ制御等を必要とせず、格段に性能の高い並列書込メモ
リシステムを実現することができる。

【００６９】（Ｃ）他の実施形態 (C-1) なお、上述の第１及び第２の実施形態において
は、画像データの一般的な書込み例について述べたが、
本発明は、ランレングス形式で符合化されたアニメーシ
ョン画像データから画像を再生するのに特に適してい
る。例えば、上述の実施形態の構成に対し、ピクセル値
ｐとスパン長ｎの対（ｐ、ｎ）の系列が入力された場合
に、スパン長ｎの累算機能によってアドレスｘl 、ｘh
、ｙl 及びｙh を発生する回路を追加すれば本システ
ムで処理することができる。

【００７０】(C-2) また、上述の第２の実施形態にお
いては、各並列書込メモリ１８が担当する画像領域を、
図１０に示すように、全画面領域のうち連続する小領域
に設定する場合について述べたが、本発明はこれに限定
されるものではなく、飛び飛びの行を分担させることも
できる。この場合には、外部転送先バッファがｙ座標の
上位６ビットｘh でなく、下位６ビットｘl を記憶
し、上位３ビットｘh がスパンデータの一部となる。

【００７１】(C-3) さらに、上述の第２の実施形態にお
いては、それぞれ別部品である複数個の並列書込メモリ
１８を用いて並列書込メモリシステムを構成する場合に
ついて述べたが、これら並列書込メモリ１８は同一チッ
プ上に形成されていているものでも良い。

【００７２】(C-4) さらに、上述の実施形態において
は、ｘ方向を水平方向とし、ｙ方向を縦方向として説明
したが、これについては互いに逆の方向を表していても
良い。

【００７３】

【発明の効果】以上のように、第１の発明によれば、線
分データ書込処理手段における最大Ｎ個の処理手段が、
同時並列的に、画像データ記憶手段における異なるＮ個
の記憶領域に対しておのおのが処理対象とする線分の画
像データを書き込み処理できるので、非常に処理能力の
高い並列書込メモリを実現することができる。また、第
１の発明に係る並列書込メモリは、Ｎ個の記憶領域を有
する画像データ記憶手段と、Ｎ個の処理手段を有する線
分データ書込処理手段と、接続切替手段のそれぞれを全
て１個のメモリ素子内に収納できるので、従来に比して
格段に小さいシステムを実現することができる。

【００７４】また、以上のように、第２の発明によれ
ば、最大Ｋ個の並列書込メモリで、各線分データ書込処
理手段の最大Ｎ個の処理手段が、同時並列的に、各画像
データ記憶手段における異なるＮ個の記憶領域に対して
おのおのが処理対象とする線分の画像データを書き込み
処理できるので、非常に処理能力の高い並列書込メモリ
システムを実現することができる。

【図面の簡単な説明】

【図１】第１の実施形態に係る並列書込メモリの構成例
を示すブロック図である。

【図２】画像の生成に使用される並列プロセッサの従来
構成例を示すブロック図である。

【図３】図２に示すピクセルプロセッサの画素分担例を
示す説明図である。

【図４】図２に示すデイステリビュータの内部構成例を
示すブロック図である。

【図５】図１に示すＲＡＭの画素分担とスパンとの対応
関係を示す説明図である。

【図６】転送先スパンプロセッサの決定方法の説明に供
する概念図である。

【図７】図１に示す転送先決定回路の内部構成を示すブ
ロック図である。

【図８】図１に示すスパンプロセッサの内部構成を示す
ブロック図である。

【図９】第２の実施形態に係る並列書込メモリシステム
の構成例を示すブロック図である。

【図１０】図９に示す並列書込メモリの画面分担例を示
す説明図である。

【符号の説明】

１１…ＲＡＭブロック、１２…スパンプロセッサ、１２
Ａ、１２Ｂ…アドレスバッファ、１２Ｃ…ｎカウンタ、
１２Ｄ…フリップフロップ、１２Ｅ…ｐバッファ、１３
…デストリビュータ、１４…シフトカウンタ、１５…転
送先決定回路、１５Ａ、１５Ｈ…インバータ、１５Ｂ…
加算器、１５Ｃ…フリップフロップ、１５Ｄ、１５Ｆ…
デコーダ、１５Ｅ…アンドゲート、１５Ｇ…オアゲー
ト、１６…スパンデータバッファ、１６Ａ…アドレスバ
ッファ、１６Ｂ…スパン長バッファ、１６Ｃ…ピクセル
バッファ、１７…バス、１８…並列書込メモリ、１９…
外部スパンデータバッファ、２０…転送先指定バッフ
ァ、２１…フリップフロップ、２２…インバータ、２３
…デコーダ、２４…アンドゲート、２５…オアゲート。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ｘ方向に対する画素数がＬ×Ｎ（Ｌは整
   数、Ｎは２の累乗数）で与えられ、かつ、ｙ方向に対す
   る画素数がＭ（Ｍは２の累乗数）で与えられる矩形画像
   領域の各画素の画像データの記憶に用いられる並列書込
   メモリにおいて、 Ｎ個ある記憶領域のうち第ｊ番目（ｊは０からＮ−１ま
   での整数）の記憶領域には、上記矩形画像領域を構成す
   る画素集合のうち、ｘ方向の座標がｘh ×Ｎ＋ｊ（ｘh
   は０からＬ−１までの整数）で与えられる画素集合につ
   いての画素データを記憶する画像データ記憶手段と、 上記矩形画像領域上に引く線分の始点座標（ｘ、ｙl ）
   （ｙl は０からＭ−１までの整数）、ｘ方向の長さｎ
   （ｎは１からＬ×Ｎまでの整数）、画素値ｐを定義する
   線分データ（ｘ、ｙl 、ｎ、ｐ）を入力し保持する線分
   データ保持手段と、 Ｎ個の処理手段を有し、各処理手段はそれぞれ、上記線
   分データ保持手段から上記線分データのうちｘ方向の始
   点座標ｘを、当該座標ｘをＮを法としてｘh ×Ｎ＋ｘl
   （ｘl は０からＮ−１までの整数）と表したときの掛け
   数ｘh に置き換えてなる処理データが入力されたと
   き、上記Ｎ個の記憶領域のうち連続するｎ個の記憶領域
   のいずれにも、アドレス（ｘh 、ｙl ）と画素値ｐの
   それぞれをｎクロックに亘って転送する線分データ書込
   処理手段と、 各入力が上記Ｎ個の処理手段の各出力に接続されると共
   に、各出力が上記Ｎ個の記憶領域に接続され、上記Ｎ個
   の処理手段と上記Ｎ個の記憶領域とを１対１に接続させ
   たままの状態で当該接続関係を巡回的にシフトさせるこ
   とにより、ある処理手段に接続されることになる記憶領
   域を１クロックづつシフトさせるＮ入力Ｎ出力の接続切
   替手段と、 上記記憶領域と上記処理手段とを接続する際のシフト量
   を与えるカウント値ｘc と、上記ｘ方向の始点座標ｘを
   Ｎを法としてｘh ×Ｎ＋ｘl と表したときの剰余ｘl と
   の差分に基づいて、上記線分データ保持手段に上記線分
   データ書込処理部への転送に備えて待機されている処理
   データの転送先となる処理手段を決定する転送先決定手
   段とを備えることを特徴とする並列書込メモリ。
2. 【請求項２】 上記転送先決定手段は、上記カウント値
   ｘc と上記剰余ｘlとの差分に基づいて決定した転送先
   の処理手段が既に他の線分の書込み動作に使用されてい
   る場合、当該処理データの転送先となる処理手段を、上
   記接続切替手段による接続関係のシフトに応じて再設定
   することを特徴とする請求項１に記載の並列書込メモ
   リ。
3. 【請求項３】 ｘ方向に対する画素数がＬ×Ｎ（Ｌは整
   数、Ｎは２の累乗数）で与えられ、かつ、ｙ方向に対す
   る画素数がＲ×Ｍ（Ｒは整数、Ｍは２の累乗数）で与え
   られる矩形画像領域の各画素の画像データの記憶に用い
   られる並列書込メモリシステムにおいて、 Ｋ個の請求項１に記載の並列書込メモリと、 上記Ｋ個の請求項１に記載の並列書込メモリそれぞれに
   並列接続されると共に、上記矩形画像領域上に引く線分
   の始点座標（ｘ、ｙ）、ｘ方向の長さｎ（ｎは１からＬ
   ×Ｎまでの整数）、画素値ｐを定義する線分データ
   （ｘ、ｙ、ｎ、ｐ）を入力し保持する外部線分データ保
   持手段と、 上記始点座標（ｘ、ｙ）の座標ｙに基づいて、当該線分
   データの転送先となる並列書込メモリを決定する外部転
   送先決定手段と、 上記外部線分データ保持手段と上記Ｋ個の並列書込メモ
   リ間でなされる線分データの転送を制御する転送制御手
   段とを備えることを特徴とする並列書込メモリシステ
   ム。