JPH0954834A - 画像表示制御装置 - Google Patents
画像表示制御装置Info
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- JPH0954834A JPH0954834A JP7206050A JP20605095A JPH0954834A JP H0954834 A JPH0954834 A JP H0954834A JP 7206050 A JP7206050 A JP 7206050A JP 20605095 A JP20605095 A JP 20605095A JP H0954834 A JPH0954834 A JP H0954834A
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Abstract
(57)【要約】
【課題】 画像表示の際、ＶＲＡＭには画像データの記
憶されない記憶エリアが生じるが、かかるエリアの有効
利用を図る。 【解決手段】 メモリアクセスコントロール回路１３
は、設定された画面モードに基づいて画像データの記憶
に必要な記憶容量を求め、ＶＲＡＭ２内の全記憶エリア
のうち当該記憶容量相当の部分を表示画面構成用の記憶
エリアとして描画回路１１に割り当てる。また、その結
果残った記憶エリアを、Ｚソート処理のためのワークエ
リアとしてＺソート回路１２に割り当てる。ＶＲＡＭ２
が描画回路１１によって使用されていない期間、メモリ
アクセスコントロール回路１３は、その旨を通知する信
号をＺソート回路１２へ出力する。Ｚソート回路１２
は、この信号が受信されている期間を利用し、Ｚソート
処理を進める。
憶されない記憶エリアが生じるが、かかるエリアの有効
利用を図る。 【解決手段】 メモリアクセスコントロール回路１３
は、設定された画面モードに基づいて画像データの記憶
に必要な記憶容量を求め、ＶＲＡＭ２内の全記憶エリア
のうち当該記憶容量相当の部分を表示画面構成用の記憶
エリアとして描画回路１１に割り当てる。また、その結
果残った記憶エリアを、Ｚソート処理のためのワークエ
リアとしてＺソート回路１２に割り当てる。ＶＲＡＭ２
が描画回路１１によって使用されていない期間、メモリ
アクセスコントロール回路１３は、その旨を通知する信
号をＺソート回路１２へ出力する。Ｚソート回路１２
は、この信号が受信されている期間を利用し、Ｚソート
処理を進める。
Description
【０００１】
【発明の属する技術分野】この発明は、３次元画像表示
等に好適な画像表示制御装置に関する。
等に好適な画像表示制御装置に関する。
【０００２】
【従来の技術】解像度および使用可能な色の種類数の異
なった複数の画面モードを有し、これらの画面モードを
必要に応じて切り換えるようにした画像表示制御装置が
知られている。この種の画像表示制御装置によって画像
表示を行う際、表示に使用する画像データをＶＲＡＭ
（Video Random Access Memory）に記憶させるが、その
際に必要とされる記憶容量は画面モードによって異なっ
てくる。このため、各画面モードにおいて必要とされる
各記憶容量のうち最大のものを考慮し、十分に大きな容
量のＶＲＡＭが使用される。しかしながら、このような
大容量のＶＲＡＭを使用した場合には、当然のことなが
ら、画面モードによっては、不要な記憶容量が残ってし
まうことになる。以下の表は、２ＭＢ（Mega Bytes）の
ＶＲＡＭを使用した場合に、各画面モードにおいて必要
とする記憶容量およびその残りの記憶容量の例を示した
ものである。
なった複数の画面モードを有し、これらの画面モードを
必要に応じて切り換えるようにした画像表示制御装置が
知られている。この種の画像表示制御装置によって画像
表示を行う際、表示に使用する画像データをＶＲＡＭ
（Video Random Access Memory）に記憶させるが、その
際に必要とされる記憶容量は画面モードによって異なっ
てくる。このため、各画面モードにおいて必要とされる
各記憶容量のうち最大のものを考慮し、十分に大きな容
量のＶＲＡＭが使用される。しかしながら、このような
大容量のＶＲＡＭを使用した場合には、当然のことなが
ら、画面モードによっては、不要な記憶容量が残ってし
まうことになる。以下の表は、２ＭＢ（Mega Bytes）の
ＶＲＡＭを使用した場合に、各画面モードにおいて必要
とする記憶容量およびその残りの記憶容量の例を示した
ものである。
【０００３】 表−１ 画面モードと記憶容量の関係 画面モード 必要な記憶容量 残りの記憶容量 ６４０×４８０×１６００万色 ０．９２１６ＭＢ １１７５ＫＢ ８００×６００×１６００万色 １．４４ ＭＢ ６５７ＫＢ １０２４×７６８×６万色 １．５７３ ＭＢ ５２４ＫＢ １２８０×７６８×２５６色 １．３１０７ＭＢ ７８６ＫＢ １６００×１２８０×２５６色 ２．０４８ ＭＢ ４９ＫＢ
【０００４】一方、画像表示の際に、表示に使用する画
像データを得るための演算が行われる場合が多いが、こ
の演算を実行するに際し、大容量のメモリが必要となる
場合がある。例えば、３次元画像表示を行う際には、最
初に最も遠くにある対象物、次いでその手前の対象物、
次いでさらにその手前の対象物という具合に、各対象物
の画像を遠くのものから順に重ねて表示する。このよう
な表示制御を行うため、各対象物に対応した画像データ
を画面奥行方向の軸（Ｚ軸）上の座標値をキーとして予
め整順列化する処理が行われる。いわゆるＺソートであ
る。このＺソートは、処理対象となるデータの個数は一
般的に多く、また、比較的短時間で処理を終了しなけれ
ばならないという制約がある。そこで、Ｚソートを実行
するための比較的大容量のメモリ等からなるハードウェ
アが使用され、これによりＺソートのなされた画像デー
タが上述した画像表示制御装置に引き渡される。
像データを得るための演算が行われる場合が多いが、こ
の演算を実行するに際し、大容量のメモリが必要となる
場合がある。例えば、３次元画像表示を行う際には、最
初に最も遠くにある対象物、次いでその手前の対象物、
次いでさらにその手前の対象物という具合に、各対象物
の画像を遠くのものから順に重ねて表示する。このよう
な表示制御を行うため、各対象物に対応した画像データ
を画面奥行方向の軸（Ｚ軸）上の座標値をキーとして予
め整順列化する処理が行われる。いわゆるＺソートであ
る。このＺソートは、処理対象となるデータの個数は一
般的に多く、また、比較的短時間で処理を終了しなけれ
ばならないという制約がある。そこで、Ｚソートを実行
するための比較的大容量のメモリ等からなるハードウェ
アが使用され、これによりＺソートのなされた画像デー
タが上述した画像表示制御装置に引き渡される。
【０００５】
【発明が解決しようとする課題】以上のように、従来の
技術は、画面モードによってはＶＲＡＭ内に全く使われ
ずに遊んだ状態の記憶容量を生じさせている一方、表示
用の画像データを演算するためにはワークエリアとして
メモリを設けるという甚だ不経済な状態となっていた。
技術は、画面モードによってはＶＲＡＭ内に全く使われ
ずに遊んだ状態の記憶容量を生じさせている一方、表示
用の画像データを演算するためにはワークエリアとして
メモリを設けるという甚だ不経済な状態となっていた。
【０００６】この発明は、かかる不経済を回避し、ＶＲ
ＡＭ内の記憶エリアの有効利用を図った画像表示制御装
置を提供することを目的としている。
ＡＭ内の記憶エリアの有効利用を図った画像表示制御装
置を提供することを目的としている。
【０００７】
【課題を解決するための手段】請求項１に係る発明は、
表示画面を構成する画像データを作成し、画像メモリの
記憶エリア内に格納する描画回路と、前記画像メモリの
各記憶エリアのうち前記画像データの格納されない記憶
エリアを使用することにより演算処理を行う演算手段と
前記描画回路が前記画像メモリを使用していない期間、
前記演算手段に前記画像メモリを使用させるメモリアク
セスコントロール回路とを具備することを特徴とする画
像表示制御装置を要旨とする。
表示画面を構成する画像データを作成し、画像メモリの
記憶エリア内に格納する描画回路と、前記画像メモリの
各記憶エリアのうち前記画像データの格納されない記憶
エリアを使用することにより演算処理を行う演算手段と
前記描画回路が前記画像メモリを使用していない期間、
前記演算手段に前記画像メモリを使用させるメモリアク
セスコントロール回路とを具備することを特徴とする画
像表示制御装置を要旨とする。
【０００８】請求項２に係る発明は、前記メモリアクセ
スコントロール回路は、前記描画回路が前記画像メモリ
を使用していないときその旨を前記演算手段に通知し、
前記演算手段は、該通知を受けることにより前記画像メ
モリを使用することを特徴とする請求項１記載の画像表
示制御装置を要旨とする。
スコントロール回路は、前記描画回路が前記画像メモリ
を使用していないときその旨を前記演算手段に通知し、
前記演算手段は、該通知を受けることにより前記画像メ
モリを使用することを特徴とする請求項１記載の画像表
示制御装置を要旨とする。
【０００９】請求項３に係る発明は、表示画面を構成す
る画像データを作成し、画像メモリの記憶エリア内に格
納する描画回路と、前記描画回路が前記画像メモリを使
用していない期間、前記画像メモリの各記憶エリアのう
ち前記画像データの格納されない記憶エリアを外部の装
置に使用させるメモリアクセスコントロール回路とを具
備することを特徴とする画像表示制御装置を要旨とす
る。
る画像データを作成し、画像メモリの記憶エリア内に格
納する描画回路と、前記描画回路が前記画像メモリを使
用していない期間、前記画像メモリの各記憶エリアのう
ち前記画像データの格納されない記憶エリアを外部の装
置に使用させるメモリアクセスコントロール回路とを具
備することを特徴とする画像表示制御装置を要旨とす
る。
【００１０】請求項４に係る発明は、前記メモリアクセ
スコントロール回路は、前記描画回路が前記画像メモリ
を使用していないときその旨を外部の装置に通知するこ
とを特徴とする請求項３記載の画像表示制御装置を要旨
とする。
スコントロール回路は、前記描画回路が前記画像メモリ
を使用していないときその旨を外部の装置に通知するこ
とを特徴とする請求項３記載の画像表示制御装置を要旨
とする。
【００１１】請求項５に係る発明は、前記メモリアクセ
スコントロール回路が、前記画像メモリにおけるデータ
の読み出し／書き込み処理と該データを他との間で授受
する処理とを非同期化するための手段を具備することを
特徴とする請求項１〜４のいずれか１の請求項に記載の
画像表示制御装置を要旨とする。
スコントロール回路が、前記画像メモリにおけるデータ
の読み出し／書き込み処理と該データを他との間で授受
する処理とを非同期化するための手段を具備することを
特徴とする請求項１〜４のいずれか１の請求項に記載の
画像表示制御装置を要旨とする。
【００１２】上記請求項１〜４に記載の発明によれば、
画像メモリの各記憶エリアのうち表示画面を構成する画
像データの記憶に使用されないエリアが演算処理に使用
されるため、記憶エリアの有効利用が達成される。ま
た、請求項５に係る発明によれば、演算処理手段または
外部の装置は、画像メモリにおける実際のデータの入出
力を待たずに該メモリを対象としたデータの授受を実質
的に行うことができるため、高速処理が可能になる。
画像メモリの各記憶エリアのうち表示画面を構成する画
像データの記憶に使用されないエリアが演算処理に使用
されるため、記憶エリアの有効利用が達成される。ま
た、請求項５に係る発明によれば、演算処理手段または
外部の装置は、画像メモリにおける実際のデータの入出
力を待たずに該メモリを対象としたデータの授受を実質
的に行うことができるため、高速処理が可能になる。
【００１３】
【発明の実施の形態】以下、本発明を更に理解しやすく
するため、実施の形態について説明する。かかる実施形
態は、本発明の一態様を示すものであり、この発明を限
定するものではなく、本発明の範囲で任意に変更可能で
ある。
するため、実施の形態について説明する。かかる実施形
態は、本発明の一態様を示すものであり、この発明を限
定するものではなく、本発明の範囲で任意に変更可能で
ある。
【００１４】Ａ．第１実施形態 図１はこの発明の第１実施形態による画像表示制御用集
積回路１の構成を示すブロック図である。この図に示す
ように、画像表示制御用集積回路１は、描画回路１１
と、Ｚソート回路１２と、メモリアクセスコントロール
回路１３とを１チップに搭載してなるものである。
積回路１の構成を示すブロック図である。この図に示す
ように、画像表示制御用集積回路１は、描画回路１１
と、Ｚソート回路１２と、メモリアクセスコントロール
回路１３とを１チップに搭載してなるものである。
【００１５】描画回路１１は、図示しないＣＰＵから与
えられる描画コマンドに従い、表示画面を構成するため
の画像データをＶＲＡＭ２内の所定のエリアに作成す
る。ＶＲＡＭ２内に作成された画像データは、所定のフ
レーム周期毎に、メモリアクセスコントロール回路１３
を介してＣＲＴ表示装置等に送られ、その画面に表示さ
れる。
えられる描画コマンドに従い、表示画面を構成するため
の画像データをＶＲＡＭ２内の所定のエリアに作成す
る。ＶＲＡＭ２内に作成された画像データは、所定のフ
レーム周期毎に、メモリアクセスコントロール回路１３
を介してＣＲＴ表示装置等に送られ、その画面に表示さ
れる。
【００１６】Ｚソート回路１２は、３次元表示を行う際
に必要なＺソート処理を実行する回路である。すなわ
ち、Ｚソート回路１２は、３次元表示の対象物たるポリ
ゴン（多角形）を表した多数のポリゴンデータをＣＰＵ
から受け取り、これらのポリゴンデータを各ポリゴンの
Ｚ座標値（表示画面に対して垂直な奥行方向の座標値）
をキーとして整順列化する。このＺソート処理は、各ポ
リゴンデータをメモリに記憶させ、各々の格納アドレス
を変更する処理を繰り返すことにより実行されるが、Ｖ
ＲＡＭ２内の記憶エリアのうち上述の表示画面を表す画
像データの記憶に使用されない記憶エリアがこのＺソー
ト処理に使用される。
に必要なＺソート処理を実行する回路である。すなわ
ち、Ｚソート回路１２は、３次元表示の対象物たるポリ
ゴン（多角形）を表した多数のポリゴンデータをＣＰＵ
から受け取り、これらのポリゴンデータを各ポリゴンの
Ｚ座標値（表示画面に対して垂直な奥行方向の座標値）
をキーとして整順列化する。このＺソート処理は、各ポ
リゴンデータをメモリに記憶させ、各々の格納アドレス
を変更する処理を繰り返すことにより実行されるが、Ｖ
ＲＡＭ２内の記憶エリアのうち上述の表示画面を表す画
像データの記憶に使用されない記憶エリアがこのＺソー
ト処理に使用される。
【００１７】このように本実施形態においては描画回路
１１およびＺソート回路１２の両方が１個のＶＲＡＭ２
を使用する訳であるが、この場合に両者のアクセスが競
合しないように調停する必要がある。メモリアクセスコ
ントロール回路１３は、このような調停の役割を果すも
のであり、以下の制御を行う。
１１およびＺソート回路１２の両方が１個のＶＲＡＭ２
を使用する訳であるが、この場合に両者のアクセスが競
合しないように調停する必要がある。メモリアクセスコ
ントロール回路１３は、このような調停の役割を果すも
のであり、以下の制御を行う。
【００１８】ａ．アドレス制御 既に従来技術の項において説明したように、一画面分の
画像データの記憶に必要な記憶容量は画面モードによっ
て異なる。メモリアクセスコントロール回路１３は、設
定された画面モードに基づいて画像データの記憶に必要
な記憶容量を求め、ＶＲＡＭ２内の全記憶エリアのうち
当該記憶容量相当の部分を表示画面構成用の記憶エリア
として描画回路１１に割り当てる。また、その結果残っ
た記憶エリアを、Ｚソート処理のためのワークエリアと
してＺソート回路１２に割り当てる。
画像データの記憶に必要な記憶容量は画面モードによっ
て異なる。メモリアクセスコントロール回路１３は、設
定された画面モードに基づいて画像データの記憶に必要
な記憶容量を求め、ＶＲＡＭ２内の全記憶エリアのうち
当該記憶容量相当の部分を表示画面構成用の記憶エリア
として描画回路１１に割り当てる。また、その結果残っ
た記憶エリアを、Ｚソート処理のためのワークエリアと
してＺソート回路１２に割り当てる。
【００１９】ｂ．タイミング制御 ＶＲＡＭ２が描画回路１１によって使用されていない期
間、メモリアクセスコントロール回路１３は、その旨を
通知する信号をＺソート回路１２へ出力する。Ｚソート
回路１２は、この信号が受信されている期間を利用し、
ＶＲＡＭ２を使用した上述のＺソート処理を進める。
間、メモリアクセスコントロール回路１３は、その旨を
通知する信号をＺソート回路１２へ出力する。Ｚソート
回路１２は、この信号が受信されている期間を利用し、
ＶＲＡＭ２を使用した上述のＺソート処理を進める。
【００２０】本実施形態では描画回路１１もＺソート回
路１２も共通のＶＲＡＭ２を使用するので、３次元表示
のための処理の形態も従来のものとは異なったものとな
る。すなわち、ポリゴン群の３次元表示に先立ってＺソ
ート回路１２によるＺソート処理が行われると、整順列
化されたポリゴンデータ列がＶＲＡＭ２内に残る。描画
回路１１は、これらのポリゴンデータを、画面奥行方向
において最も遠くに位置するポリゴンに相当するものか
ら順に読み出し、各ポリゴンを構成する画素の集合を表
す画像データをＶＲＡＭ２内の表示画面構成用の記憶エ
リアに順次重ね書きしてゆく。この処理が全ポリゴンデ
ータについて行われる結果、各ポリゴンの前後関係が明
瞭に表された画像データが得られる。
路１２も共通のＶＲＡＭ２を使用するので、３次元表示
のための処理の形態も従来のものとは異なったものとな
る。すなわち、ポリゴン群の３次元表示に先立ってＺソ
ート回路１２によるＺソート処理が行われると、整順列
化されたポリゴンデータ列がＶＲＡＭ２内に残る。描画
回路１１は、これらのポリゴンデータを、画面奥行方向
において最も遠くに位置するポリゴンに相当するものか
ら順に読み出し、各ポリゴンを構成する画素の集合を表
す画像データをＶＲＡＭ２内の表示画面構成用の記憶エ
リアに順次重ね書きしてゆく。この処理が全ポリゴンデ
ータについて行われる結果、各ポリゴンの前後関係が明
瞭に表された画像データが得られる。
【００２１】このように本実施形態によれば、Ｚソート
回路１２のための記憶手段を別途設けることなく、ＶＲ
ＡＭ２内の空いている記憶エリアを有効利用してＺソー
ト処理を進めることができるので、メモリの節約にな
る。
回路１２のための記憶手段を別途設けることなく、ＶＲ
ＡＭ２内の空いている記憶エリアを有効利用してＺソー
ト処理を進めることができるので、メモリの節約にな
る。
【００２２】なお、画面モードによっては、ＶＲＡＭ２
内の記憶エリアがあまり残らず、Ｚソート処理に必要な
記憶エリアが確保できない場合も生じ得るが、その場
合、Ｚソート回路１２がメモリアクセスコントロール回
路１３を介してＶＲＡＭ２をアクセスしようとする際に
その使用が拒否される。この場合には、Ｚソート回路１
２に代わってＣＰＵがＺソート処理を行い、Ｚソート処
理のなされたポリゴンデータ列を描画回路１１に引き渡
す。
内の記憶エリアがあまり残らず、Ｚソート処理に必要な
記憶エリアが確保できない場合も生じ得るが、その場
合、Ｚソート回路１２がメモリアクセスコントロール回
路１３を介してＶＲＡＭ２をアクセスしようとする際に
その使用が拒否される。この場合には、Ｚソート回路１
２に代わってＣＰＵがＺソート処理を行い、Ｚソート処
理のなされたポリゴンデータ列を描画回路１１に引き渡
す。
【００２３】Ｂ．第２実施形態 図２はこの発明の第２実施形態による画像表示制御用集
積回路１ａの構成を示すブロック図である。上記第１実
施形態においては画像表示制御用集積回路１がＺソート
回路１２を含んでいたが、本実施形態における画像表示
制御用集積回路１ａはＺソート回路を含んでいない。画
像表示制御用集積回路１ａ内のメモリアクセスコントロ
ール回路１３は、メモリアクセス端子１３ａを介して外
付けのＺソート回路１２ａに接続される。各部の機能
は、上記第１実施形態と同様であるので重複した説明は
省略する。
積回路１ａの構成を示すブロック図である。上記第１実
施形態においては画像表示制御用集積回路１がＺソート
回路１２を含んでいたが、本実施形態における画像表示
制御用集積回路１ａはＺソート回路を含んでいない。画
像表示制御用集積回路１ａ内のメモリアクセスコントロ
ール回路１３は、メモリアクセス端子１３ａを介して外
付けのＺソート回路１２ａに接続される。各部の機能
は、上記第１実施形態と同様であるので重複した説明は
省略する。
【００２４】本実施形態は、Ｚソート回路を含まない既
存の画像表示制御用集積回路に僅かな設計変更を施すこ
とにより実現することができ、また、既存のＺソート回
路（あるいはＺソート用ソフトウェア）を利用すること
ができる点において、経済的利点がある。
存の画像表示制御用集積回路に僅かな設計変更を施すこ
とにより実現することができ、また、既存のＺソート回
路（あるいはＺソート用ソフトウェア）を利用すること
ができる点において、経済的利点がある。
【００２５】Ｃ．第３実施形態 描画回路およびＺソート回路の両者が共通のＶＲＡＭを
アクセスする場合、一方のアクセスが他方のアクセスを
制限することとなるため、処理速度の低下を招くおそれ
がある。本実施形態は、いわゆるキャッシュメモリに類
似した構成を上記各実施形態におけるメモリアクセスコ
ントロール回路１３に適用し、かかる不具合を防止する
ものである。
アクセスする場合、一方のアクセスが他方のアクセスを
制限することとなるため、処理速度の低下を招くおそれ
がある。本実施形態は、いわゆるキャッシュメモリに類
似した構成を上記各実施形態におけるメモリアクセスコ
ントロール回路１３に適用し、かかる不具合を防止する
ものである。
【００２６】図３は本実施形態の構成を示すブロック図
であり、ＶＲＡＭ２およびメモリアクセスコントロール
回路の内部構成のうち本実施形態に係る部分を詳細に示
している。この図に示すように、本実施形態は、デュア
ルポートスタティックＲＡＭ１３１と、アクセス監視部
１３２と、読出部１３３と、書込部１３４と、これらの
制御を行うコントローラ１３５によって構成されてい
る。
であり、ＶＲＡＭ２およびメモリアクセスコントロール
回路の内部構成のうち本実施形態に係る部分を詳細に示
している。この図に示すように、本実施形態は、デュア
ルポートスタティックＲＡＭ１３１と、アクセス監視部
１３２と、読出部１３３と、書込部１３４と、これらの
制御を行うコントローラ１３５によって構成されてい
る。
【００２７】Ｚソート回路からデータ読み出しの要求が
あった場合、アクセス監視部１３２により、デュアルポ
ートスタティックＲＡＭ１３１内に当該データが格納さ
れているか否かが判断される。そして、当該データが格
納されている場合にはそのデータがＺソート回路へ供給
される。一方、当該データが格納されていない場合に
は、デュアルポートスタティックＲＡＭ１３１からＺソ
ート回路に対してＷＡＩＴ信号を送られる。そして、Ｖ
ＲＡＭ２が使用可能になるのを待って、読出部１３３に
より当該データがＶＲＡＭ２から読み出され、デュアル
ポートスタティックＲＡＭ１３１内に補充される。この
補充に伴い、既にデュアルポートスタティックＲＡＭ１
３１内に記憶されていたデータのうち最も古いものは廃
棄される。すなわち、本実施形態では、デュアルポート
スタティックＲＡＭ１３１がＦＩＦＯ（先入れ先出し）
バッファとして使用される。補充が終了すると、ＷＡＩ
Ｔ信号が解除され、Ｚソート回路によりデュアルポート
スタティックＲＡＭ１３１内の当該データが読み出され
る。
あった場合、アクセス監視部１３２により、デュアルポ
ートスタティックＲＡＭ１３１内に当該データが格納さ
れているか否かが判断される。そして、当該データが格
納されている場合にはそのデータがＺソート回路へ供給
される。一方、当該データが格納されていない場合に
は、デュアルポートスタティックＲＡＭ１３１からＺソ
ート回路に対してＷＡＩＴ信号を送られる。そして、Ｖ
ＲＡＭ２が使用可能になるのを待って、読出部１３３に
より当該データがＶＲＡＭ２から読み出され、デュアル
ポートスタティックＲＡＭ１３１内に補充される。この
補充に伴い、既にデュアルポートスタティックＲＡＭ１
３１内に記憶されていたデータのうち最も古いものは廃
棄される。すなわち、本実施形態では、デュアルポート
スタティックＲＡＭ１３１がＦＩＦＯ（先入れ先出し）
バッファとして使用される。補充が終了すると、ＷＡＩ
Ｔ信号が解除され、Ｚソート回路によりデュアルポート
スタティックＲＡＭ１３１内の当該データが読み出され
る。
【００２８】一方、Ｚソート回路からデータ書き込みの
要求があった場合には、当該データに書き込み先を指定
するタグが付けられ、デュアルポートスタティックＲＡ
Ｍ１３１内に順次格納される。そして、ＶＲＡＭ２が使
用可能になるのを待って、デュアルポートスタティック
ＲＡＭ１３１からデータおよびタグが順次読み出され、
読み出されたデータはタグによって指定されたＶＲＡＭ
２の記憶エリアに書込部１３４を介して書き込まれる。
要求があった場合には、当該データに書き込み先を指定
するタグが付けられ、デュアルポートスタティックＲＡ
Ｍ１３１内に順次格納される。そして、ＶＲＡＭ２が使
用可能になるのを待って、デュアルポートスタティック
ＲＡＭ１３１からデータおよびタグが順次読み出され、
読み出されたデータはタグによって指定されたＶＲＡＭ
２の記憶エリアに書込部１３４を介して書き込まれる。
【００２９】このように、Ｚソート回路の処理をＶＲＡ
Ｍ２のデータ読み出しおよびデータ書き込みと非同期に
進めることができるため、処理速度の低下を抑えること
ができる。
Ｍ２のデータ読み出しおよびデータ書き込みと非同期に
進めることができるため、処理速度の低下を抑えること
ができる。
【００３０】Ｄ．他の実施形態 以上、本発明の各実施形態を説明したが、本発明の適用
範囲はこれらに限定されるものではない。例えば、上記
各実施形態ではＶＲＡＭ内の空きエリアをＺソート処理
に使用したが、この空きエリアをカラーパレットのバッ
ファ、線や円のグラフィックデータを作成するためのワ
ークエリア、音と映像を取り扱う装置にあっては音のデ
ータを記憶するためのエリアとして使用してもよい。
範囲はこれらに限定されるものではない。例えば、上記
各実施形態ではＶＲＡＭ内の空きエリアをＺソート処理
に使用したが、この空きエリアをカラーパレットのバッ
ファ、線や円のグラフィックデータを作成するためのワ
ークエリア、音と映像を取り扱う装置にあっては音のデ
ータを記憶するためのエリアとして使用してもよい。
【００３１】
【発明の効果】以上説明したように、この発明によれ
ば、画像メモリ内の画像データの記憶に使用されない記
憶エリアが演算処理に有効利用されるため、画像表示を
行うための装置の構成を経済的なものにすることができ
るという効果がある。
ば、画像メモリ内の画像データの記憶に使用されない記
憶エリアが演算処理に有効利用されるため、画像表示を
行うための装置の構成を経済的なものにすることができ
るという効果がある。
【図１】 この発明の第１実施形態の構成を示すブロッ
ク図である。
ク図である。
【図２】 この発明の第２実施形態の構成を示すブロッ
ク図である。
ク図である。
【図３】 この発明の第３実施形態におけるメモリアク
セスコントロール回路の構成を示すブロック図である。
セスコントロール回路の構成を示すブロック図である。
１……画像表示制御用集積回路、１１……描画回路、１
２……Ｚソート回路（演算手段）、１３……メモリアク
セスコントロール回路、２……ＶＲＡＭ（画像メモ
リ）。
２……Ｚソート回路（演算手段）、１３……メモリアク
セスコントロール回路、２……ＶＲＡＭ（画像メモ
リ）。
Claims (5)
- 【請求項１】 表示画面を構成する画像データを作成
し、画像メモリの記憶エリア内に格納する描画回路と、 前記画像メモリの各記憶エリアのうち前記画像データの
格納されない記憶エリアを使用することにより演算処理
を行う演算手段と前記描画回路が前記画像メモリを使用
していない期間、前記演算手段に前記画像メモリを使用
させるメモリアクセスコントロール回路とを具備するこ
とを特徴とする画像表示制御装置。 - 【請求項２】 前記メモリアクセスコントロール回路
は、前記描画回路が前記画像メモリを使用していないと
きその旨を前記演算手段に通知し、前記演算手段は、該
通知を受けることにより前記画像メモリを使用すること
を特徴とする請求項１記載の画像表示制御装置。 - 【請求項３】 表示画面を構成する画像データを作成
し、画像メモリの記憶エリア内に格納する描画回路と、 前記描画回路が前記画像メモリを使用していない期間、
前記画像メモリの各記憶エリアのうち前記画像データの
格納されない記憶エリアを外部の装置に使用させるメモ
リアクセスコントロール回路とを具備することを特徴と
する画像表示制御装置。 - 【請求項４】 前記メモリアクセスコントロール回路
は、前記描画回路が前記画像メモリを使用していないと
きその旨を外部の装置に通知することを特徴とする請求
項３記載の画像表示制御装置。 - 【請求項５】 前記メモリアクセスコントロール回路
が、前記画像メモリにおけるデータの読み出し／書き込
み処理と該データを他との間で授受する処理とを非同期
化するための手段を具備することを特徴とする請求項１
〜４のいずれか１の請求項に記載の画像表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7206050A JPH0954834A (ja) | 1995-08-11 | 1995-08-11 | 画像表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7206050A JPH0954834A (ja) | 1995-08-11 | 1995-08-11 | 画像表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0954834A true JPH0954834A (ja) | 1997-02-25 |
Family
ID=16517053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7206050A Pending JPH0954834A (ja) | 1995-08-11 | 1995-08-11 | 画像表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0954834A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007514243A (ja) * | 2003-12-09 | 2007-05-31 | ユージーエス、コープ | 透過的レンダリングのためのシステムと方法 |
-
1995
- 1995-08-11 JP JP7206050A patent/JPH0954834A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007514243A (ja) * | 2003-12-09 | 2007-05-31 | ユージーエス、コープ | 透過的レンダリングのためのシステムと方法 |
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