JPH10135010A - ディジタル制御可変抵抗回路 - Google Patents
ディジタル制御可変抵抗回路Info
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- JPH10135010A JPH10135010A JP28620496A JP28620496A JPH10135010A JP H10135010 A JPH10135010 A JP H10135010A JP 28620496 A JP28620496 A JP 28620496A JP 28620496 A JP28620496 A JP 28620496A JP H10135010 A JPH10135010 A JP H10135010A
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- resistor
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- switches
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Abstract
(57)【要約】
【課題】 従来のディジタル制御可変抵抗回路は多くの
抵抗から形成されているため、ボードの面積が大きくな
るという問題があり、また多くの抵抗を設けることか
ら、各抵抗のサイズが制限され、よって多くの場合にサ
イズに比例する抵抗の電力容量（Ｗ）が制限され、多く
の電流を流すことができないという問題があった。この
点を改善する。 【解決手段】 直列に接続されたＮ（＝ｎ＋１）個の抵
抗11と、各抵抗11の両端にそれぞれ並列に接続されたＮ
個のスイッチ12と、各スイッチ12に対応するビットを有
し、これらビットが”１”のときスイッチ12を開とする
Ｎビットのデータレジスタ15とを設け、前記各抵抗12の
抵抗値ｒk （ｋ＝０〜ｎ）Ωを、分解能をｒΩとして
「ｒk ＝ｒ＊２k 」で設定し、データレジスタ15への２
進の制御データＤを、目標抵抗値をＸΩとして、「Ｄ＝
Ｘ／ｒ」で設定する。
抵抗から形成されているため、ボードの面積が大きくな
るという問題があり、また多くの抵抗を設けることか
ら、各抵抗のサイズが制限され、よって多くの場合にサ
イズに比例する抵抗の電力容量（Ｗ）が制限され、多く
の電流を流すことができないという問題があった。この
点を改善する。 【解決手段】 直列に接続されたＮ（＝ｎ＋１）個の抵
抗11と、各抵抗11の両端にそれぞれ並列に接続されたＮ
個のスイッチ12と、各スイッチ12に対応するビットを有
し、これらビットが”１”のときスイッチ12を開とする
Ｎビットのデータレジスタ15とを設け、前記各抵抗12の
抵抗値ｒk （ｋ＝０〜ｎ）Ωを、分解能をｒΩとして
「ｒk ＝ｒ＊２k 」で設定し、データレジスタ15への２
進の制御データＤを、目標抵抗値をＸΩとして、「Ｄ＝
Ｘ／ｒ」で設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、バス（たとえば、
マイクロコンピュータ用ＶＭＥバス）方式を採用したシ
ステムなど、マイクロコンピュータによる制御装置に使
用されるディジタル制御可変抵抗回路に関するものであ
る。
マイクロコンピュータ用ＶＭＥバス）方式を採用したシ
ステムなど、マイクロコンピュータによる制御装置に使
用されるディジタル制御可変抵抗回路に関するものであ
る。
【０００２】
【従来の技術】従来より線抵抗を変化させることのでき
るディジタル制御可変抵抗回路は知られ、専用ＩＣも販
売されている。このディジタル制御可変抵抗回路の一例
を図２により説明する。なお、コンピュータからなる抵
抗回路のコントローラの出力はＮビットとする。
るディジタル制御可変抵抗回路は知られ、専用ＩＣも販
売されている。このディジタル制御可変抵抗回路の一例
を図２により説明する。なお、コンピュータからなる抵
抗回路のコントローラの出力はＮビットとする。
【０００３】図２において、１は、ｍ（＝２N −１）個
の同じ抵抗値ｒΩの抵抗２（Ｒ1 〜Ｒm ）を直列に接続
し、両端部の抵抗Ｒ1 とＲm の外端から第１引き出し線
1Aが引き出され、各抵抗Ｒの接続点から第２引き出し線
1Bが引き出された抵抗回路、３は２N 個のスイッチ２
（ＳＷ0 〜ＳＷm ）であり、抵抗回路１の各第２引き出
し線1BにそれぞれスイッチＳＷ1 〜ＳＷm-1 の一端が接
続され、両端の各第１引き出し線1Aにそれぞれスイッチ
ＳＷ0 ，ＳＷm の一端とボード７の接続端子４，５が接
続され、さらに各スイッチＳＷ1 〜ＳＷm-1 の他端とス
イッチＳＷ0 ，ＳＷm の他端と外部接続端子６が接続さ
れている。上記計２N 個の各スイッチ２のオン・オフが
上記Ｎビットのコントローラ（図示せず）の出力により
制御される。上記ディジタル制御可変抵抗回路はボード
７に形成される。
の同じ抵抗値ｒΩの抵抗２（Ｒ1 〜Ｒm ）を直列に接続
し、両端部の抵抗Ｒ1 とＲm の外端から第１引き出し線
1Aが引き出され、各抵抗Ｒの接続点から第２引き出し線
1Bが引き出された抵抗回路、３は２N 個のスイッチ２
（ＳＷ0 〜ＳＷm ）であり、抵抗回路１の各第２引き出
し線1BにそれぞれスイッチＳＷ1 〜ＳＷm-1 の一端が接
続され、両端の各第１引き出し線1Aにそれぞれスイッチ
ＳＷ0 ，ＳＷm の一端とボード７の接続端子４，５が接
続され、さらに各スイッチＳＷ1 〜ＳＷm-1 の他端とス
イッチＳＷ0 ，ＳＷm の他端と外部接続端子６が接続さ
れている。上記計２N 個の各スイッチ２のオン・オフが
上記Ｎビットのコントローラ（図示せず）の出力により
制御される。上記ディジタル制御可変抵抗回路はボード
７に形成される。
【０００４】上記構成により、接続端子４，５間を使用
するとき、コントローラは、０Ωが要求されると、両端
のスイッチＳＷ0 ，ＳＷm をオンとして、０Ωを得、ま
たコントローラは、ｒΩの倍数ｑの抵抗値が要求される
と、一方のスイッチＳＷ0 をオフ，ＳＷm をオンとし、
ｑ番目に当たるスイッチＳＷq をオンとして、ｒの倍数
ｑの抵抗値を得る。さらにコントローラは、（２N −
１）＊ｒΩが要求されると、両端のスイッチＳＷ0 ，Ｓ
Ｗm をオフとして、（２N −１）＊ｒΩを得る。
するとき、コントローラは、０Ωが要求されると、両端
のスイッチＳＷ0 ，ＳＷm をオンとして、０Ωを得、ま
たコントローラは、ｒΩの倍数ｑの抵抗値が要求される
と、一方のスイッチＳＷ0 をオフ，ＳＷm をオンとし、
ｑ番目に当たるスイッチＳＷq をオンとして、ｒの倍数
ｑの抵抗値を得る。さらにコントローラは、（２N −
１）＊ｒΩが要求されると、両端のスイッチＳＷ0 ，Ｓ
Ｗm をオフとして、（２N −１）＊ｒΩを得る。
【０００５】このように、０Ωから（２N −１）＊ｒΩ
の抵抗値がスイッチＳＷ0 〜ＳＷmのオン・オフにより
得られる。
の抵抗値がスイッチＳＷ0 〜ＳＷmのオン・オフにより
得られる。
【０００６】
【発明が解決しようとする課題】しかし、上記ディジタ
ル制御可変抵抗回路はｍ（＝２N −１）個（たとえば、
４ビットであれば１５個）の多くの抵抗２から形成され
ているため、ボード７の面積が大きくなるという問題が
あり、また多くの抵抗２を設けることから、各抵抗２の
サイズが制限され、よって多くの場合にサイズに比例す
る抵抗２の電力容量（Ｗ）が制限され、多くの電流を流
すことができないという問題があった。よって、微小電
力用としか使用できず、それ以上の電力のものを限られ
たボード７の面積で実現することは不可能であった。
ル制御可変抵抗回路はｍ（＝２N −１）個（たとえば、
４ビットであれば１５個）の多くの抵抗２から形成され
ているため、ボード７の面積が大きくなるという問題が
あり、また多くの抵抗２を設けることから、各抵抗２の
サイズが制限され、よって多くの場合にサイズに比例す
る抵抗２の電力容量（Ｗ）が制限され、多くの電流を流
すことができないという問題があった。よって、微小電
力用としか使用できず、それ以上の電力のものを限られ
たボード７の面積で実現することは不可能であった。
【０００７】そこで、本発明は、抵抗の数を減少でき、
ボードの面積を小さくでき、さらに任意の電力容量が得
られるディジタル制御可変抵抗回路を提供することを目
的としたものである。
ボードの面積を小さくでき、さらに任意の電力容量が得
られるディジタル制御可変抵抗回路を提供することを目
的としたものである。
【０００８】
【課題を解決するための手段】前述した目的を達成する
ために、本発明のうち請求項１記載の発明は、直列に接
続されたＮ（Ｎは２以上の整数）個の抵抗と、各抵抗の
両端にそれぞれ並列に接続されたＮ個のスイッチと、前
記各スイッチに対応するビットを有し、これらビットの
状態に応じて前記スイッチを開閉するＮビットのデータ
レジスタとを設け、前記各抵抗の抵抗値ｒk ｛ｋは０〜
（Ｎ−１）の整数｝Ωを、分解能をｒΩとして ｒk ＝ｒ＊２k で設定し、前記データレジスタへの２進の制御データＤ
を、目標抵抗値をＸΩとして、 Ｄ＝Ｘ／ｒ で設定することを特徴とするものである。
ために、本発明のうち請求項１記載の発明は、直列に接
続されたＮ（Ｎは２以上の整数）個の抵抗と、各抵抗の
両端にそれぞれ並列に接続されたＮ個のスイッチと、前
記各スイッチに対応するビットを有し、これらビットの
状態に応じて前記スイッチを開閉するＮビットのデータ
レジスタとを設け、前記各抵抗の抵抗値ｒk ｛ｋは０〜
（Ｎ−１）の整数｝Ωを、分解能をｒΩとして ｒk ＝ｒ＊２k で設定し、前記データレジスタへの２進の制御データＤ
を、目標抵抗値をＸΩとして、 Ｄ＝Ｘ／ｒ で設定することを特徴とするものである。
【０００９】上記構成により、２進の制御データＤに応
じたビットの状態によりスイッチが開閉され、このスイ
ッチに対応する抵抗が直列に接続された回路が形成さ
れ、目標抵抗値Ｘが得られる。
じたビットの状態によりスイッチが開閉され、このスイ
ッチに対応する抵抗が直列に接続された回路が形成さ
れ、目標抵抗値Ｘが得られる。
【００１０】また抵抗の数はＮ個であることから、従来
と比較して抵抗の数を少なくでき、よってボードの面積
が少なくて済む。また、サイズの大きな抵抗を選択する
ことが可能となり、よって電力容量の抵抗を選択するこ
とが可能となり、大きな電流を流すことが可能となる。
と比較して抵抗の数を少なくでき、よってボードの面積
が少なくて済む。また、サイズの大きな抵抗を選択する
ことが可能となり、よって電力容量の抵抗を選択するこ
とが可能となり、大きな電流を流すことが可能となる。
【００１１】また請求項２に記載の発明は、直列に接続
されたＮ（Ｎは２以上の整数）個の抵抗と、各抵抗の両
端にそれぞれ並列に接続されたＮ個のスイッチと、前記
各スイッチに対応するビットを有し、これらビットの状
態に応じて前記スイッチを開閉するＮビットのデータレ
ジスタとを設け、前記各抵抗の抵抗値ｒk ｛ｋは０〜
（Ｎ−１）の整数｝Ωを、分解能をｒΩとして ｒk ＝ｒ＊２k で設定し、前記データレジスタへの２進の制御データＤ
を、目標抵抗値をＸΩとして、 Ｄ＝Ｘ／ｒ で設定する回路を２回路設け、これら回路の切換手段を
設け、この切換手段は、スイッチの設定終了後、駆動さ
れ、回路を切り換えることを特徴とするものである。
されたＮ（Ｎは２以上の整数）個の抵抗と、各抵抗の両
端にそれぞれ並列に接続されたＮ個のスイッチと、前記
各スイッチに対応するビットを有し、これらビットの状
態に応じて前記スイッチを開閉するＮビットのデータレ
ジスタとを設け、前記各抵抗の抵抗値ｒk ｛ｋは０〜
（Ｎ−１）の整数｝Ωを、分解能をｒΩとして ｒk ＝ｒ＊２k で設定し、前記データレジスタへの２進の制御データＤ
を、目標抵抗値をＸΩとして、 Ｄ＝Ｘ／ｒ で設定する回路を２回路設け、これら回路の切換手段を
設け、この切換手段は、スイッチの設定終了後、駆動さ
れ、回路を切り換えることを特徴とするものである。
【００１２】上記構成により、スイッチの設定終了後、
回路が切り換えられることによって、スイッチのオン・
オフ時のチャタリングにより発生するノイズの出力への
影響が防止される。
回路が切り換えられることによって、スイッチのオン・
オフ時のチャタリングにより発生するノイズの出力への
影響が防止される。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１に本発明の実施の形態におけ
るディジタル制御可変抵抗回路の構成図である。
に基づいて説明する。図１に本発明の実施の形態におけ
るディジタル制御可変抵抗回路の構成図である。
【００１４】図１において、10はＮ（＝ｎ＋１）個の抵
抗11（Ｒ0 〜Ｒn ）を直列に接続し、両端部の抵抗Ｒ0
とＲn の外端から第１引き出し線10Ａが引き出され、各
抵抗Ｒの接続点から第２引き出し線10Ｂが引き出された
抵抗回路であり、第２引き出し線10Ｂを介して各抵抗11
の両端にそれぞれスイッチ12（ＳＷ0 〜ＳＷn ）が並列
に接続され、第１引き出し線10Ａを介して抵抗回路10が
接続端子13，14に接続されている。スイッチ12は、チャ
タリングがすくなく、オン抵抗が低く高速動作が可能な
フォトＭＯＳリレーを使用している。
抗11（Ｒ0 〜Ｒn ）を直列に接続し、両端部の抵抗Ｒ0
とＲn の外端から第１引き出し線10Ａが引き出され、各
抵抗Ｒの接続点から第２引き出し線10Ｂが引き出された
抵抗回路であり、第２引き出し線10Ｂを介して各抵抗11
の両端にそれぞれスイッチ12（ＳＷ0 〜ＳＷn ）が並列
に接続され、第１引き出し線10Ａを介して抵抗回路10が
接続端子13，14に接続されている。スイッチ12は、チャ
タリングがすくなく、オン抵抗が低く高速動作が可能な
フォトＭＯＳリレーを使用している。
【００１５】上記各抵抗11の抵抗値ｒk は、分解能をｒ
Ωとして式１により設定されている。 ｒk ＝ｒ＊２k （ｋ＝０〜ｎ）・・・（１） また、スイッチ12は、Ｎビットのデータレジスタ15の各
ビット対応しており、出力抵抗値の制御は、データレジ
スタ15へ入力される制御データＤによりスイッチ12を開
閉することにより行われる。ＸΩを出力したいとき、
（抵抗値）コントロール回路18より出力される制御デー
タＤは、次の式２により得られる。
Ωとして式１により設定されている。 ｒk ＝ｒ＊２k （ｋ＝０〜ｎ）・・・（１） また、スイッチ12は、Ｎビットのデータレジスタ15の各
ビット対応しており、出力抵抗値の制御は、データレジ
スタ15へ入力される制御データＤによりスイッチ12を開
閉することにより行われる。ＸΩを出力したいとき、
（抵抗値）コントロール回路18より出力される制御デー
タＤは、次の式２により得られる。
【００１６】Ｄ＝Ｘ／ｒ（２進）・・・（２） このＤの２進数のデータの各ビットの値により、スイッ
チ12を制御する。正論理であれば、ディジタルデータの
ビットが”１”のときスイッチ12を開とし、”０”のと
きスイッチ12を閉とする。抵抗可変範囲は、０Ω〜（２
n −１）＊ｒΩとなる。
チ12を制御する。正論理であれば、ディジタルデータの
ビットが”１”のときスイッチ12を開とし、”０”のと
きスイッチ12を閉とする。抵抗可変範囲は、０Ω〜（２
n −１）＊ｒΩとなる。
【００１７】たとえば、Ｎ（＝ｎ＋１）が８ビットで、
ｒが５Ωのとき、 また、Ｒ0 ＝ ５Ω （”０”ビット） Ｒ1 ＝ １０Ω （”１”ビット） Ｒ2 ＝ ２０Ω （”２”ビット） Ｒ3 ＝ ４０Ω （”３”ビット） Ｒ4 ＝ ８０Ω （”４”ビット） Ｒ5 ＝１６０Ω （”５”ビット） Ｒ6 ＝３２０Ω （”６”ビット） Ｒ7 ＝６４０Ω （”７”ビット） となり、Ｘ＝１００Ωを出力したいとき、制御データ
は、 となり、”２”ビットと”４”ビットに対応するスイッ
チ12を開とすることにより、目的の１００Ωが得られ
る。
ｒが５Ωのとき、 また、Ｒ0 ＝ ５Ω （”０”ビット） Ｒ1 ＝ １０Ω （”１”ビット） Ｒ2 ＝ ２０Ω （”２”ビット） Ｒ3 ＝ ４０Ω （”３”ビット） Ｒ4 ＝ ８０Ω （”４”ビット） Ｒ5 ＝１６０Ω （”５”ビット） Ｒ6 ＝３２０Ω （”６”ビット） Ｒ7 ＝６４０Ω （”７”ビット） となり、Ｘ＝１００Ωを出力したいとき、制御データ
は、 となり、”２”ビットと”４”ビットに対応するスイッ
チ12を開とすることにより、目的の１００Ωが得られ
る。
【００１８】上記抵抗回路11、スイッチ12、接続端子1
3，14およびデータレジスタ15はボード16に設けられて
いる。またボード16は２枚設けられており、各ボード16
の接続端子14は切換器17に接続され、各ボード16の接続
端子13と切換器17間の抵抗値が出力される。
3，14およびデータレジスタ15はボード16に設けられて
いる。またボード16は２枚設けられており、各ボード16
の接続端子14は切換器17に接続され、各ボード16の接続
端子13と切換器17間の抵抗値が出力される。
【００１９】また、切換器17はコントロール回路18によ
り、スイッチ12の設定が行われた後、切り換えられる。
よって、スイッチ12のチャタリングによるノイズが出力
されることが防止される。
り、スイッチ12の設定が行われた後、切り換えられる。
よって、スイッチ12のチャタリングによるノイズが出力
されることが防止される。
【００２０】また、データレジスタ15とコントロール回
路18は、ＶＭＥインターフェイス（Ｉ／Ｆ）回路19に接
続され、このＶＭＥＩ／Ｆ回路19はＶＭＥバス20に接続
されている。コントロール回路18は、ＶＭＥバス20とＶ
ＭＥＩ／Ｆ回路19を介してＣＰＵ（図示せず）より必要
な抵抗値ＸΩのデータが入力され、この抵抗値ＸΩに基
づく上記２進のデータがデータレジスタ15よりＣＰＵへ
フィードバックされる。
路18は、ＶＭＥインターフェイス（Ｉ／Ｆ）回路19に接
続され、このＶＭＥＩ／Ｆ回路19はＶＭＥバス20に接続
されている。コントロール回路18は、ＶＭＥバス20とＶ
ＭＥＩ／Ｆ回路19を介してＣＰＵ（図示せず）より必要
な抵抗値ＸΩのデータが入力され、この抵抗値ＸΩに基
づく上記２進のデータがデータレジスタ15よりＣＰＵへ
フィードバックされる。
【００２１】上記構成による作用を説明する。コントロ
ール回路18は、ＶＭＥバス20とＶＭＥＩ／Ｆ回路19を介
してＣＰＵ（図示せず）より抵抗値ＸΩを出力するよう
に要求されると（抵抗値ＸΩのデータが入力される
と）、この抵抗値ＸΩに基づいて上記式２により２進の
制御データＤを演算し、この２進の制御データを切換器
17がオフなボード17（出力されていない側のボード）の
データレジスタ15へ出力する。
ール回路18は、ＶＭＥバス20とＶＭＥＩ／Ｆ回路19を介
してＣＰＵ（図示せず）より抵抗値ＸΩを出力するよう
に要求されると（抵抗値ＸΩのデータが入力される
と）、この抵抗値ＸΩに基づいて上記式２により２進の
制御データＤを演算し、この２進の制御データを切換器
17がオフなボード17（出力されていない側のボード）の
データレジスタ15へ出力する。
【００２２】２進の制御データを入力したデータレジス
タ15は、ビットが”１”に対応するスイッチ13を開とす
ることにより、抵抗値ＸΩを得る。そして、所定時間
（スイッチ12のチャタリングが収まるまでの時間）後、
切換器17により制御データＤを出力した側のボード17に
切り換え、よってＣＰＵより要求された抵抗値ＸΩが出
力される。
タ15は、ビットが”１”に対応するスイッチ13を開とす
ることにより、抵抗値ＸΩを得る。そして、所定時間
（スイッチ12のチャタリングが収まるまでの時間）後、
切換器17により制御データＤを出力した側のボード17に
切り換え、よってＣＰＵより要求された抵抗値ＸΩが出
力される。
【００２３】このように、要求の抵抗値を得ることがで
きるともに、抵抗11の数を従来と比較して格段に減少さ
せることができ（４ビットでは、従来例では１５個、本
発明では４個となる）、ボード17の面積を減少させるこ
とができ、またサイズの大きな抵抗11を取り付けること
が可能となり、よって電力容量の大きい抵抗11を選択す
ることが可能となり、大きな電流を流すことが可能とな
る。また抵抗値の切り換えに際して、スイッチ12の設定
終了後、ボード17が切り換えられることによって、スイ
ッチ12のオン・オフ時のチャタリングにより発生するノ
イズが出力されることを防止できる。
きるともに、抵抗11の数を従来と比較して格段に減少さ
せることができ（４ビットでは、従来例では１５個、本
発明では４個となる）、ボード17の面積を減少させるこ
とができ、またサイズの大きな抵抗11を取り付けること
が可能となり、よって電力容量の大きい抵抗11を選択す
ることが可能となり、大きな電流を流すことが可能とな
る。また抵抗値の切り換えに際して、スイッチ12の設定
終了後、ボード17が切り換えられることによって、スイ
ッチ12のオン・オフ時のチャタリングにより発生するノ
イズが出力されることを防止できる。
【００２４】
【発明の効果】以上述べたように請求項１記載の発明に
よれば、抵抗の数はＮ個であることから、従来と比較し
て抵抗の数を少なくでき、よってボードの面積を少なく
でき、またサイズの大きな抵抗を取り付けることが可能
となり、よって電力容量の大きい抵抗を選択することが
可能となり、大きな電流を流すことが可能となる。
よれば、抵抗の数はＮ個であることから、従来と比較し
て抵抗の数を少なくでき、よってボードの面積を少なく
でき、またサイズの大きな抵抗を取り付けることが可能
となり、よって電力容量の大きい抵抗を選択することが
可能となり、大きな電流を流すことが可能となる。
【００２５】また請求項２に記載の発明によれば、スイ
ッチの設定終了後、回路が切り換えられることによっ
て、スイッチのオン・オフ時のチャタリングにより発生
するノイズが出力されることを防止できる。
ッチの設定終了後、回路が切り換えられることによっ
て、スイッチのオン・オフ時のチャタリングにより発生
するノイズが出力されることを防止できる。
【図１】本発明の実施の形態におけるディジタル制御可
変抵抗回路の構成図である。
変抵抗回路の構成図である。
【図２】従来のディジタル制御可変抵抗回路の構成図で
ある。
ある。
10 抵抗回路 11 抵抗 12 スイッチ 13，14 接続端子 15 データレジスタ 16 ボード 17 切換器 18 コントロール回路
Claims (2)
- 【請求項１】 直列に接続されたＮ（Ｎは２以上の整
数）個の抵抗と、 前記各抵抗の両端にそれぞれ並列に接続されたＮ個のス
イッチと、 前記各スイッチに対応するビットを有し、これらビット
の状態に応じて前記スイッチを開閉するＮビットのデー
タレジスタとを設け、 前記各抵抗の抵抗値ｒk ｛ｋは０〜（Ｎ−１）の整数｝
Ωを、分解能をｒΩとして ｒk ＝ｒ＊２k で設定し、前記データレジスタへの２進の制御データＤ
を、目標抵抗値をＸΩとして、 Ｄ＝Ｘ／ｒ で設定することを特徴とするディジタル制御可変抵抗回
路。 - 【請求項２】 直列に接続されたＮ（Ｎは２以上の整
数）個の抵抗と、 各抵抗の両端にそれぞれ並列に接続されたＮ個のスイッ
チと、 前記各スイッチに対応するビットを有し、これらビット
の状態に応じて前記スイッチを開閉するＮビットのデー
タレジスタとを設け、 前記各抵抗の抵抗値ｒk ｛ｋは０〜（Ｎ−１）の整数｝
Ωを、分解能をｒΩとして ｒk ＝ｒ＊２k で設定し、前記データレジスタへの２進の制御データＤ
を、目標抵抗値をＸΩとして、 Ｄ＝Ｘ／ｒ で設定する回路を２回路設け、 これら回路の切換手段を設け、この切換手段は、前記ス
イッチの設定終了後、駆動され、回路を切り換えること
を特徴とするディジタル制御可変抵抗回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28620496A JPH10135010A (ja) | 1996-10-29 | 1996-10-29 | ディジタル制御可変抵抗回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28620496A JPH10135010A (ja) | 1996-10-29 | 1996-10-29 | ディジタル制御可変抵抗回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135010A true JPH10135010A (ja) | 1998-05-22 |
Family
ID=17701321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28620496A Pending JPH10135010A (ja) | 1996-10-29 | 1996-10-29 | ディジタル制御可変抵抗回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10135010A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013537676A (ja) * | 2010-08-23 | 2013-10-03 | アナログ ディヴァイスィズ インク | 両方の抵抗性枝路に対する独立した制御を有するデジタルポテンショメータ |
| JP2013214915A (ja) * | 2012-04-04 | 2013-10-17 | Renesas Electronics Corp | 発振装置、半導体装置、及び発振装置の動作方法 |
| CN116190027A (zh) * | 2023-03-23 | 2023-05-30 | 西安精华伟业电气科技有限公司 | 一种具有低感的可调电阻器 |
-
1996
- 1996-10-29 JP JP28620496A patent/JPH10135010A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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