JPH0727533B2 - 信号判別装置 - Google Patents
信号判別装置Info
- Publication number
- JPH0727533B2 JPH0727533B2 JP12423688A JP12423688A JPH0727533B2 JP H0727533 B2 JPH0727533 B2 JP H0727533B2 JP 12423688 A JP12423688 A JP 12423688A JP 12423688 A JP12423688 A JP 12423688A JP H0727533 B2 JPH0727533 B2 JP H0727533B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- input
- flop
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数の信号の信号内容を各別に判別する信号判
別装置に関するものである。
別装置に関するものである。
第３図は従来の信号判別装置の一例を示す回路図であ
る。オン，オフ動作の信号等を設定する複数のディップ
スイッチ1a,1b,1c,1dの一端は共通接続されて接地され
ており、その他端は信号判別装置３の信号端子A,B,C,D
と各接続されている。各信号端子A,B,C,Dに与えられた
信号は４ライン−１ラインセレクタ（以下４−１セレク
タという）４の入力端子C3,C2,C1,C0へ入力されてい
る。各信号端子A,B,C,Dはプルアップ抵抗2a,2b,2c,2dを
介して直流電源Ｅと接続されている。前記信号端子A,B,
C,Dを選択する４−１セレクタ４を制御する主判別用フ
リップフロップ５の各出力信号5A,5Bは前記４−１セレ
クタ４の制御信号端子S1,S2へ入力されている。４−１
セレクタ４の負論理のゲート端子Ｇは接地されている。
４−１セレクタ４の出力信号Ｙは３ステートバッファ回
路６へ入力されており、３ステートバッファ回路６の出
力信号は、ディップスイッチ1a,1b,1c,1dの動作信号を
読み込む図示しないCPUへ入力されている。３ステート
バッファ回路６の出力制御端子6aには前記CPUからの読
込指令信号RCが与えられ、また前記主判別用フリップフ
ロップ５には、動作信号判別開始時の信号端子を指定す
るためのCPUからの指令信号Ｓが与えられている。
る。オン，オフ動作の信号等を設定する複数のディップ
スイッチ1a,1b,1c,1dの一端は共通接続されて接地され
ており、その他端は信号判別装置３の信号端子A,B,C,D
と各接続されている。各信号端子A,B,C,Dに与えられた
信号は４ライン−１ラインセレクタ（以下４−１セレク
タという）４の入力端子C3,C2,C1,C0へ入力されてい
る。各信号端子A,B,C,Dはプルアップ抵抗2a,2b,2c,2dを
介して直流電源Ｅと接続されている。前記信号端子A,B,
C,Dを選択する４−１セレクタ４を制御する主判別用フ
リップフロップ５の各出力信号5A,5Bは前記４−１セレ
クタ４の制御信号端子S1,S2へ入力されている。４−１
セレクタ４の負論理のゲート端子Ｇは接地されている。
４−１セレクタ４の出力信号Ｙは３ステートバッファ回
路６へ入力されており、３ステートバッファ回路６の出
力信号は、ディップスイッチ1a,1b,1c,1dの動作信号を
読み込む図示しないCPUへ入力されている。３ステート
バッファ回路６の出力制御端子6aには前記CPUからの読
込指令信号RCが与えられ、また前記主判別用フリップフ
ロップ５には、動作信号判別開始時の信号端子を指定す
るためのCPUからの指令信号Ｓが与えられている。
次にこの信号判別装置の動作を説明する。ディップスイ
ッチ1a,1b,1c,1dは、その使用目的に応じてオン，オフ
操作され所定の動作信号に設定される。図示しないCPU
が前記動作信号に基づき各種機器を制御動作させる場合
は、主判別用フリップフロップ５に指令信号Ｓを与え
て、その出力信号5A,5Bを0,1による２ビットの４種類の
所要の値に設定して主判別用フリップフロップ５を制御
する。４−１セレクタ４は、主判別用フリップフロップ
５の出力にしたがって、信号端子A,B,C,Dのうちの１つ
の信号端子を選択し、それに与えられているディップス
イッチの動作信号の出力信号Ｙを出力する。例えば主判
別用フリップフロップ５の出力信号5A,5Bを0,0にした場
合には、信号端子Ｄ を選択し、また1,0に設定すると
信号端子Ｂを選択する。このようにして選択して得た動
作信号の出力信号Ｙは３ステートバッファ回路６に与え
られる。３ステートバッファ回路６にCPUから読込指令
信号RCが与えられると、出力信号Ｙが３ステートバッフ
ァ回路６を通って図示しないCPUへ入力されてCPUがその
信号を読み込み、信号内容を判別する。そしてCPUは読
み込んだ動作信号に基づいて各種機器を制御することに
なる。
ッチ1a,1b,1c,1dは、その使用目的に応じてオン，オフ
操作され所定の動作信号に設定される。図示しないCPU
が前記動作信号に基づき各種機器を制御動作させる場合
は、主判別用フリップフロップ５に指令信号Ｓを与え
て、その出力信号5A,5Bを0,1による２ビットの４種類の
所要の値に設定して主判別用フリップフロップ５を制御
する。４−１セレクタ４は、主判別用フリップフロップ
５の出力にしたがって、信号端子A,B,C,Dのうちの１つ
の信号端子を選択し、それに与えられているディップス
イッチの動作信号の出力信号Ｙを出力する。例えば主判
別用フリップフロップ５の出力信号5A,5Bを0,0にした場
合には、信号端子Ｄ を選択し、また1,0に設定すると
信号端子Ｂを選択する。このようにして選択して得た動
作信号の出力信号Ｙは３ステートバッファ回路６に与え
られる。３ステートバッファ回路６にCPUから読込指令
信号RCが与えられると、出力信号Ｙが３ステートバッフ
ァ回路６を通って図示しないCPUへ入力されてCPUがその
信号を読み込み、信号内容を判別する。そしてCPUは読
み込んだ動作信号に基づいて各種機器を制御することに
なる。
従来の信号判別装置は、動作信号を与える信号端子が４
つの場合は、動作信号の内容を判別し得るディップスイ
ッチの数は４つに限定される。したがって複雑なシステ
ムを構成して、５つ以上のディップスイッチを使用する
場合は、それらの動作信号を判別することができないと
いう問題がある。また信号判別装置をLSI化とする場合
は、LSIの信号端子数に限界がある。そのようなことか
ら可及的に少ない信号端子を用いて多数の信号の信号内
容を判別し判別機能を高めることが望まれている。
つの場合は、動作信号の内容を判別し得るディップスイ
ッチの数は４つに限定される。したがって複雑なシステ
ムを構成して、５つ以上のディップスイッチを使用する
場合は、それらの動作信号を判別することができないと
いう問題がある。また信号判別装置をLSI化とする場合
は、LSIの信号端子数に限界がある。そのようなことか
ら可及的に少ない信号端子を用いて多数の信号の信号内
容を判別し判別機能を高めることが望まれている。
本発明は斯かる問題に鑑み、信号端子数より多い数の信
号の信号内容を判別できる信号判別装置を提供すること
を目的とする。
号の信号内容を判別できる信号判別装置を提供すること
を目的とする。
本発明に係る信号判別装置は、複数の信号を各別に入力
又は出力すべき複数の入出力信号端子と、信号を入力す
べき単一の入力信号端子と、前記入出力信号端子と各別
に接続される複数の信号端子、その出力をイネーブル、
ディセーブルに制御する信号を入力すべきゲート端子及
び前記信号端子を選択動作させる信号を入力すべき制御
端子を有するセレクタと、前記制御端子へ信号を入力す
る主判別用フリップフロップと、該主判別用フリップフ
ロップが出力する信号に関連した信号を入出力信号端子
へ各別に与える複数の３ステートバッファ回路と、前記
ゲート端子へ信号を入力する副判別用フリップフロップ
と、該副判別用フリップフロップが出力する信号を反転
して３ステートバッファ回路へ与えるインバータと、前
記入力端子及び副判別用フリップフロップからの各信号
を入力すべき論理積回路と、該論理回路及び前記セレク
タの各出力を入力すべき論理和回路とを備えて構成す
る。
又は出力すべき複数の入出力信号端子と、信号を入力す
べき単一の入力信号端子と、前記入出力信号端子と各別
に接続される複数の信号端子、その出力をイネーブル、
ディセーブルに制御する信号を入力すべきゲート端子及
び前記信号端子を選択動作させる信号を入力すべき制御
端子を有するセレクタと、前記制御端子へ信号を入力す
る主判別用フリップフロップと、該主判別用フリップフ
ロップが出力する信号に関連した信号を入出力信号端子
へ各別に与える複数の３ステートバッファ回路と、前記
ゲート端子へ信号を入力する副判別用フリップフロップ
と、該副判別用フリップフロップが出力する信号を反転
して３ステートバッファ回路へ与えるインバータと、前
記入力端子及び副判別用フリップフロップからの各信号
を入力すべき論理積回路と、該論理回路及び前記セレク
タの各出力を入力すべき論理和回路とを備えて構成す
る。
副判別用フリップフロップの出力を０にすると主判別用
フリップフロップの出力信号が与えられる複数の３ステ
ートバッファ回路及び論理積回路はディセーブルに、セ
レクタはイネーブルになる。セレクタは主判別用フリッ
プフロップの出力信号に基づいてその入出力信号端子を
選択し、選択した入出力信号端子の動作信号を取り込
み、セレクタの出力信号を論理和回路を介して出力す
る。
フリップフロップの出力信号が与えられる複数の３ステ
ートバッファ回路及び論理積回路はディセーブルに、セ
レクタはイネーブルになる。セレクタは主判別用フリッ
プフロップの出力信号に基づいてその入出力信号端子を
選択し、選択した入出力信号端子の動作信号を取り込
み、セレクタの出力信号を論理和回路を介して出力す
る。
副判別用フリップフロップの出力信号を１にすると、前
記複数の３ステートバッファ回路及び論理積回路はイネ
ーブルに、セレクタはディセーブルになる。主判別用フ
リップフロップの出力信号は入出力信号端子に与えら
れ、その出力信号に基づいて入出力信号端子数以上の数
の動作信号を単一の入力信号端子に取り込み、それを論
理積回路へ与え、該論理積回路の出力を論理和回路を介
して出力する。論理和回路が出力する信号内容により信
号を判別する。
記複数の３ステートバッファ回路及び論理積回路はイネ
ーブルに、セレクタはディセーブルになる。主判別用フ
リップフロップの出力信号は入出力信号端子に与えら
れ、その出力信号に基づいて入出力信号端子数以上の数
の動作信号を単一の入力信号端子に取り込み、それを論
理積回路へ与え、該論理積回路の出力を論理和回路を介
して出力する。論理和回路が出力する信号内容により信
号を判別する。
以下本発明をその実施例を示す図面によって詳述する。
第１図はディップスイッチの動作信号を判別すべく適用
した本発明に係る信号判別装置のブロック図である。信
号端子A,B,C,Dは４ライン−１ラインセレクタ（以下４
−１セラクタという）４の入力端子C3,C2,C1,C0と接続
されており、これらの信号端子A,B,C,Dはプルアップ抵
抗2a,2b,2c,2dを介して直流電源Ｅと接続されている。
前記信号端子A,B,C,Dを選択する４−１セレクタ４を制
御する動作信号の主判別用フリップフロップ５の出力信
号5A,5Bは４−１セレクタ４の制御信号端子S1,S2及び３
ステートバッファ回路10a,10bへ入力されており、出力
信号5Cは３ステートバッファ回路10cへ入力されてい
る。これらの３ステートバッファ回路10a,10b,10cの出
力信号は信号端子A,B,Cに夫々与えられている。副判別
用フリップフロップ９の出力信号9Aは、前記４−１セレ
クタ４の負論理のゲート端子Ｇと、インバータ11の入力
側と、AND回路12とに与えられており、インバータ11の
出力信号は前記３ステートバッファ回路10a,10b,10cの
出力制御端子10a1，10b1，10c1に与えられている。前記
AND回路12の出力信号及び前記４−１セレクタ４の出力
信号ＹはOR回路13へ入力されている。OR回路13の出力信
号は３ステートバッファ回路６に入力されており、その
出力信号は信号端子から得た信号を読み込む図示しない
CPUに与えられている。そして３ステートバッファ回路
６の出力制御端子6aには、前記CPUからの読込指令信号R
Cが与えられ、また主判別用フリップフロップ５には、C
PUからの動作信号判別開始時の信号端子を指定する指令
信号Ｓが、更に副判別用フリップフロップ９にはCPUか
らその出力を１又は０に設定する制御信号SSが与えられ
る。
した本発明に係る信号判別装置のブロック図である。信
号端子A,B,C,Dは４ライン−１ラインセレクタ（以下４
−１セラクタという）４の入力端子C3,C2,C1,C0と接続
されており、これらの信号端子A,B,C,Dはプルアップ抵
抗2a,2b,2c,2dを介して直流電源Ｅと接続されている。
前記信号端子A,B,C,Dを選択する４−１セレクタ４を制
御する動作信号の主判別用フリップフロップ５の出力信
号5A,5Bは４−１セレクタ４の制御信号端子S1,S2及び３
ステートバッファ回路10a,10bへ入力されており、出力
信号5Cは３ステートバッファ回路10cへ入力されてい
る。これらの３ステートバッファ回路10a,10b,10cの出
力信号は信号端子A,B,Cに夫々与えられている。副判別
用フリップフロップ９の出力信号9Aは、前記４−１セレ
クタ４の負論理のゲート端子Ｇと、インバータ11の入力
側と、AND回路12とに与えられており、インバータ11の
出力信号は前記３ステートバッファ回路10a,10b,10cの
出力制御端子10a1，10b1，10c1に与えられている。前記
AND回路12の出力信号及び前記４−１セレクタ４の出力
信号ＹはOR回路13へ入力されている。OR回路13の出力信
号は３ステートバッファ回路６に入力されており、その
出力信号は信号端子から得た信号を読み込む図示しない
CPUに与えられている。そして３ステートバッファ回路
６の出力制御端子6aには、前記CPUからの読込指令信号R
Cが与えられ、また主判別用フリップフロップ５には、C
PUからの動作信号判別開始時の信号端子を指定する指令
信号Ｓが、更に副判別用フリップフロップ９にはCPUか
らその出力を１又は０に設定する制御信号SSが与えられ
る。
そして信号端子A,B,Cに与えられた信号は外部接続の８
ライン−１ラインセレクタ（以下８−１セレクタとい
う）８の制御信号端子S11,S12,S13へ入力されており、
その出力信号Ｙは信号端子Ｄへ与えられている。８−１
セレクタ８の入力端子C17,C16,…C10はディップスイッ
チ1a,1b,…1hの一端と接続されており、ディップスイッ
チ1a,1b,…1hの他端は共通接続して接地されている。そ
して８−１セレクタ８の入力端子C17,C16,…C10はプル
アップ抵抗7a,7b,…7hを夫々介して直流電源E1と接続さ
れている。
ライン−１ラインセレクタ（以下８−１セレクタとい
う）８の制御信号端子S11,S12,S13へ入力されており、
その出力信号Ｙは信号端子Ｄへ与えられている。８−１
セレクタ８の入力端子C17,C16,…C10はディップスイッ
チ1a,1b,…1hの一端と接続されており、ディップスイッ
チ1a,1b,…1hの他端は共通接続して接地されている。そ
して８−１セレクタ８の入力端子C17,C16,…C10はプル
アップ抵抗7a,7b,…7hを夫々介して直流電源E1と接続さ
れている。
次にこのように構成した信号判別装置の動作を説明す
る。例えば、ディップスイッチ1aの動作信号を判別する
場合は、図示しないCPUから副判別用フリップフロップ
９に制御信号SSを与えて、副判別用フリップフロップ９
の出力信号9Aを１に設定する。これにより４−１セレク
タはディセーブルとなり、３ステートバッファ回路10a,
10b,10cはインバータ11の出力によりイネーブルとな
り、AND回路12もイネーブルとなる。続いてCPUから主判
別用フリップフロップ５に指令信号Ｓを与えて主判別用
フリップフロップ５の出力信号5A,5B,5Cを夫々1,1,1に
設定する。そうすると３ステートバッファ回路10a,10b,
10cは夫々が既にイネーブルとなっているから、それら
の出力信号5A,5B,5Cが出力信号端子A,B,Cに与えられ、
８−１セレクタ８の制御信号端子S11,S12,S13に与えら
れる。８−１セレクタ８は入力された1,1,1の信号に基
づいてディップスイッチ1aを選択し、その動作信号を入
力端子C17に取り込みその出力信号Ｙを信号端子Ｄに与
えて、信号判別装置３に取り込む。取り込んだ動作信号
はAND回路12に与えられ、このときAND回路12は既にイネ
ーブルとなっているから入力された動作信号をOR回路13
に与え、OR回路13の出力信号が３ステートバッファ回路
６に与えられる。そして３ステートバッファ回路６にCP
Uから読込指令信号RCが与えられると入力された動作信
号をCPUへ出力し、CPUはその動作信号を取り込む。続い
て、他のディップスイッチ1b,1c,…1hの夫々動作信号を
判別する場合は、主判別用フリップフロップ５の出力信
号5A,5B,5Cを夫々１又は０に設定して所定の３ビットの
信号とすることにより前述したと同様にして、その出力
信号5A,5B,5Cに相応するディップスイッチを８−１セレ
クタ８が選択し、その動作信号を得ることができる。そ
して３ステートバッファ回路６、つまりOR回路13の出力
信号の内容により信号を判別する。
る。例えば、ディップスイッチ1aの動作信号を判別する
場合は、図示しないCPUから副判別用フリップフロップ
９に制御信号SSを与えて、副判別用フリップフロップ９
の出力信号9Aを１に設定する。これにより４−１セレク
タはディセーブルとなり、３ステートバッファ回路10a,
10b,10cはインバータ11の出力によりイネーブルとな
り、AND回路12もイネーブルとなる。続いてCPUから主判
別用フリップフロップ５に指令信号Ｓを与えて主判別用
フリップフロップ５の出力信号5A,5B,5Cを夫々1,1,1に
設定する。そうすると３ステートバッファ回路10a,10b,
10cは夫々が既にイネーブルとなっているから、それら
の出力信号5A,5B,5Cが出力信号端子A,B,Cに与えられ、
８−１セレクタ８の制御信号端子S11,S12,S13に与えら
れる。８−１セレクタ８は入力された1,1,1の信号に基
づいてディップスイッチ1aを選択し、その動作信号を入
力端子C17に取り込みその出力信号Ｙを信号端子Ｄに与
えて、信号判別装置３に取り込む。取り込んだ動作信号
はAND回路12に与えられ、このときAND回路12は既にイネ
ーブルとなっているから入力された動作信号をOR回路13
に与え、OR回路13の出力信号が３ステートバッファ回路
６に与えられる。そして３ステートバッファ回路６にCP
Uから読込指令信号RCが与えられると入力された動作信
号をCPUへ出力し、CPUはその動作信号を取り込む。続い
て、他のディップスイッチ1b,1c,…1hの夫々動作信号を
判別する場合は、主判別用フリップフロップ５の出力信
号5A,5B,5Cを夫々１又は０に設定して所定の３ビットの
信号とすることにより前述したと同様にして、その出力
信号5A,5B,5Cに相応するディップスイッチを８−１セレ
クタ８が選択し、その動作信号を得ることができる。そ
して３ステートバッファ回路６、つまりOR回路13の出力
信号の内容により信号を判別する。
第２図は本発明に係る信号判別装置３の信号端子A,B,C,
Dにそれと同数のディップスイッチ1a,1b,1c,1dの動作信
号を判別すべく適用した信号判別装置の回路図である。
この場合は、CPUからの制御信号SSを副判別用フリップ
フロップ９に与えて、その出力信号9Aを０に設定する。
これによりインバータ11の出力は１となり３ステートバ
ッファ回路10a,10b,10cはともに、またAND回路12はディ
セーブルとなり、４−１セレクタ４のゲート端子Ｇには
０が与えられて４−１セレクタ４はイネーブルとなる。
続いて、CPUからの指令信号Ｓを主判別用フリップフロ
ップ５に与えて、その出力信号5A,5Bを所定の２ビット
の信号に設定する。これらの出力信号5A,5Bは４−１セ
レクタ４の制御信号端子S1,S2に夫々与えられて、４−
１セレクタ４は２ビットの信号に相応して信号端子A,B,
C,Dから例えば信号端子Ａを選択してディップスイッチ1
aの動作信号を４−１セレクタの入力端子C3に取り込
み、その出力信号ＹをOR回路13を介して３ステートバッ
ファ回路６に与える。そしてCPUから読込指令信号RCが
３ステートバッファ回路６の出力制御端子6aに与えられ
ると、入力されている動作信号をCPUへ出力し、CPUはそ
れを取り込むことになる。そして、主判別用フリップフ
ロップ５の出力信号5A,5Bのビット信号を変更すること
により、それに相応する他のディップスイッチ1b,1c,1d
を選択して、夫々の動作信号を前記同様に取り込んでCP
Uへ出力することになる。例えば出力信号5A,5Bが0,0の
ときはディップスイッチ1dを、0,1のときはディップス
イッチ1bの動作信号を４−１セレクタ４に取り込むこと
になる。
Dにそれと同数のディップスイッチ1a,1b,1c,1dの動作信
号を判別すべく適用した信号判別装置の回路図である。
この場合は、CPUからの制御信号SSを副判別用フリップ
フロップ９に与えて、その出力信号9Aを０に設定する。
これによりインバータ11の出力は１となり３ステートバ
ッファ回路10a,10b,10cはともに、またAND回路12はディ
セーブルとなり、４−１セレクタ４のゲート端子Ｇには
０が与えられて４−１セレクタ４はイネーブルとなる。
続いて、CPUからの指令信号Ｓを主判別用フリップフロ
ップ５に与えて、その出力信号5A,5Bを所定の２ビット
の信号に設定する。これらの出力信号5A,5Bは４−１セ
レクタ４の制御信号端子S1,S2に夫々与えられて、４−
１セレクタ４は２ビットの信号に相応して信号端子A,B,
C,Dから例えば信号端子Ａを選択してディップスイッチ1
aの動作信号を４−１セレクタの入力端子C3に取り込
み、その出力信号ＹをOR回路13を介して３ステートバッ
ファ回路６に与える。そしてCPUから読込指令信号RCが
３ステートバッファ回路６の出力制御端子6aに与えられ
ると、入力されている動作信号をCPUへ出力し、CPUはそ
れを取り込むことになる。そして、主判別用フリップフ
ロップ５の出力信号5A,5Bのビット信号を変更すること
により、それに相応する他のディップスイッチ1b,1c,1d
を選択して、夫々の動作信号を前記同様に取り込んでCP
Uへ出力することになる。例えば出力信号5A,5Bが0,0の
ときはディップスイッチ1dを、0,1のときはディップス
イッチ1bの動作信号を４−１セレクタ４に取り込むこと
になる。
本実施例は、信号端子数が４つである場合を示したが、
それに限定されるものではない。そして信号端子数をＮ
とした場合には、信号端子に接続できるディップスイッ
チの数は2N-1個となる。また本実施例では副判別用フリ
ップフロップの出力信号をCPUからの制御信号SSで設定
するようにしたが、信号端子を介して外部からディップ
スイッチ又はジャンパプラグ等により固定的に設定する
構成としてもよい。
それに限定されるものではない。そして信号端子数をＮ
とした場合には、信号端子に接続できるディップスイッ
チの数は2N-1個となる。また本実施例では副判別用フリ
ップフロップの出力信号をCPUからの制御信号SSで設定
するようにしたが、信号端子を介して外部からディップ
スイッチ又はジャンパプラグ等により固定的に設定する
構成としてもよい。
以上詳述したように本発明によれば、入出力信号端子数
以上の数の信号を判別することができる。また入出力信
号端子数が少なくてよいことから信号判別装置のLSI化
にも対応できる。したがって、本発明は少ない入出力信
号端子数で信号を判別する信号数を多く取り扱える信号
判別装置を提供できる優れた効果を奏する。
以上の数の信号を判別することができる。また入出力信
号端子数が少なくてよいことから信号判別装置のLSI化
にも対応できる。したがって、本発明は少ない入出力信
号端子数で信号を判別する信号数を多く取り扱える信号
判別装置を提供できる優れた効果を奏する。
第１図及び第２図は数を異にするディップスイッチの動
作信号の判別に適用した本発明の信号判別装置のブロッ
ク図、第３図はディップスイッチの動作信号の判別に適
用した従来の信号判別装置のブロック図である。 1a,1b…1h…ディップスイッチ、2a,2b,2c,2d…プルアッ
プ抵抗、３…信号判別装置、４…４ライン−１ラインセ
レクタ、５…主判別用フリップフロップ、８…８ライン
−１ラインセレクタ、９…副判別用フリップフロップ、
10a,10b,10c…３ステートバッファ回路、12…AND回路、
13…OR回路、A,B,C,D…信号端子 なお、図中、同一符号は同一、又は相当部分を示す。
作信号の判別に適用した本発明の信号判別装置のブロッ
ク図、第３図はディップスイッチの動作信号の判別に適
用した従来の信号判別装置のブロック図である。 1a,1b…1h…ディップスイッチ、2a,2b,2c,2d…プルアッ
プ抵抗、３…信号判別装置、４…４ライン−１ラインセ
レクタ、５…主判別用フリップフロップ、８…８ライン
−１ラインセレクタ、９…副判別用フリップフロップ、
10a,10b,10c…３ステートバッファ回路、12…AND回路、
13…OR回路、A,B,C,D…信号端子 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】それに入力される複数の信号の信号内容を
判別する信号判別装置において、複数の信号を格別に入
力又は出力すべき複数の入出力信号端子と、信号を入力
すべき単一の入力信号端子と、前記入出力信号端子と各
別に接続される複数の信号端子、その出力をイネーブ
ル、ディセーブルに制御する信号を入力すべきゲート端
子及び前記信号端子を選択動作させる信号を入力すべき
制御端子を有するセレクタと、前記制御端子へ信号を入
力する主判別用フリップフロップと、該主判別用フリッ
プフロップが出力する信号に関連した信号を入出力信号
端子へ各別に与える複数の３ステートバッファ回路と、
前記ゲート端子へ信号を入力する副判別用フリップフロ
ップと、該副判別用フリップフロップが出力する信号を
反転して３ステートバッファ回路へ与えるインバータ
と、前記入力端子及び副判別用フリップフロップからの
各信号を入力すべき論理積回路と、該論理積回路及び前
記セレクタの各出力を入力すべき論理和回路とを備え、
該論理和回路の出力により信号内容を判別すべく構成し
てあることを特徴とする信号判別装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12423688A JPH0727533B2 (ja) | 1988-05-19 | 1988-05-19 | 信号判別装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12423688A JPH0727533B2 (ja) | 1988-05-19 | 1988-05-19 | 信号判別装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01292481A JPH01292481A (ja) | 1989-11-24 |
| JPH0727533B2 true JPH0727533B2 (ja) | 1995-03-29 |
Family
ID=14880341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12423688A Expired - Lifetime JPH0727533B2 (ja) | 1988-05-19 | 1988-05-19 | 信号判別装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727533B2 (ja) |
-
1988
- 1988-05-19 JP JP12423688A patent/JPH0727533B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01292481A (ja) | 1989-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3636232B2 (ja) | 機能選択が可能な集積回路およびその機能選択方法 | |
| JPH0727533B2 (ja) | 信号判別装置 | |
| US4771405A (en) | Hidden control bits in a control register | |
| JP2867649B2 (ja) | 電子機器の接続装置 | |
| JP3403347B2 (ja) | キースイッチ回路 | |
| JPH01120115A (ja) | 入力制御回路 | |
| KR910002052B1 (ko) | Plc의 모듈 확장장치 | |
| JP3057749B2 (ja) | 入出力ポート | |
| JPH10105287A (ja) | 拡張ボードの接続方式 | |
| JPH10135010A (ja) | ディジタル制御可変抵抗回路 | |
| JP2665070B2 (ja) | バス回路 | |
| JPH05127788A (ja) | スイツチ信号の多入力回路 | |
| JPH0713917A (ja) | 構成変更システム | |
| JPH113309A (ja) | 拡張ボード構成変更方式 | |
| KR910001345Y1 (ko) | 디스크 드라이버 선택 회로 | |
| JPH07170172A (ja) | プログラマブル論理装置 | |
| JPH02275558A (ja) | 電子機器 | |
| JP2810584B2 (ja) | シリアルデータ転送回路 | |
| JPS60237561A (ja) | 複合機能ｃｐｕにおけるシステム構成指示方式 | |
| KR900008959Y1 (ko) | 컴퓨터 주변장치의 입/출력 포트 전환회로 | |
| JPH02131618A (ja) | 出力バッファ回路 | |
| JPH03257504A (ja) | シーケンスコントローラ | |
| JPH028079A (ja) | プリンタのインタフエース制御方式 | |
| JPH10173515A (ja) | Ｆｐｇａ装置 | |
| JPH05127983A (ja) | 半導体集積回路 |