JPH11214514A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11214514A JPH11214514A JP2644398A JP2644398A JPH11214514A JP H11214514 A JPH11214514 A JP H11214514A JP 2644398 A JP2644398 A JP 2644398A JP 2644398 A JP2644398 A JP 2644398A JP H11214514 A JPH11214514 A JP H11214514A
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Abstract
(57)【要約】
【課題】 配線に対して自己整合的に形成されていて信
頼性の高い接続孔を有しており且つ集積度も高い半導体
装置を製造する。 【解決手段】 ＳｉＯ2 膜１４、１７をＳｉＯ2 膜１４
の厚さ方向へ一部分ずつ研磨しておいて、ＢＰＳＧ膜２
２に接続孔２４を形成する。研磨によってＳｉＯ2 膜１
７の断面形状が矩形に近づいて、ＳｉＯ2 膜１７の肩部
における傾斜部が少なくなる。このため、ＳｉＯ2 膜１
７の肩部のＳｉＮ膜２１にも反応生成物が付着し易く、
ＢＰＳＧ膜２２のエッチング時にＳｉＮ膜２１がエッチ
ングされにくくて、ポリサイド層１３が接続孔２４内に
露出しにくい。
頼性の高い接続孔を有しており且つ集積度も高い半導体
装置を製造する。 【解決手段】 ＳｉＯ2 膜１４、１７をＳｉＯ2 膜１４
の厚さ方向へ一部分ずつ研磨しておいて、ＢＰＳＧ膜２
２に接続孔２４を形成する。研磨によってＳｉＯ2 膜１
７の断面形状が矩形に近づいて、ＳｉＯ2 膜１７の肩部
における傾斜部が少なくなる。このため、ＳｉＯ2 膜１
７の肩部のＳｉＮ膜２１にも反応生成物が付着し易く、
ＢＰＳＧ膜２２のエッチング時にＳｉＮ膜２１がエッチ
ングされにくくて、ポリサイド層１３が接続孔２４内に
露出しにくい。
Description
【０００１】
【発明の属する技術分野】本願の発明は、配線に対して
自己整合的に接続孔を形成する半導体装置の製造方法に
関するものである。
自己整合的に接続孔を形成する半導体装置の製造方法に
関するものである。
【０００２】
【従来の技術】半導体装置の高集積化のために、配線に
対して自己整合的に形成する接続孔が採用されている。
配線に対して自己整合的に接続孔を形成することができ
れば、接続孔の形成に際してリソグラフィの合わせずれ
を考慮する必要がないので半導体装置を高集積化させる
ことができるのみならず、設計の自由度も高くなる。
対して自己整合的に形成する接続孔が採用されている。
配線に対して自己整合的に接続孔を形成することができ
れば、接続孔の形成に際してリソグラフィの合わせずれ
を考慮する必要がないので半導体装置を高集積化させる
ことができるのみならず、設計の自由度も高くなる。
【０００３】図５〜８は、本願の発明の一従来例を示し
ている。この一従来例では、図５（ａ）に示す様に、Ｓ
ｉ基板１１の素子活性領域の表面にゲート酸化膜として
厚さ５ｎｍのＳｉＯ2 膜１２を熱酸化で形成した後、厚
さ１００ｎｍずつの多結晶Ｓｉ膜とＷＳｉ膜とから成る
ポリサイド層１３をＣＶＤ法で全面に形成する。
ている。この一従来例では、図５（ａ）に示す様に、Ｓ
ｉ基板１１の素子活性領域の表面にゲート酸化膜として
厚さ５ｎｍのＳｉＯ2 膜１２を熱酸化で形成した後、厚
さ１００ｎｍずつの多結晶Ｓｉ膜とＷＳｉ膜とから成る
ポリサイド層１３をＣＶＤ法で全面に形成する。
【０００４】そして、厚さ１００ｎｍ程度のＳｉＯ2 膜
１４をＣＶＤ法でポリサイド層１３上に堆積させ、線幅
／間隔が２５０／２５０ｎｍ程度であるゲート電極のパ
ターンのレジスト１５をリソグラフィでＳｉＯ2 膜１４
上に形成する。
１４をＣＶＤ法でポリサイド層１３上に堆積させ、線幅
／間隔が２５０／２５０ｎｍ程度であるゲート電極のパ
ターンのレジスト１５をリソグラフィでＳｉＯ2 膜１４
上に形成する。
【０００５】次に、図５（ｂ）に示す様に、レジスト１
５をマスクにしてＳｉＯ2 膜１４とポリサイド層１３と
に異方性エッチングを施した後、レジスト１５を除去す
る。その後、ＳｉＯ2 膜１４等をマスクにして不純物を
イオン注入して、ＬＤＤ構造のソース・ドレインを構成
する低濃度の拡散層１６をＳｉ基板１１に形成する。そ
して、厚さ１００ｎｍのＳｉＯ2 膜１７をＣＶＤ法で堆
積させる。
５をマスクにしてＳｉＯ2 膜１４とポリサイド層１３と
に異方性エッチングを施した後、レジスト１５を除去す
る。その後、ＳｉＯ2 膜１４等をマスクにして不純物を
イオン注入して、ＬＤＤ構造のソース・ドレインを構成
する低濃度の拡散層１６をＳｉ基板１１に形成する。そ
して、厚さ１００ｎｍのＳｉＯ2 膜１７をＣＶＤ法で堆
積させる。
【０００６】次に、図５（ｃ）に示す様に、ＳｉＯ2 膜
１７の全面に異方性エッチングを施して、このＳｉＯ2
膜１７から成る側壁スペーサをポリサイド層１３及びＳ
ｉＯ2 膜１４の側面に形成する。そして、ＳｉＯ2 膜１
４、１７等をマスクにして不純物をイオン注入して、Ｌ
ＤＤ構造のソース・ドレインを構成する高濃度の拡散層
１８をＳｉ基板１１に形成する。
１７の全面に異方性エッチングを施して、このＳｉＯ2
膜１７から成る側壁スペーサをポリサイド層１３及びＳ
ｉＯ2 膜１４の側面に形成する。そして、ＳｉＯ2 膜１
４、１７等をマスクにして不純物をイオン注入して、Ｌ
ＤＤ構造のソース・ドレインを構成する高濃度の拡散層
１８をＳｉ基板１１に形成する。
【０００７】その後、厚さ５０ｎｍのＳｉＮ膜２１をＣ
ＶＤ法で堆積させる。なお、ＳｉＯ2 膜１７は上述の様
に１００ｎｍの厚さに堆積させるが、ポリサイド層１３
及びＳｉＯ2 膜１４等の側面には７０〜８０ｎｍ程度の
厚さにしか堆積せず、しかも、側壁スペーサを形成する
際の異方性エッチングによっても厚さがある程度減少す
る。このため、ＳｉＮ膜２１同士の間隔は５０ｎｍ程度
である。
ＶＤ法で堆積させる。なお、ＳｉＯ2 膜１７は上述の様
に１００ｎｍの厚さに堆積させるが、ポリサイド層１３
及びＳｉＯ2 膜１４等の側面には７０〜８０ｎｍ程度の
厚さにしか堆積せず、しかも、側壁スペーサを形成する
際の異方性エッチングによっても厚さがある程度減少す
る。このため、ＳｉＮ膜２１同士の間隔は５０ｎｍ程度
である。
【０００８】次に、図６（ａ）に示す様に、厚さ６００
ｎｍのＢＰＳＧ膜２２をＣＶＤ法で堆積させる。そし
て、図６（ｂ）に示す様に、８５０℃、３０分の熱処理
でＢＰＳＧ膜２２をリフローさせて、このＢＰＳＧ膜２
２の表面を平坦化した後、直径が４００ｎｍ程度である
接続孔のパターンの開口２３ａを有するレジスト２３を
リソグラフィでＢＰＳＧ膜２２上に形成する。
ｎｍのＢＰＳＧ膜２２をＣＶＤ法で堆積させる。そし
て、図６（ｂ）に示す様に、８５０℃、３０分の熱処理
でＢＰＳＧ膜２２をリフローさせて、このＢＰＳＧ膜２
２の表面を平坦化した後、直径が４００ｎｍ程度である
接続孔のパターンの開口２３ａを有するレジスト２３を
リソグラフィでＢＰＳＧ膜２２上に形成する。
【０００９】次に、図７（ａ）に示す様に、レジスト２
３をマスクにすると共に、ＳｉＮ膜２１に対する選択比
が高い条件でつまりＳｉＮ膜２１をストッパにして、Ｂ
ＰＳＧ膜２２に異方性エッチングを施して接続孔２４を
形成する。そして、図７（ｂ）に示す様に、接続孔２４
内のＳｉＮ膜２１に異方性エッチングを施す。
３をマスクにすると共に、ＳｉＮ膜２１に対する選択比
が高い条件でつまりＳｉＮ膜２１をストッパにして、Ｂ
ＰＳＧ膜２２に異方性エッチングを施して接続孔２４を
形成する。そして、図７（ｂ）に示す様に、接続孔２４
内のＳｉＮ膜２１に異方性エッチングを施す。
【００１０】次に、図８に示す様に、レジスト２３を除
去し、接続孔２４の底部における拡散層１８の表面の自
然酸化膜（図示せず）を希弗酸で除去した後、接続孔２
４を介して拡散層１８に接続する上層配線を多結晶Ｓｉ
膜２５で形成する。そして、図示されてはいないが、更
に従来公知の工程を実行して、この半導体装置を完成さ
せる。
去し、接続孔２４の底部における拡散層１８の表面の自
然酸化膜（図示せず）を希弗酸で除去した後、接続孔２
４を介して拡散層１８に接続する上層配線を多結晶Ｓｉ
膜２５で形成する。そして、図示されてはいないが、更
に従来公知の工程を実行して、この半導体装置を完成さ
せる。
【００１１】以上の説明からも明らかな様に、ＳｉＮ膜
２１同士の間隔が５０ｎｍ程度であり、開口２３ａの直
径が４００ｎｍ程度であるので、レジスト２３に開口２
３ａを形成するためのリソグラフィで通常程度の合わせ
ずれが生じても、接続孔２４はＳｉＯ2 膜１７同士の間
を通って拡散層１８に達し、接続孔２４はポリサイド層
１３に対して自己整合的に形成される。
２１同士の間隔が５０ｎｍ程度であり、開口２３ａの直
径が４００ｎｍ程度であるので、レジスト２３に開口２
３ａを形成するためのリソグラフィで通常程度の合わせ
ずれが生じても、接続孔２４はＳｉＯ2 膜１７同士の間
を通って拡散層１８に達し、接続孔２４はポリサイド層
１３に対して自己整合的に形成される。
【００１２】ところで、ＳｉＮ膜２１に覆われているＳ
ｉＯ2 膜１７とＢＰＳＧ膜２２とのエッチング選択比が
１に近いので、ＢＰＳＧ膜２２のエッチングに際してＳ
ｉＮ膜２１も同時にエッチングされると、ＳｉＯ2 膜１
７もエッチングされてポリサイド層１３が露出し、多結
晶Ｓｉ膜２５とポリサイド層１３とが短絡する。このた
め、ＢＰＳＧ膜２２のエッチングに際しては、上述の様
にＳｉＮ膜２１に対する選択比を高める必要がある。
ｉＯ2 膜１７とＢＰＳＧ膜２２とのエッチング選択比が
１に近いので、ＢＰＳＧ膜２２のエッチングに際してＳ
ｉＮ膜２１も同時にエッチングされると、ＳｉＯ2 膜１
７もエッチングされてポリサイド層１３が露出し、多結
晶Ｓｉ膜２５とポリサイド層１３とが短絡する。このた
め、ＢＰＳＧ膜２２のエッチングに際しては、上述の様
にＳｉＮ膜２１に対する選択比を高める必要がある。
【００１３】一方、接続孔２４をポリサイド層１３に対
して自己整合的に形成する場合は、ポリサイド層１３同
士の間隔が本来的に狭い。そして、この様にポリサイド
層１３同士の間隔が狭い場合においてＢＰＳＧ膜２２を
エッチングする際の抜け性が低いと、ポリサイド層１３
同士の間のＢＰＳＧ膜２２を完全にはエッチングするこ
とができなくて、接続孔２４を拡散層１８に到達させる
ことができない。このため、ＢＰＳＧ膜２２のエッチン
グに際しては、抜け性をも高める必要がある。
して自己整合的に形成する場合は、ポリサイド層１３同
士の間隔が本来的に狭い。そして、この様にポリサイド
層１３同士の間隔が狭い場合においてＢＰＳＧ膜２２を
エッチングする際の抜け性が低いと、ポリサイド層１３
同士の間のＢＰＳＧ膜２２を完全にはエッチングするこ
とができなくて、接続孔２４を拡散層１８に到達させる
ことができない。このため、ＢＰＳＧ膜２２のエッチン
グに際しては、抜け性をも高める必要がある。
【００１４】一般に、エッチングの選択性を高めるため
には、エッチングのストッパにエッチングの反応生成物
を多く付着させる必要がある。しかし、反応生成物の付
着量が多過ぎると、エッチングの進行部にも反応生成物
が付着し、エッチングの進行が停止して、抜け性が低下
する。このため、抜け性を高めるためには反応生成物の
付着を抑制する必要があり、上述の一従来例でも、反応
生成物の付着をある程度抑制するエッチング条件を採用
していた。
には、エッチングのストッパにエッチングの反応生成物
を多く付着させる必要がある。しかし、反応生成物の付
着量が多過ぎると、エッチングの進行部にも反応生成物
が付着し、エッチングの進行が停止して、抜け性が低下
する。このため、抜け性を高めるためには反応生成物の
付着を抑制する必要があり、上述の一従来例でも、反応
生成物の付着をある程度抑制するエッチング条件を採用
していた。
【００１５】
【発明が解決しようとする課題】ところが、上述の一従
来例では、図５（ｃ）〜図６（ｂ）から明らかな様に、
側壁スペーサとしてのＳｉＯ2 膜１７の肩部に傾斜部が
存在しているので、この肩部のＳｉＮ膜２１にも傾斜部
が存在している。この様な傾斜部にはエッチングの反応
生成物が本来的に付着しにくく、しかも、上述の様にこ
の一従来例では反応生成物の付着をある程度抑制するエ
ッチング条件を採用していたので、ＳｉＯ2 膜１７の肩
部のＳｉＮ膜２１には反応生成物が更に付着しにくかっ
た。
来例では、図５（ｃ）〜図６（ｂ）から明らかな様に、
側壁スペーサとしてのＳｉＯ2 膜１７の肩部に傾斜部が
存在しているので、この肩部のＳｉＮ膜２１にも傾斜部
が存在している。この様な傾斜部にはエッチングの反応
生成物が本来的に付着しにくく、しかも、上述の様にこ
の一従来例では反応生成物の付着をある程度抑制するエ
ッチング条件を採用していたので、ＳｉＯ2 膜１７の肩
部のＳｉＮ膜２１には反応生成物が更に付着しにくかっ
た。
【００１６】このため、ＢＰＳＧ膜２２のエッチングに
際して、ＳｉＯ2 膜１７の肩部のＳｉＮ膜２１に対する
ＢＰＳＧ膜２２の選択比が十分には高くなく、図７
（ａ）に示した様に、ＢＰＳＧ膜２２のエッチングに伴
ってＳｉＯ2 膜１７の肩部のＳｉＮ膜２１も除去されて
いた。
際して、ＳｉＯ2 膜１７の肩部のＳｉＮ膜２１に対する
ＢＰＳＧ膜２２の選択比が十分には高くなく、図７
（ａ）に示した様に、ＢＰＳＧ膜２２のエッチングに伴
ってＳｉＯ2 膜１７の肩部のＳｉＮ膜２１も除去されて
いた。
【００１７】この結果、図７（ｂ）に示した様に、接続
孔２４内のＳｉＮ膜２１に対する異方性エッチングでＳ
ｉＯ2 膜１７の肩部が薄くなっていた。そして、図８に
示した様に、接続孔２４の底部における拡散層１８の表
面の自然酸化膜を除去するための希弗酸でＳｉＯ2 膜１
７の肩部が完全に除去されて、ポリサイド層１３と多結
晶Ｓｉ膜２５とが短絡するおそれがあった。
孔２４内のＳｉＮ膜２１に対する異方性エッチングでＳ
ｉＯ2 膜１７の肩部が薄くなっていた。そして、図８に
示した様に、接続孔２４の底部における拡散層１８の表
面の自然酸化膜を除去するための希弗酸でＳｉＯ2 膜１
７の肩部が完全に除去されて、ポリサイド層１３と多結
晶Ｓｉ膜２５とが短絡するおそれがあった。
【００１８】もし、ポリサイド層１３同士の間隔が広け
れば、ＢＰＳＧ膜２２のエッチング時の抜け性が低くて
も、ポリサイド層１３同士の間のＢＰＳＧ膜２２を完全
にエッチングすることができて、接続孔２４を拡散層１
８に到達させることができる。
れば、ＢＰＳＧ膜２２のエッチング時の抜け性が低くて
も、ポリサイド層１３同士の間のＢＰＳＧ膜２２を完全
にエッチングすることができて、接続孔２４を拡散層１
８に到達させることができる。
【００１９】この結果、ＳｉＯ2 膜１７の肩部のＳｉＮ
膜２１にも反応生成物が付着し易いエッチング条件を採
用することができ、ＳｉＯ2 膜１７の肩部のＳｉＮ膜２
１に対するＢＰＳＧ膜２２の選択比を十分に高めること
ができて、ポリサイド層１３と多結晶Ｓｉ膜２５との短
絡を防止することができる。しかし、ポリサイド層１３
同士の間隔を広くすると、半導体装置の集積度が低下す
る。
膜２１にも反応生成物が付着し易いエッチング条件を採
用することができ、ＳｉＯ2 膜１７の肩部のＳｉＮ膜２
１に対するＢＰＳＧ膜２２の選択比を十分に高めること
ができて、ポリサイド層１３と多結晶Ｓｉ膜２５との短
絡を防止することができる。しかし、ポリサイド層１３
同士の間隔を広くすると、半導体装置の集積度が低下す
る。
【００２０】このため、上述の一従来例では、配線に対
して自己整合的に形成されていて信頼性の高い接続孔を
有しており且つ集積度も高い半導体装置を製造すること
が困難であった。従って、本願の発明は、配線に対して
自己整合的に形成されていて信頼性の高い接続孔を有し
ており且つ集積度も高い半導体装置を製造することがで
きる半導体装置の製造方法を提供することを目的として
いる。
して自己整合的に形成されていて信頼性の高い接続孔を
有しており且つ集積度も高い半導体装置を製造すること
が困難であった。従って、本願の発明は、配線に対して
自己整合的に形成されていて信頼性の高い接続孔を有し
ており且つ集積度も高い半導体装置を製造することがで
きる半導体装置の製造方法を提供することを目的として
いる。
【００２１】
【課題を解決するための手段】請求項１に係る半導体装
置の製造方法では、導電膜上の第２の絶縁膜と導電膜及
び第２の絶縁膜の側壁スペーサである第３の絶縁膜と
を、第２の絶縁膜の厚さ方向へ一部分ずつ研磨するの
で、第３の絶縁膜の断面形状が矩形に近づいて、第３の
絶縁膜の肩部における傾斜部が少なくなる。
置の製造方法では、導電膜上の第２の絶縁膜と導電膜及
び第２の絶縁膜の側壁スペーサである第３の絶縁膜と
を、第２の絶縁膜の厚さ方向へ一部分ずつ研磨するの
で、第３の絶縁膜の断面形状が矩形に近づいて、第３の
絶縁膜の肩部における傾斜部が少なくなる。
【００２２】このため、第４の絶縁膜に対して選択的に
第５の絶縁膜をエッチングする際に、エッチングの反応
生成物が特に付着し易いエッチング条件を採用しなくて
も、第３の絶縁膜の肩部における第４の絶縁膜にも反応
生成物が付着し易くて、第４の絶縁膜に対して高い選択
性で第５の絶縁膜をエッチングすることができる。
第５の絶縁膜をエッチングする際に、エッチングの反応
生成物が特に付着し易いエッチング条件を採用しなくて
も、第３の絶縁膜の肩部における第４の絶縁膜にも反応
生成物が付着し易くて、第４の絶縁膜に対して高い選択
性で第５の絶縁膜をエッチングすることができる。
【００２３】従って、第５の絶縁膜をエッチングする際
に第３の絶縁膜の肩部における第４の絶縁膜が同時にエ
ッチングされにくく、その後に接続孔内の第４の絶縁膜
をエッチングする際等に第３の絶縁膜がエッチングされ
にくくて、配線としての導電膜が接続孔内に露出しにく
い。
に第３の絶縁膜の肩部における第４の絶縁膜が同時にエ
ッチングされにくく、その後に接続孔内の第４の絶縁膜
をエッチングする際等に第３の絶縁膜がエッチングされ
にくくて、配線としての導電膜が接続孔内に露出しにく
い。
【００２４】しかも、上述の様に、第４の絶縁膜に対し
て選択的に第５の絶縁膜をエッチングする際に、エッチ
ングの反応生成物が特に付着し易いエッチング条件を採
用しなくてもよい。このため、複数の配線同士の間隔が
狭くても、エッチングの抜け性が高く、接続孔の形成に
際して複数の配線同士の間の第５の絶縁膜を確実にエッ
チングすることができる。
て選択的に第５の絶縁膜をエッチングする際に、エッチ
ングの反応生成物が特に付着し易いエッチング条件を採
用しなくてもよい。このため、複数の配線同士の間隔が
狭くても、エッチングの抜け性が高く、接続孔の形成に
際して複数の配線同士の間の第５の絶縁膜を確実にエッ
チングすることができる。
【００２５】請求項２に係る半導体装置の製造方法で
は、ＳｉＮまたはＡｌ2 Ｏ3 が主成分である膜を第４の
絶縁膜として用い、ＳｉＯ2 が主成分である膜を第５の
絶縁膜として用いるので、第４の絶縁膜に対して高い選
択性で第５の絶縁膜をエッチングすることができる。
は、ＳｉＮまたはＡｌ2 Ｏ3 が主成分である膜を第４の
絶縁膜として用い、ＳｉＯ2 が主成分である膜を第５の
絶縁膜として用いるので、第４の絶縁膜に対して高い選
択性で第５の絶縁膜をエッチングすることができる。
【００２６】このため、第５の絶縁膜をエッチングする
際に第３の絶縁膜の肩部における第４の絶縁膜が更にエ
ッチングされにくく、その後に接続孔内の第４の絶縁膜
をエッチングする際等に第３の絶縁膜が更にエッチング
されにくくて、配線としての導電膜が接続孔内に更に露
出しにくい。
際に第３の絶縁膜の肩部における第４の絶縁膜が更にエ
ッチングされにくく、その後に接続孔内の第４の絶縁膜
をエッチングする際等に第３の絶縁膜が更にエッチング
されにくくて、配線としての導電膜が接続孔内に更に露
出しにくい。
【００２７】
【発明の実施の形態】以下、ソース・ドレインに対する
接続孔をゲート電極に対して自己整合的に形成するＭＯ
Ｓ型半導体装置の製造方法に適用した本願の発明の一実
施形態を、図１〜４を参照しながら説明する。図１
（ａ）〜（ｃ）に示す様に、ポリサイド層１３上のＳｉ
Ｏ2 膜１４の厚さが２００ｎｍであること除いて、Ｓｉ
Ｏ2 膜１７から成る側壁スペーサをポリサイド層１３及
びＳｉＯ2 膜１４の側面に形成するまでは、本実施形態
でも上述の一従来例と実質的に同様の工程を実行する。
接続孔をゲート電極に対して自己整合的に形成するＭＯ
Ｓ型半導体装置の製造方法に適用した本願の発明の一実
施形態を、図１〜４を参照しながら説明する。図１
（ａ）〜（ｃ）に示す様に、ポリサイド層１３上のＳｉ
Ｏ2 膜１４の厚さが２００ｎｍであること除いて、Ｓｉ
Ｏ2 膜１７から成る側壁スペーサをポリサイド層１３及
びＳｉＯ2 膜１４の側面に形成するまでは、本実施形態
でも上述の一従来例と実質的に同様の工程を実行する。
【００２８】しかし、本実施形態では、次に、図２
（ａ）に示す様に、ＳｉＯ2 膜１４の厚さ方向へ１００
ｎｍ程度だけＳｉＯ2 膜１４、１７に化学的機械的研磨
を施す。この結果、ＳｉＯ2 膜１７の断面形状が矩形に
近づいて、ＳｉＯ2 膜１７の肩部における傾斜部が少な
くなる。その後、図２（ｂ）及び図３（ａ）に示す様
に、ＢＰＳＧ膜２２上にレジスト２３を形成するまで
は、再び、上述の一従来例と実質的に同様の工程を実行
する。
（ａ）に示す様に、ＳｉＯ2 膜１４の厚さ方向へ１００
ｎｍ程度だけＳｉＯ2 膜１４、１７に化学的機械的研磨
を施す。この結果、ＳｉＯ2 膜１７の断面形状が矩形に
近づいて、ＳｉＯ2 膜１７の肩部における傾斜部が少な
くなる。その後、図２（ｂ）及び図３（ａ）に示す様
に、ＢＰＳＧ膜２２上にレジスト２３を形成するまで
は、再び、上述の一従来例と実質的に同様の工程を実行
する。
【００２９】次に、図３（ｂ）に示す様に、レジスト２
３をマスクにして、マグネトロンエッチング装置による
下記の条件の異方性エッチングをＢＰＳＧ膜２２に施し
て接続孔２４を形成する。そして、図４（ａ）に示す様
に、マグネトロンエッチング装置による下記の条件の異
方性エッチングを接続孔２４内のＳｉＮ膜２１に施す。
３をマスクにして、マグネトロンエッチング装置による
下記の条件の異方性エッチングをＢＰＳＧ膜２２に施し
て接続孔２４を形成する。そして、図４（ａ）に示す様
に、マグネトロンエッチング装置による下記の条件の異
方性エッチングを接続孔２４内のＳｉＮ膜２１に施す。
【００３０】ＢＰＳＧ膜のエッチング条件 ガス：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝１０／３００／４００ｓ
ｃｃｍ 高周波電力：１５００Ｗ 圧力：５．３Ｐａ
ｃｃｍ 高周波電力：１５００Ｗ 圧力：５．３Ｐａ
【００３１】ＳｉＮ膜のエッチング条件 ガス：ＣＨＦ3 ／Ｏ2 ／Ａｒ＝１０／１０／１００ｓｃ
ｃｍ 高周波電力：１０００Ｗ 圧力：５．３Ｐａ
ｃｍ 高周波電力：１０００Ｗ 圧力：５．３Ｐａ
【００３２】次に、図４（ｂ）に示す様に、レジスト２
３を除去し、接続孔２４の底部における拡散層１８の表
面の自然酸化膜（図示せず）を希弗酸で除去した後、接
続孔２４を介して拡散層１８に接続する上層配線を多結
晶Ｓｉ膜２５で形成する。そして、図示されてはいない
が、更に従来公知の工程を実行して、この半導体装置を
完成させる。
３を除去し、接続孔２４の底部における拡散層１８の表
面の自然酸化膜（図示せず）を希弗酸で除去した後、接
続孔２４を介して拡散層１８に接続する上層配線を多結
晶Ｓｉ膜２５で形成する。そして、図示されてはいない
が、更に従来公知の工程を実行して、この半導体装置を
完成させる。
【００３３】以上の様な本実施形態では、図２（ａ）の
工程における化学的機械的研磨によって、ＳｉＯ2 膜１
７の断面形状が矩形に近づいて、ＳｉＯ2 膜１７の肩部
における傾斜部が少なくなり、ＳｉＯ2 膜１７の肩部の
ＳｉＮ膜２１にも傾斜部が少なくなっている。
工程における化学的機械的研磨によって、ＳｉＯ2 膜１
７の断面形状が矩形に近づいて、ＳｉＯ2 膜１７の肩部
における傾斜部が少なくなり、ＳｉＯ2 膜１７の肩部の
ＳｉＮ膜２１にも傾斜部が少なくなっている。
【００３４】このため、ＢＰＳＧ膜２２の異方性エッチ
ングに際しては、エッチングの反応生成物が特に付着し
易いエッチング条件を採用しなくても、ＳｉＯ2 膜１７
の肩部のＳｉＮ膜２１にも反応生成物が付着し易くて、
ＳｉＮ膜２１に対して高い選択性でＢＰＳＧ膜２２をエ
ッチングすることができる。
ングに際しては、エッチングの反応生成物が特に付着し
易いエッチング条件を採用しなくても、ＳｉＯ2 膜１７
の肩部のＳｉＮ膜２１にも反応生成物が付着し易くて、
ＳｉＮ膜２１に対して高い選択性でＢＰＳＧ膜２２をエ
ッチングすることができる。
【００３５】従って、ＢＰＳＧ膜２２をエッチングする
際にＳｉＯ2 膜１７の肩部のＳｉＮ膜２１が同時にエッ
チングされにくく、その後に接続孔２４内のＳｉＮ膜２
１をエッチングしたり接続孔２４の底部における拡散層
１８の表面の自然酸化膜を希弗酸で除去したりする際に
ＳｉＯ2 膜１７がエッチングされにくくて、ゲート電極
としてのポリサイド層１３が接続孔２４内に露出しにく
い。
際にＳｉＯ2 膜１７の肩部のＳｉＮ膜２１が同時にエッ
チングされにくく、その後に接続孔２４内のＳｉＮ膜２
１をエッチングしたり接続孔２４の底部における拡散層
１８の表面の自然酸化膜を希弗酸で除去したりする際に
ＳｉＯ2 膜１７がエッチングされにくくて、ゲート電極
としてのポリサイド層１３が接続孔２４内に露出しにく
い。
【００３６】しかも、上述の様に、ＳｉＮ膜２１に対し
て選択的にＢＰＳＧ膜２２をエッチングする際に、エッ
チングの反応生成物が特に付着し易いエッチング条件を
採用しなくてもよい。このため、複数のポリサイド層１
３同士の間隔が狭くても、エッチングの抜け性が高く、
接続孔２４の形成に際してＢＰＳＧ膜２２を確実にエッ
チングすることができる。
て選択的にＢＰＳＧ膜２２をエッチングする際に、エッ
チングの反応生成物が特に付着し易いエッチング条件を
採用しなくてもよい。このため、複数のポリサイド層１
３同士の間隔が狭くても、エッチングの抜け性が高く、
接続孔２４の形成に際してＢＰＳＧ膜２２を確実にエッ
チングすることができる。
【００３７】なお、以上の実施形態ではＢＰＳＧ膜２２
に異方性エッチングを施す際のストッパとしてＳｉＮ膜
２１を用いているが、ＢＰＳＧ膜２２を高い選択性でエ
ッチングすることができる膜であればよく、例えばＡｌ
2 Ｏ3 膜をＳｉＮ膜２１の代わりに用いることもでき
る。
に異方性エッチングを施す際のストッパとしてＳｉＮ膜
２１を用いているが、ＢＰＳＧ膜２２を高い選択性でエ
ッチングすることができる膜であればよく、例えばＡｌ
2 Ｏ3 膜をＳｉＮ膜２１の代わりに用いることもでき
る。
【００３８】また、以上の実施形態は、ソース・ドレイ
ンに対する接続孔をゲート電極に対して自己整合的に形
成するＭＯＳ型半導体装置の製造方法に本願の発明を適
用したものであるが、本願の発明は、半導体基板上の下
層配線に対する接続孔を上層配線に対して自己整合的に
形成する半導体装置の製造方法にも適用することができ
る。
ンに対する接続孔をゲート電極に対して自己整合的に形
成するＭＯＳ型半導体装置の製造方法に本願の発明を適
用したものであるが、本願の発明は、半導体基板上の下
層配線に対する接続孔を上層配線に対して自己整合的に
形成する半導体装置の製造方法にも適用することができ
る。
【００３９】
【発明の効果】請求項１に係る半導体装置の製造方法で
は、接続孔内の第４の絶縁膜をエッチングする際等に第
３の絶縁膜がエッチングされにくくて、配線としての導
電膜が接続孔内に露出しにくい。このため、配線として
の導電膜と接続孔内に形成される上層配線とが短絡しに
くく、配線に対して自己整合的に形成されていて信頼性
も高い接続孔を有する半導体装置を製造することができ
る。
は、接続孔内の第４の絶縁膜をエッチングする際等に第
３の絶縁膜がエッチングされにくくて、配線としての導
電膜が接続孔内に露出しにくい。このため、配線として
の導電膜と接続孔内に形成される上層配線とが短絡しに
くく、配線に対して自己整合的に形成されていて信頼性
も高い接続孔を有する半導体装置を製造することができ
る。
【００４０】しかも、複数の配線同士の間隔が狭くて
も、エッチングの抜け性が高く、接続孔の形成に際して
複数の配線同士の間の第５の絶縁膜を確実にエッチング
することができるので、集積度の高い半導体装置を製造
することができる。
も、エッチングの抜け性が高く、接続孔の形成に際して
複数の配線同士の間の第５の絶縁膜を確実にエッチング
することができるので、集積度の高い半導体装置を製造
することができる。
【００４１】請求項２に係る半導体装置の製造方法で
は、配線としての導電膜が接続孔内に更に露出しにく
く、配線に対して自己整合的に形成されていて信頼性も
更に高い接続孔を有する半導体装置を製造することがで
きる。
は、配線としての導電膜が接続孔内に更に露出しにく
く、配線に対して自己整合的に形成されていて信頼性も
更に高い接続孔を有する半導体装置を製造することがで
きる。
【図１】本願の発明の一実施形態の最初の工程を順次に
示す側断面図である。
示す側断面図である。
【図２】図１に続く工程を順次に示す側断面図である。
【図３】図２に続く工程を順次に示す側断面図である。
【図４】図３に続く工程を順次に示す側断面図である。
【図５】本願の発明の一従来例の最初の工程を順次に示
す側断面図である。
す側断面図である。
【図６】図７に続く工程を順次に示す側断面図である。
【図７】図８に続く工程を順次に示す側断面図である。
【図８】図７に続く工程を示す側断面図である。
１１…Ｓｉ基板（半導体基体）、１２…ＳｉＯ2 膜（第
１の絶縁膜）、１３…ポリサイド層（導電膜）、１４…
ＳｉＯ2 膜（第２の絶縁膜）、１７…ＳｉＯ2膜（第３
の絶縁膜）、２１…ＳｉＮ膜（第４の絶縁膜）、２２…
ＢＰＳＧ膜（第５の絶縁膜）、２４…接続孔
１の絶縁膜）、１３…ポリサイド層（導電膜）、１４…
ＳｉＯ2 膜（第２の絶縁膜）、１７…ＳｉＯ2膜（第３
の絶縁膜）、２１…ＳｉＮ膜（第４の絶縁膜）、２２…
ＢＰＳＧ膜（第５の絶縁膜）、２４…接続孔
Claims (2)
- 【請求項１】 半導体基体上の第１の絶縁膜上に、複数
の配線を有するパターンを導電膜とこの導電膜上の第２
の絶縁膜とで形成する工程と、 前記導電膜及び前記第２の絶縁膜の側面に第３の絶縁膜
から成る側壁スペーサを形成する工程と、 前記第２の絶縁膜の厚さ方向へこの第２の絶縁膜と前記
第３の絶縁膜との一部分ずつを研磨する工程と、 前記第２及び第３の絶縁膜並びに前記半導体基体を覆う
第４の絶縁膜を前記研磨の後に形成する工程と、 前記第４の絶縁膜とはエッチング特性が異なる第５の絶
縁膜を前記第４の絶縁膜上に形成する工程と、 前記第４の絶縁膜に対して選択的に前記第５の絶縁膜を
エッチングして前記第３の絶縁膜同士の間の領域を含む
接続孔を形成する工程と、 前記接続孔内の前記第４の絶縁膜をエッチングする工程
とを具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 ＳｉＮまたはＡｌ2 Ｏ3 が主成分である
前記第４の絶縁膜とＳｉＯ2 が主成分である前記第５の
絶縁膜とを用いることを特徴とする請求項１記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2644398A JPH11214514A (ja) | 1998-01-23 | 1998-01-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2644398A JPH11214514A (ja) | 1998-01-23 | 1998-01-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214514A true JPH11214514A (ja) | 1999-08-06 |
Family
ID=12193662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2644398A Pending JPH11214514A (ja) | 1998-01-23 | 1998-01-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214514A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007221155A (ja) * | 2007-03-28 | 2007-08-30 | Oki Electric Ind Co Ltd | 窒化膜サイドウォール付きゲートの形成方法 |
-
1998
- 1998-01-23 JP JP2644398A patent/JPH11214514A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007221155A (ja) * | 2007-03-28 | 2007-08-30 | Oki Electric Ind Co Ltd | 窒化膜サイドウォール付きゲートの形成方法 |
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