JPH10283223A - 制御系回路 - Google Patents

Abstract

(57)【要約】 【課題】 任意の障害状態を設定でき、ソフトのＬＳＩ
障害時のデバッグを容易にし、ソフトの品質向上を図
る。 【解決手段】 ＣＰＵ１１によって予め、障害レジスタ
３２，３３にそれぞれ、障害レジスタ１４ａ，１５ａか
ら読取りたい任意の障害状態を設定しておき、擬正常試
験設定レジスタ３１の下位１ビットに“１”を書込ん
で、ＣＰＵ１１によってデバッグ用のソフトを走らせ
る。ソフトが障害レジスタ１４ａや１５ａをアクセスし
たときに、障害レジスタ３２や３３の値を読取って動作
する。このため、ソフトのＬＳＩ障害時のデバッグが容
易に実施可能となり、ハード的に障害を発生させる必要
も無く、設計資源の破壊も無い。さらに、あらゆる障害
の状態も実施可能となり、ソフトの品質向上に繋がる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、中央処理装置（以
下、「ＣＰＵ」という）等を含む通信装置等の制御系回
路、特にそのＣＰＵ等を動作させるためのソフトウェア
（以下、単に「ソフト」という）のデバッグ時における
擬正常試験機能を備えた制御系回路に関するものであ
る。

【０００２】

【従来の技術】図２は、従来の制御系回路の一例を示す
構成図である。この制御系回路は、ソフトであるプログ
ラムによって回路全体を制御するＣＰＵ１を備え、この
ＣＰＵ１にアドレスバス２及びデータバス３が接続され
ている。なお、図２では図示されていないが、ＣＰＵ１
には制御バスも接続されている。アドレスバス２及びデ
ータバス３には、ＣＰＵ１によって制御される１つ以上
の集積回路（以下、「ＬＳＩ」という）４，５が接続さ
れている。各ＬＳＩ４，５には、内部の障害発生要因Ｘ
１の障害情報を記憶すると共に外部の障害発生要因Ｘ２
の障害情報を記憶する複数ビットの障害レジスタ４ａ，
５ａがそれぞれ設けられている。このような制御系回路
において、ＣＰＵ１を動作させるためのソフトのデバッ
グ時にＬＳＩ４，５の障害を発生させる必要がある。ソ
フトは、ＬＳＩ４，５の障害レジスタ４ａ，５ａにＣＰ
Ｕ１がアクセスした際に、その値によって様々な動作を
するよう設計されているので、デバッグにおいてもその
確認が必要だからである。そのため、デバッグにおいて
は、ＬＳＩ４，５の障害レジスタ４ａ，５ａに影響を与
える状態をハード的に発生（即ち、回路的な故障部分を
形成）させて確認を行っている。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
制御系回路では、次の（ａ），（ｂ）のような課題があ
った。 （ａ） 障害レジスタ４ａ，５ａに影響を与える障害を
ハード的に発生させることが、回路の破壊等を含み、設
計資源の無駄である。さらに、そのための工数が多いこ
とも無駄である。 （ｂ） 障害レジスタ４ａ，５ａに記憶される障害発生
要因Ｘ１，Ｘ２の障害情報のうち、要因Ｘ２のように障
害の要因がＬＳＩ外部であれば、障害を発生させること
も可能である。しかし、中には要因Ｘ１のように、ＬＳ
Ｉ４，５だけで発生する障害もあり、この場合には該Ｌ
ＳＩ４，５の回路を破壊等して障害を発生させなければ
ならないが、このような障害を発生させるとデバッグが
できなくなるので、結局、要因Ｘ１のような障害を発生
させることも不可能になる。本発明は、前記従来技術が
持っていた課題を解決し、任意の障害状態を設定でき、
ソフトのＬＳＩ障害時のデバッグを容易にし、ソフトの
品質向上等を図ることを目的とする擬正常試験機能付き
制御系回路を提供するものである。

【０００４】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの請求項１及び２の発明では、擬正常
試験機能を有する制御系回路において、データバスに接
続された制御対象物を指定するために第１、第２または
第３のアドレスを出力し、該アドレスで指定した該制御
対象物に対してソフトのプログラム制御によりアクセス
を行う制御手段（例えば、ＣＰＵ等）と、障害発生要因
の障害情報を記憶する障害記憶手段（例えば、障害レジ
スタ等）を有し、該第１のアドレスにより指定されて前
記制御手段からアクセスされる１つまたは複数の被制御
手段（例えば、ＬＳＩ等）と、前記制御手段によって制
御される擬正常試験手段とを備えている。そして、前記
擬正常試験手段は、前記第２のアドレスにより指定さ
れ、前記制御手段によって通常動作モード及び試験動作
モードのうちのいずれか一方が設定される動作モード設
定手段（例えば、擬正常試験設定用のフラグまたはレジ
スタ等）と、前記第３のアドレスにより指定されて前記
制御手段からアクセスされ、前記障害記憶手段から読取
りたい障害情報の記憶と読出しを行う擬障害記憶手段
（例えば、障害レジスタ等）と、データバス切替え手段
とを有している。前記データバス切替え手段は、前記制
御手段から出力されるアドレスを検出し、該検出アドレ
スが前記第１のアドレスのときで、かつ前記動作モード
設定手段に前記通常動作モードが設定されているときに
は、前記擬障害記憶手段を前記データバスから切離すと
共にこのデータバスに前記被制御手段を接続してこの被
制御手段に対して前記制御手段のアクセスを行わせ、該
検出アドレスが前記第１のアドレスのときで、かつ前記
動作モード設定手段に前記試験動作モードが設定されて
いるときには、前記被制御手段を前記データバスから切
離すと共にこのデータバスに前記擬障害記憶手段を接続
してこの擬障害記憶手段に対して前記制御手段のアクセ
スを行わせるものである。

【０００５】請求項３の発明では、請求項１または２の
制御系回路において、前記データバス切替え手段は、前
記制御手段から出力されるアドレスを検出するアドレス
デコーダと、前記動作モード設定手段の設定モードと前
記アドレスデコーダの検出アドレスとの論理をとる論理
回路と、前記制御手段と前記被制御手段とを接続する前
記データバスに設けられ、前記論理回路の出力信号によ
って該データバスの接続／切離しを行う第１の双方向バ
スドライバと、前記制御手段と前記擬障害記憶手段とを
接続する前記データバスに設けられ、前記論理回路の反
転出力信号によって該データバスの切離し／接続を行う
第２の双方向バスドライバとを、有している。

【０００６】本発明によれば、以上のように制御系回路
を構成したので、通常時の動作を行うには、制御手段に
よって通常動作モードが動作モード設定手段に設定され
る。制御手段が被制御手段内の障害記憶手段に記憶され
た障害情報を読取るとき、第１のアドレスを出力する。
これにより、データバス切替え手段によって擬障害記憶
手段がデータバスから切離されると共に、このデータバ
スに被制御手段が接続される。制御手段が被制御手段を
アクセスすると、この被制御手段内の障害記憶手段に記
憶された障害情報がデータバスへ出力され、制御手段に
読取られる。試験時の動作では、試験プログラムを走ら
せる前に、まず、制御手段によって第３のアドレスの擬
障害記憶手段に、本来の障害記憶手段から読取りたい値
を書込むと共に、該制御手段によって試験動作モードを
動作モード設定手段に設定する。その後、試験プログラ
ムを走らせる。試験プログラムを走らせると、制御手段
は被制御手段内の障害記憶手段の障害情報を読出すため
に、第１のアドレスを出力する。これにより、データバ
ス切替え手段によって被制御手段がデータバスから切離
されると共にこのデータバスに擬障害記憶手段が接続さ
れる。そのため、被制御手段内の障害記憶手段に対する
読出しに代えて、これに対応する擬制御記憶手段の障害
情報が読出されて制御手段に取込まれる。

【０００７】

【発明の実施の形態】図１は、本発明の実施形態を示す
擬正常試験機能付き制御系回路の構成図である。この擬
正常試験機能付き制御系回路は、従来の図２とほぼ同様
に、回路全体をプログラム制御する制御手段（例えば、
ＣＰＵ）１１と、該ＣＰＵ１１に接続されたアドレスバ
ス１２及びデータバス１３と、該アドレスバス１２及び
データバス１３に接続されＣＰＵ１１からアクセスされ
る１つまたは複数の被制御手段（例えば、２つのＬＳ
Ｉ）１４，１５とを備えている。なお、ＣＰＵ１１には
アドレスバス１２及びデータバス１３の他に、制御バス
が接続されているが、これは図面から省略されている。
各ＬＳＩ１４，１５は、障害発生要因の障害情報を記憶
する障害記憶手段（例えば、１６ビット等の障害レジス
タ）１４ａ，１５ａをそれぞれ有している。障害レジス
タ１４ａは第１のアドレス（例えば、アドレスＢ）を有
し、さらに障害レジスタ１５ａは第１のアドレス（例え
ば、アドレスＣ）を有している。

【０００８】本実施形態の制御系回路が従来の図２の制
御系回路と異なる点は、新たに擬正常試験手段（例え
ば、擬正常試験回路）を追加したことである。擬正常試
験回路は、アドレスデコーダ２１等を有するデータバス
切替え手段と、セレクタ回路３０とで構成されている。
データバス切替え手段は、アドレスデコーダ２１と、２
入力ＯＲゲート２２，２３，２４、２入力ＡＮＤゲート
２５、４入力ＯＲゲート２６及びインバータ２７からな
る論理回路と、第１の双方向バスドライバ２８と、第２
の双方向バスドライバ２９とを備えている。アドレスデ
コーダ２１は、アドレスバス１２に接続され、ＣＰＵ１
１から出力されるアドレスバス１２上のアドレスを監視
し、該アドレスバス１２上のアドレスＡ〜Ｅのときにこ
れに対応した信号Ａ〜Ｅを出力する回路であり、これら
の信号はアクティブ“Ｈ”とする。信号Ｂと信号Ｄは２
入力ＯＲゲート２２の入力端子に接続され、信号Ｃと信
号Ｅは２入力ＯＲゲート２３の入力端子に接続され、信
号Ｂと信号Ｃは２入力ＯＲゲート２４の入力端子に接続
されている。ＯＲゲート２４の出力端子は２入力ＡＮＤ
ゲート２５の一方の入力端子に接続され、このＡＮＤゲ
ート２５の出力端子と信号Ａ，Ｄ，Ｅとが４入力ＯＲゲ
ート２６の入力端子に接続されている。

【０００９】ＯＲゲート２６の出力端子は、信号反転用
のインバータ２７の入力端子に接続されると共に、双方
向バスドライバ２８のアウトプットイネーブル端子ＯＥ
に接続されている。インバータ２７の出力端子は、双方
向バスドライバ２９のアウトプットイネーブル端子ＯＥ
に接続されている。双方向バスドライバ２８は、ＣＰＵ
１１とＬＳＩ１４，１５との間のデータバス１３上に設
置され、このデータバス１３の接続／切離しを行う回路
である。双方向バスドライバ２９は、データバス１３に
接続されたセレクタ回路３０とＣＰＵ１１との間の該デ
ータバス１３上に設置され、該データバス１３の切離し
／接続を行う回路である。各双方向バスドライバ２８，
２９の出力端子は、アウトプットイネーブル端子ＯＥが
“Ｌ”で出力し、“Ｈ”でハイインピーダンス状態とな
る。セレクタ回路３０は、ＣＰＵ１１によって通常動作
モード（例えば、“０”）及び試験動作モード（例え
ば、“１”）のうちのいずれか一方が例えば下位１ビッ
トに設定される第２のアドレス（例えば、アドレスＡ）
の動作モード設定手段（例えば、複数ビットの擬正常試
験設定レジスタ）３１と、障害レジスタ１４ａ，１５ａ
に対応してＣＰＵ１１によって任意の障害情報の記憶が
行える第３のアドレス（例えば、Ｄ，Ｅ）の擬障害記憶
手段（例えば、複数ビットの障害レジスタ）３２，３３
とを有し、これらのレジスタ３１，３２，３３を双方向
バスドライバ２９を介してデータバス１３と接続する回
路である。

【００１０】レジスタ３１〜３３は、ライト／リード可
能であり、これらに付されたアドレスＡ，Ｄ，Ｅは、擬
正常試験機能のために追加した有効アドレスである。各
レジスタ３１〜３３には、例えばアクティブ“Ｈ”とな
るセレクト端子ＳＬが設けられている。レジスタ３１の
セレクト端子ＳＬは、アドレスデコーダ２１の信号Ａに
接続され、このレジスタ３１の斜線で示した下位１ビッ
トの状態が、セレクタ回路３０から出力され、２入力Ａ
ＮＤゲート２５の他方の入力端子に接続されている。レ
ジスタ３２のセレクト端子ＳＬは、２入力ＯＲゲート２
２の出力端子に接続され、さらにレジスタ３３のセレク
ト端子ＳＬが２入力ＯＲゲート２３の出力端子に接続さ
れている。

【００１１】以上のように構成される擬正常試験機能付
き制御系回路の（１）通常時の動作と、（２）試験時の
動作とについて、以下説明する。 （１） 通常時の動作 通常動作時には、ＣＰＵ１１によってアドレスＡの擬正
常試験設定レジスタ３１の下位１ビットに“０”が設定
されている。通常、ＣＰＵ１１がＬＳＩ１４の障害レジ
スタ１４ａに記憶された障害情報を読取るとき、該ＣＰ
Ｕ１１からアドレスバス１２へアドレスＢが出力され
る。アドレスＢが出力されると、ＬＳＩ１４は障害レジ
スタ１４ａの内容をデータバス１３へ出力する。このと
き、アドレスデコーダ２１はアドレスバス１２上のアド
レスＢを検出し、これに対応する信号Ｂを出力する。信
号Ｂが出力されると、ＯＲゲート２２を通してセレクタ
回路３０内の障害レジスタ３２のセレクト端子ＳＬがア
クティブになり、該障害レジスタ３２がデータバス１３
と接続される。しかし、双方向バスドライバ２９は、Ｏ
Ｒゲート２６及びインバータ２７を通してアウトプット
イネーブル端子ＯＥが“Ｈ”となってデセーブルになり
（即ち、セレクタ回路３０とＣＰＵ１１との間のデータ
バス１３が切離され）、該ＣＰＵ１１とＬＳＩ１４との
間のデータバス１３による接続を邪魔しない。通常時の
ＬＳＩ１５の障害レジスタ１５ａに記憶された障害情報
を読取るときも、上記と同様に、セレクタ回路３０の障
害レジスタ３３の出力信号が双方向バスドライバ２９に
よって遮られ、該ＬＳＩ１５とＣＰＵ１１とを接続する
データバス１３に影響を与えない。

【００１２】（２） 試験時の動作 ＬＳＩ１４の障害レジスタ１４ａとＬＳＩ１５の障害レ
ジスタ１５ａの内容を任意の障害状態としてＣＰＵ１１
に読込ませる場合、まず、以下の〜の処理を行う。 ＣＰＵ１１によって試験プログラムを走らせる前
に、該ＣＰＵ１１により、アドレスＤの障害レジスタ３
２に本来の障害レジスタ１４ａから読取りたい値を書込
む。 ＣＰＵ１１により、アドレスＥの障害レジスタ３３
に本来の障害レジスタ１５ａから読取りたい値を書込
む。 ＣＰＵ１１により、アドレスＡの擬正常試験設定レ
ジスタ３１に対して試験状態とするために下位１ビット
に“１”を書込む。 試験プログラムを走らせる。

【００１３】ＣＰＵ１１によって試験プログラムを走ら
せて、ＬＳＩ１４の障害レジスタ１４ａの読出しをかけ
ると、該ＣＰＵ１１からアドレスバス１２へアドレスＢ
が出力される。これがアドレスデコーダ２１で検出さ
れ、該アドレスデコーダ２１から信号Ｂが出力される。
この信号Ｂにより、ＯＲゲート２２を通してセレクタ回
路３０の障害レジスタ３２がデータバス１３に接続され
る。擬正常試験設定レジスタ３１の下位１ビットは
“Ｈ”であるため、ＡＮＤゲート２５が開き、信号Ｂの
“Ｈ”がＯＲゲート２４、ＡＮＤゲート２５及びＯＲゲ
ート２６を通過し、双方向バスドライバ２８のアウトプ
ットイネーブル端子ＯＥへ送られるので、該バスドライ
バ２８がデセーブル状態になる。このため、ＬＳＩ１
４，１５とＣＰＵ１１とを接続するデータバス１３が遮
断され、ＬＳＩ１４の障害レジスタ１４ａの出力データ
が、ＣＰＵ１１へ伝わらない。一方、双方向バスドライ
バ２９はイネーブルとなり、セレクタ回路３０の障害レ
ジスタ３２に設定されている任意の値が、該バスドライ
バ２９を通してＣＰＵ１１に取込まれることとなる。試
験プログラムによってＬＳＩ１５の障害レジスタ１５ａ
の読出しをかけた場合も、上記と同様にして、セレクタ
回路３０の障害レジスタ３３の値がＣＰＵ１１に取込ま
れる。

【００１４】以上のように、本実施形態では、次のよう
な効果がある。本実施形態では、予め、障害レジスタ３
２，３３にそれぞれ、障害レジスタ１４ａ，１５ａから
読取りたい任意の障害状態を設定しておき、ＣＰＵ１１
によって擬正常試験設定レジスタ３１の下位１ビットに
“１”を書込んで、ソフトを走らせることにより、この
ソフトが障害レジスタ１４ａや１５ａをアクセスしたと
きに、障害レジスタ３２や３３の値を読取って動作す
る。このため、ソフトのＬＳＩ障害時のデバッグが容易
に実施可能となる。さらに、従来のようにハード的に障
害を発生させる必要も無く、設計資源の破壊も無い。そ
の上、あらゆる障害の設定も実施可能となり、ソフトの
品質向上に繋がる。

【００１５】なお、本発明は上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｄ）のようなものがある。 （ａ） ＣＰＵ１１は、プログラム制御によって各回路
にアクセスを行う他の構成の制御手段に置代えてもよ
い。ＬＳＩ１４，１５は２個設けたが、これらの数は１
個または３個以上でもよい。このＬＳＩの数に応じて、
セレクタ回路３０内に設けられる障害レジスタ３２，３
３の数を変えればよい。また、各ＬＳＩ１４，１５は、
ＣＰＵ１１によって制御される他の構成の被制御手段に
置代えてもよい。 （ｂ） 擬正常試験設定レジスタ３１は、この下位１ビ
ットにモードを設定するようにしているので、これに代
えてフリップフロップからなるフラグ等の他の動作モー
ド設定手段に置換えてもよい。 （ｃ） レジスタ１４ａ，１５ａ，３２，３３は、障害
情報を記憶できるメモリ等といった他の記憶手段に置換
えてもよい。 （ｄ） アドレスデコーダ２１、ゲート２２〜２６、イ
ンバータ２７、及び双方向バスドライバ２８，２９で構
成されるデータバス切替え手段は、これらと同様の機能
を有するものであれば、他の回路で構成してもよい。

【００１６】

【発明の効果】以上詳細に説明したように、本発明の請
求項１、２及び３の発明によれば、動作モード設定手段
に設定される動作モードにより、被制御手段内の障害記
憶手段へのアクセスが、データバス切替え手段によって
切替えられて擬障害記憶手段に切替わり、任意の障害状
態を制御手段へ見せることができるようにしている。こ
のため、ソフトの被制御手段障害時のデバッグが容易に
実施可能となる。さらに、従来のように被制御手段に対
してハード的に障害を発生させる必要も無く、設計資源
の破壊も無い。しかも、任意の障害状態を擬障害記憶手
段に設定することにより、あらゆる障害の状態も実施可
能となり、ソフトの品質を向上できる。

【図面の簡単な説明】

【図１】本発明の実施形態を示す擬正常試験機能付き制
御系回路の構成図である。

【図２】従来の制御系回路の構成図である。

【符号の説明】

１１ ＣＰＵ １２ アドレスバス １３ データバス １４，１５ ＬＳＩ １４ａ，１５ａ，３２，３３ 障害レジスタ ２１ アドレスデコーダ ２２〜２６ ゲート ２８，２９ 双方向バスドライバ ３０ セレクタ回路 ３１ 擬正常試験設定レジ
スタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データバスに接続された制御対象物を指
   定するために第１、第２または第３のアドレスを出力
   し、該アドレスで指定した該制御対象物に対してプログ
   ラム制御によりアクセスを行う制御手段と、 障害発生要因の障害情報を記憶する障害記憶手段を有
   し、前記第１のアドレスにより指定されて前記制御手段
   からアクセスされる１つまたは複数の被制御手段と、 前記制御手段によって制御される擬正常試験手段とを備
   え、 前記擬正常試験手段は、 前記第２のアドレスにより指定され、前記制御手段によ
   って通常動作モード及び試験動作モードのうちのいずれ
   か一方が設定される動作モード設定手段と、 前記第３のアドレスにより指定されて前記制御手段から
   アクセスされ、前記障害記憶手段から読取りたい障害情
   報の記憶と読出しを行う擬障害記憶手段と、 前記制御手段から出力されるアドレスを検出し、該検出
   アドレスが前記第１のアドレスのときで、かつ前記動作
   モード設定手段に前記通常動作モードが設定されている
   ときには、前記擬障害記憶手段を前記データバスから切
   離すと共にこのデータバスに前記被制御手段を接続して
   この被制御手段に対して前記制御手段のアクセスを行わ
   せ、該検出アドレスが前記第１のアドレスのときで、か
   つ前記動作モード設定手段に前記試験動作モードが設定
   されているときには、前記被制御手段を前記データバス
   から切離すと共にこのデータバスに前記擬障害記憶手段
   を接続してこの擬障害記憶手段に対して前記制御手段の
   アクセスを行わせるデータバス切替え手段とを、有する
   ことを特徴とする制御系回路。
2. 【請求項２】 前記制御手段は、中央処理装置で構成
   し、前記被制御手段は集積回路で構成し、前記障害記憶
   手段及び前記擬障害記憶手段はそれぞれレジスタで構成
   し、前記動作モード設定手段はフラグまたはレジスタで
   構成したことを特徴とする請求項１記載の制御系回路。
3. 【請求項３】 前記データバス切替え手段は、 前記制御手段から出力されるアドレスを検出するアドレ
   スデコーダと、 前記動作モード設定手段の設定モードと前記アドレスデ
   コーダの検出アドレスとの論理をとる論理回路と、 前記制御手段と前記被制御手段とを接続する前記データ
   バスに設けられ、前記論理回路の出力信号によって該デ
   ータバスの接続／切離しを行う第１の双方向バスドライ
   バと、 前記制御手段と前記擬障害記憶手段とを接続する前記デ
   ータバスに設けられ、前記論理回路の反転出力信号によ
   って該データバスの切離し／接続を行う第２の双方向バ
   スドライバとを、 有することを特徴とする請求項１または２記載の制御系
   回路。