JPH10163110A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10163110A JPH10163110A JP31644396A JP31644396A JPH10163110A JP H10163110 A JPH10163110 A JP H10163110A JP 31644396 A JP31644396 A JP 31644396A JP 31644396 A JP31644396 A JP 31644396A JP H10163110 A JPH10163110 A JP H10163110A
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- Japan
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- layer
- ohmic contact
- electron supply
- semiconductor
- gate electrode
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- Recrystallisation Techniques (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 化合物半導体を使用して形成したＨＥＭＴ素
子の閾値電圧のバラツキが発生するという問題があっ
た。 【解決手段】 半導体基板上に、バッファ層、電子供給
層、１×１０17原子個ｃｍ-3以下の半導体不純物を含有
する活性層とセパレーション層、及びオーミックコンタ
クト層を順次積層して形成し、このオーミックコンタク
ト層上に形成されたソース・ドレイン電極と前記セパレ
ーション層上に形成されたゲート電極を有するディプレ
ッション型素子と前記オーミックコンタクト層上に形成
されたソース・ドレイン電極と前記活性層上に形成され
たゲート電極を有するエンハンスメント型素子を設け
た。
子の閾値電圧のバラツキが発生するという問題があっ
た。 【解決手段】 半導体基板上に、バッファ層、電子供給
層、１×１０17原子個ｃｍ-3以下の半導体不純物を含有
する活性層とセパレーション層、及びオーミックコンタ
クト層を順次積層して形成し、このオーミックコンタク
ト層上に形成されたソース・ドレイン電極と前記セパレ
ーション層上に形成されたゲート電極を有するディプレ
ッション型素子と前記オーミックコンタクト層上に形成
されたソース・ドレイン電極と前記活性層上に形成され
たゲート電極を有するエンハンスメント型素子を設け
た。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にシリコン基板上に形成した化合物半導体層を用いて
ディプレッション型素子とエンハンスメント型素子を形
成した半導体装置に関する。
特にシリコン基板上に形成した化合物半導体層を用いて
ディプレッション型素子とエンハンスメント型素子を形
成した半導体装置に関する。
【０００２】
【従来の技術】シリコンはガリウム砒素に比べて電子移
動度が小さいという欠点はあるものの、ウェハの重量が
軽い、熱伝導率が大きい、価格が安い、機械的強度が大
きい、及び大口径化が容易である等の点で優れている。
このため、シリコン基板上に素子を形成するための層と
して、ガリウム砒素に代表される化合物半導体層を形成
したいわゆるＧａＡｓオンＳｉ技術が注目されている。
動度が小さいという欠点はあるものの、ウェハの重量が
軽い、熱伝導率が大きい、価格が安い、機械的強度が大
きい、及び大口径化が容易である等の点で優れている。
このため、シリコン基板上に素子を形成するための層と
して、ガリウム砒素に代表される化合物半導体層を形成
したいわゆるＧａＡｓオンＳｉ技術が注目されている。
【０００３】ＧａＡｓオンＳｉ技術の応用分野として、
ＨＥＭＴ（高電子移動度トランジスタ）大規模集積回路
がある。このＨＥＭＴ大規模集積回路の基本的な論理回
路は、ＤＣＦＬ（Direct Coupled FET Logic）であり、
闘値電圧が正のトランジスタであるエンハンスメント型
素子（Ｅ型ＨＥＭＴ）と閾値電圧が負のトランジスタで
あるディプレッション型素子（Ｄ型ＨＥＭＴ）から成
り、異なる２種類の閾値電圧を持つトランジスタを半導
体層内で作り込む必要がある。
ＨＥＭＴ（高電子移動度トランジスタ）大規模集積回路
がある。このＨＥＭＴ大規模集積回路の基本的な論理回
路は、ＤＣＦＬ（Direct Coupled FET Logic）であり、
闘値電圧が正のトランジスタであるエンハンスメント型
素子（Ｅ型ＨＥＭＴ）と閾値電圧が負のトランジスタで
あるディプレッション型素子（Ｄ型ＨＥＭＴ）から成
り、異なる２種類の閾値電圧を持つトランジスタを半導
体層内で作り込む必要がある。
【０００４】このような従来のＨＥＭＴ型半導体装置を
図３に基づいて説明する。図３中、２１はＳｉなどから
成る半導体基板、２２はＧａＡｓなどから成る第一のバ
ッファ層、２３はＡｌＧａＡｓなどから成る第二のバッ
ファ層、２４はＧａＡｓなどから成る活性層、２５はＡ
ｌＧａＡｓなどから成る電子供給層、２６〜２８はキャ
ップ層であり、２６はｎ−ＧａＡｓ層、２７はｎ−Ａｌ
ＧａＡｓ層、２８はｎ−ＧａＡｓ層、２９〜３２はソー
ス・ドレイン電極、３３、３４はゲート電極である。
図３に基づいて説明する。図３中、２１はＳｉなどから
成る半導体基板、２２はＧａＡｓなどから成る第一のバ
ッファ層、２３はＡｌＧａＡｓなどから成る第二のバッ
ファ層、２４はＧａＡｓなどから成る活性層、２５はＡ
ｌＧａＡｓなどから成る電子供給層、２６〜２８はキャ
ップ層であり、２６はｎ−ＧａＡｓ層、２７はｎ−Ａｌ
ＧａＡｓ層、２８はｎ−ＧａＡｓ層、２９〜３２はソー
ス・ドレイン電極、３３、３４はゲート電極である。
【０００５】バッファ層２２、２３、及び活性層２４は
アンドープ層であり、電子供給層２５はシリコンなどの
半導体不純物を１×１０18原子個ｃｍ-3程度含有する層
である。また、キャップ層２６〜２８のうち、中間のｎ
−ＡｌＧａＡｓ層２７は、閾値電圧制御のための選択ド
ライエッチングのストッパ層として機能するものであ
る。また、最上層のｎ−ＧａＡｓ層２８は、ソース・ド
レイン電極を形成するためのオーミックコンタクト層と
して機能するものである。Ｄ型ＨＥＭＴのゲート電極３
３をキャップ層の中間層２７上に、Ｅ型ＨＥＭＴのゲー
ト電極３４を電子供給層２５上に形成する。これらのゲ
ート電極３３、３４は、キャップ層の中間層２７及び電
子供給層２５とショットキー接合する。
アンドープ層であり、電子供給層２５はシリコンなどの
半導体不純物を１×１０18原子個ｃｍ-3程度含有する層
である。また、キャップ層２６〜２８のうち、中間のｎ
−ＡｌＧａＡｓ層２７は、閾値電圧制御のための選択ド
ライエッチングのストッパ層として機能するものであ
る。また、最上層のｎ−ＧａＡｓ層２８は、ソース・ド
レイン電極を形成するためのオーミックコンタクト層と
して機能するものである。Ｄ型ＨＥＭＴのゲート電極３
３をキャップ層の中間層２７上に、Ｅ型ＨＥＭＴのゲー
ト電極３４を電子供給層２５上に形成する。これらのゲ
ート電極３３、３４は、キャップ層の中間層２７及び電
子供給層２５とショットキー接合する。
【０００６】上述のＤ型ＨＥＭＴとＥ型ＨＥＭＴの回路
構成を図４に示す。この回路の基本は、入力と出力の電
圧を逆にさせるインバータ回路であり、いかに消費電力
が小さく、スイッチング速度の早いインバータ回路を設
計するかが課題である。このインバータ回路では、負荷
用ＦＥＴをＤ型にしたことにより、入力ＯＦＦ状態Ｌで
も、出力の状態Ｈは電源電圧まで上がり、ターンオン時
間も早くなる。この理由は、Ｄ Ｎ−ＭＯＳのソースＳ
とゲートＧとは結ばれており、ＶDSが小さい所でも電流
が流れるためである。またターンオン時間は、定電流で
負荷の容量に充電を行うことができるからである。
構成を図４に示す。この回路の基本は、入力と出力の電
圧を逆にさせるインバータ回路であり、いかに消費電力
が小さく、スイッチング速度の早いインバータ回路を設
計するかが課題である。このインバータ回路では、負荷
用ＦＥＴをＤ型にしたことにより、入力ＯＦＦ状態Ｌで
も、出力の状態Ｈは電源電圧まで上がり、ターンオン時
間も早くなる。この理由は、Ｄ Ｎ−ＭＯＳのソースＳ
とゲートＧとは結ばれており、ＶDSが小さい所でも電流
が流れるためである。またターンオン時間は、定電流で
負荷の容量に充電を行うことができるからである。
【０００７】図３に示すゲート電極３３、３４は、キャ
ップ層２６〜２８の全部又は一部をエッチング除去して
形成されるが、キャップ層２６〜２８の全部又は一部を
エッチングする場合、２〜３ｎｍ程度のオーバーエッチ
ングが発生し、電子供給層２５の膜厚にバラツキが発生
する。
ップ層２６〜２８の全部又は一部をエッチング除去して
形成されるが、キャップ層２６〜２８の全部又は一部を
エッチングする場合、２〜３ｎｍ程度のオーバーエッチ
ングが発生し、電子供給層２５の膜厚にバラツキが発生
する。
【０００８】
【発明が解決しようとする課題】電子供給層２５の膜厚
のバラツキは、トランジスタの閾値電圧Ｖthのバラツキ
を誘発する。すなわち、例えばＥ型ＨＥＭＴを例にとっ
て説明すると、Ｅ型ＨＥＭＴの閾値電圧ＶE thは、 ＶE th＝ ΨM −△Ｅc ／ｅ−ｅＮ'Dｘ2 ／２ε ・・・（１） と表せる。ここで、ΨM はゲート電極３４と電子供給層
２５間のショットキー電位の高さ、△Ｅｃは電子供給層
２５と活性層２４との伝導帯のバンド端の不連続の高
さ、ｅは電気素量、εは電子供給層２５の誘電率、ＮD
は実効キャリア密度、ｘは電子供給層２５の膜厚であ
る。通常、電子供給層２５の膜厚ｘ＝６００ÅとしてＨ
ＥＭＴを作製すると、閾値電圧ＶE th＝０．１８Ｖ（＞
０）のＥ型ＨＥＭＴが得られるが、電子供給層２５の膜
厚ｘにバラツキがあると、閾値電圧ＶE thが変化する。
電子供給層２５のオーバーエッチングの影響を調べるた
めに、閾値電圧ＶE thの膜厚センシティビイティを
（１）式から求めると、 ｄＶE th／ｄｘ＝一｛２ｅＮD ／ε（ΨM −△Ｅｃ／ｅ−ＶE th）｝1/2 ・・・（２） となる。この式により、ＶE th＝０．１８Ｖの近傍で、
電子供給層２５の膜厚ｘが２〜３ｎｍ増加すると閾値電
圧ＶE thは６８〜１０２ｍＶ減少することになる。ＨＥ
ＭＴ集積回路では、個々のＨＥＭＴの閾値電圧Ｖthの変
動を２０ｍＶ以内におさえる必要があるが、電子供給層
２５の膜厚ｘのバラツキが閾値電圧Ｖthのバラツキの最
大の原因になっている。（２）式は実効キャリア密度Ｎ
D を小さくすればよいことを示唆しているが、（１）式
で定まる閾値電圧ＶE thが一定のため、このとき電子供
給層２５の膜厚ｘを大きくする必要がある。電子供給層
２５の膜厚ｘを大きくするとドレイン電流が小さくなる
ため、従来の素子構造をとる限り、相互コンダクタンス
（ｇm ）等のＦＥＴとしての基本的な特性が悪化すると
いう新たな問題が生じることになる。
のバラツキは、トランジスタの閾値電圧Ｖthのバラツキ
を誘発する。すなわち、例えばＥ型ＨＥＭＴを例にとっ
て説明すると、Ｅ型ＨＥＭＴの閾値電圧ＶE thは、 ＶE th＝ ΨM −△Ｅc ／ｅ−ｅＮ'Dｘ2 ／２ε ・・・（１） と表せる。ここで、ΨM はゲート電極３４と電子供給層
２５間のショットキー電位の高さ、△Ｅｃは電子供給層
２５と活性層２４との伝導帯のバンド端の不連続の高
さ、ｅは電気素量、εは電子供給層２５の誘電率、ＮD
は実効キャリア密度、ｘは電子供給層２５の膜厚であ
る。通常、電子供給層２５の膜厚ｘ＝６００ÅとしてＨ
ＥＭＴを作製すると、閾値電圧ＶE th＝０．１８Ｖ（＞
０）のＥ型ＨＥＭＴが得られるが、電子供給層２５の膜
厚ｘにバラツキがあると、閾値電圧ＶE thが変化する。
電子供給層２５のオーバーエッチングの影響を調べるた
めに、閾値電圧ＶE thの膜厚センシティビイティを
（１）式から求めると、 ｄＶE th／ｄｘ＝一｛２ｅＮD ／ε（ΨM −△Ｅｃ／ｅ−ＶE th）｝1/2 ・・・（２） となる。この式により、ＶE th＝０．１８Ｖの近傍で、
電子供給層２５の膜厚ｘが２〜３ｎｍ増加すると閾値電
圧ＶE thは６８〜１０２ｍＶ減少することになる。ＨＥ
ＭＴ集積回路では、個々のＨＥＭＴの閾値電圧Ｖthの変
動を２０ｍＶ以内におさえる必要があるが、電子供給層
２５の膜厚ｘのバラツキが閾値電圧Ｖthのバラツキの最
大の原因になっている。（２）式は実効キャリア密度Ｎ
D を小さくすればよいことを示唆しているが、（１）式
で定まる閾値電圧ＶE thが一定のため、このとき電子供
給層２５の膜厚ｘを大きくする必要がある。電子供給層
２５の膜厚ｘを大きくするとドレイン電流が小さくなる
ため、従来の素子構造をとる限り、相互コンダクタンス
（ｇm ）等のＦＥＴとしての基本的な特性が悪化すると
いう新たな問題が生じることになる。
【０００９】一方、ＦＥＴとしての基本的な特性を向上
させるために電子供給層２５を薄くすると、電子供給層
２５のドーピング密度を大きくする必要があるため、ゲ
ー卜電極３４のショットキー特性が劣化し、ゲートリー
ク電流が生じ、回路を形成した場合の論理振幅が小さく
なるため、回路設計マージンが小さくなるという問題を
生じる。
させるために電子供給層２５を薄くすると、電子供給層
２５のドーピング密度を大きくする必要があるため、ゲ
ー卜電極３４のショットキー特性が劣化し、ゲートリー
ク電流が生じ、回路を形成した場合の論理振幅が小さく
なるため、回路設計マージンが小さくなるという問題を
生じる。
【００１０】本発明はこのような従来装置の問題点に鑑
みて発明されたものであり、化合物半導体を使用して形
成したＨＥＭＴ素子の閾値電圧のバラツキを解消した半
導体装置を提供することを目的とする。
みて発明されたものであり、化合物半導体を使用して形
成したＨＥＭＴ素子の閾値電圧のバラツキを解消した半
導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置では、半導体基板上に、バ
ッファ層、電子供給層、１×１０17原子個ｃｍ-3以下の
半導体不純物を含有する活性層とセパレーション層、及
びオーミックコンタクト層を順次積層して形成し、この
オーミックコンタクト層上に形成されたソース・ドレイ
ン電極と前記セパレーション層上に形成されたゲート電
極を有するディプレッション型素子と前記オーミックコ
ンタクト層上に形成されたソース・ドレイン電極と前記
活性層上に形成されたゲート電極を有するエンハンスメ
ント型素子を設けた。
に、本発明に係る半導体装置では、半導体基板上に、バ
ッファ層、電子供給層、１×１０17原子個ｃｍ-3以下の
半導体不純物を含有する活性層とセパレーション層、及
びオーミックコンタクト層を順次積層して形成し、この
オーミックコンタクト層上に形成されたソース・ドレイ
ン電極と前記セパレーション層上に形成されたゲート電
極を有するディプレッション型素子と前記オーミックコ
ンタクト層上に形成されたソース・ドレイン電極と前記
活性層上に形成されたゲート電極を有するエンハンスメ
ント型素子を設けた。
【００１２】
【発明の実施の形態】以下、本発明を添付図面に基づき
詳細に説明する。図１は、本発明に係る半導体装置の一
実施形態を示す図であり、１は高抵抗半導体基板、２は
バッファ層、３は電子供給層、４は活性層、５はセパレ
ーション層、６はオーミックコンタクト層、７〜１０は
ソース・ドレイン電極、１１、１２はゲート電極であ
る。
詳細に説明する。図１は、本発明に係る半導体装置の一
実施形態を示す図であり、１は高抵抗半導体基板、２は
バッファ層、３は電子供給層、４は活性層、５はセパレ
ーション層、６はオーミックコンタクト層、７〜１０は
ソース・ドレイン電極、１１、１２はゲート電極であ
る。
【００１３】高抵抗半導体基板１は抵抗率１０3 〜１０
4 Ωｃｍのシリコンなどから成る。この半導体基板１と
してシリコンを用いた場合、上述のようにガリウム砒素
基板を用いた場合に比較して、ウェハの重量が軽い、熱
伝導率が大きい、価格が安い、機械的強度が大きい、及
び大口径化が容易である等の点で優れている。
4 Ωｃｍのシリコンなどから成る。この半導体基板１と
してシリコンを用いた場合、上述のようにガリウム砒素
基板を用いた場合に比較して、ウェハの重量が軽い、熱
伝導率が大きい、価格が安い、機械的強度が大きい、及
び大口径化が容易である等の点で優れている。
【００１４】バッファ層２はＧａＡｓなどから成り、シ
リコン基板１とこのシリコン基板１上に形成される化合
物半導体層の格子定数の不一致に基づくミスフィット転
位を側方に逃すために設ける。このバッファ層２は厚み
０．１〜２μｍ程度に形成される。
リコン基板１とこのシリコン基板１上に形成される化合
物半導体層の格子定数の不一致に基づくミスフィット転
位を側方に逃すために設ける。このバッファ層２は厚み
０．１〜２μｍ程度に形成される。
【００１５】電子供給層３はｎ−ＡｌＧａＡｓなどから
成り、シリコンなどのｎ型半導体不純物を１×１０18原
子個ｃｍ-3程度含有する。この電子供給層３におけるＡ
ｌＧａＡｓのＡｌＡｓのモル比は０．３程度に設定され
る。また、この電子供給層３は、厚み２００〜８００Å
程度に形成される。
成り、シリコンなどのｎ型半導体不純物を１×１０18原
子個ｃｍ-3程度含有する。この電子供給層３におけるＡ
ｌＧａＡｓのＡｌＡｓのモル比は０．３程度に設定され
る。また、この電子供給層３は、厚み２００〜８００Å
程度に形成される。
【００１６】活性層４はＧａＡｓなどから成り、シリコ
ンなどの半導体不純物を１×１０15〜１×１０16原子個
ｃｍ-3程度含有してｎ型を呈するが、この半導体用不純
物は意図的に含有させたものではなく、製造工程におい
て電子供給層３やシリコン基板１からオートドープされ
たものである。この活性層４は、厚み８０００Å程度に
形成される。この活性層４と、電子供給層３の接合界面
のＧａＡｓ層４側に二次元電子ガス層が形成される。
ンなどの半導体不純物を１×１０15〜１×１０16原子個
ｃｍ-3程度含有してｎ型を呈するが、この半導体用不純
物は意図的に含有させたものではなく、製造工程におい
て電子供給層３やシリコン基板１からオートドープされ
たものである。この活性層４は、厚み８０００Å程度に
形成される。この活性層４と、電子供給層３の接合界面
のＧａＡｓ層４側に二次元電子ガス層が形成される。
【００１７】セパレーション層５はＡｌＧａＡｓなどか
ら成り、シリコンなどの半導体不純物を１×１０15〜１
×１０16原子個ｃｍ-3程度含有してｎ型を呈するが、こ
の半導体用不純物も意図的に含有させたものではなく、
製造工程において電供給層３やシリコン基板１からオー
トドープされたものである。このセパレーション層５は
１０００Å程度の厚みに形成される。
ら成り、シリコンなどの半導体不純物を１×１０15〜１
×１０16原子個ｃｍ-3程度含有してｎ型を呈するが、こ
の半導体用不純物も意図的に含有させたものではなく、
製造工程において電供給層３やシリコン基板１からオー
トドープされたものである。このセパレーション層５は
１０００Å程度の厚みに形成される。
【００１８】オーミックコンタクト層６はｎ−ＧａＡｓ
などから成り、シリコンなどの半導体用不純物を１×１
０18〜１×１０19原子個ｃｍ-3程度含有する。このオー
ミクコンタクト層６は厚み１０００Å程度に形成され
る。
などから成り、シリコンなどの半導体用不純物を１×１
０18〜１×１０19原子個ｃｍ-3程度含有する。このオー
ミクコンタクト層６は厚み１０００Å程度に形成され
る。
【００１９】オーミックコンタクト層６の所定部分には
ソース・ドレイン電極７、８、９、１０が形成される。
このソース・ドレイン電極はＡｕＧｅ／Ｎｉ／Ａｕなど
から成り、それぞれ９００Å、１５０Å、２０００Å程
度に形成される。
ソース・ドレイン電極７、８、９、１０が形成される。
このソース・ドレイン電極はＡｕＧｅ／Ｎｉ／Ａｕなど
から成り、それぞれ９００Å、１５０Å、２０００Å程
度に形成される。
【００２０】また、オーミックコンタクト層６の所定部
分を除去して、セパレーション層５を露出させ、このセ
パレーション層５の露出部分にゲート電極１１が形成さ
れる。さらに、オーミックコンタクト層６とセパレーシ
ョン層５の所定部分を除去して活性層４を露出させ、こ
の活性層４の露出部分にゲート電極１２が形成される。
このゲート電極１１、１２は、Ｔｉ／Ｐｔ／Ａｕなどか
ら成り、それぞれ１０００Å、５００Å、２０００Å程
度に形成される。これらの各電極のうち、ソース・ドレ
イン電極７、８とゲート電極１１を含んでＤ型ＨＥＭＴ
が構成され、ソース・ドレイン電極９、１０とゲート電
極１２を含んでＥ型ＨＥＭＴが構成される。
分を除去して、セパレーション層５を露出させ、このセ
パレーション層５の露出部分にゲート電極１１が形成さ
れる。さらに、オーミックコンタクト層６とセパレーシ
ョン層５の所定部分を除去して活性層４を露出させ、こ
の活性層４の露出部分にゲート電極１２が形成される。
このゲート電極１１、１２は、Ｔｉ／Ｐｔ／Ａｕなどか
ら成り、それぞれ１０００Å、５００Å、２０００Å程
度に形成される。これらの各電極のうち、ソース・ドレ
イン電極７、８とゲート電極１１を含んでＤ型ＨＥＭＴ
が構成され、ソース・ドレイン電極９、１０とゲート電
極１２を含んでＥ型ＨＥＭＴが構成される。
【００２１】本発明による製造プロセスの一例を図２に
基づいて説明する。まず、図２（ａ）に示すように、シ
リコン基板１を９００〜９５０℃で熱処理の後、４００
〜４５０℃に温度を下げて、ＭＢＥ（分子線エピタキ
ー）法やＭＯＣＶＤ（有機金属化学気相成長）法を用い
て、ＧａＡｓを１００〜２００Å程度の厚みに成長させ
た後、６５０℃まで昇温し、バッファ層となるＧａＡｓ
層２をまず０．１〜２μｍの厚みに成長させる。続い
て、シリコン等の半導体不純物を１×１０18原子個ｃｍ
-3程度含有するｎ−ＡｌＧａＡｓ層３を２００〜８００
Å、アンドープＧａＡｓ層４を８０００Å程度、アンド
ープＡｌＧａＡｓ層５を１０００Å程度成長させる。こ
のＧａＡｓ層４およびＡｌＧａＡｓ層５には、意図的に
は半導体不純物はドープしないが、ｎ−ＡｌＧａＡｓ層
３およびシリコン基板１などからのオートドープで結果
的に１×１０15〜１×１０16原子個ｃｍ-3程度の半導体
不純物を含有することとなり、ｎ型を呈するようにな
る。続いて、オーミックコンタクト層となるｎ−ＧａＡ
ｓ層６を０．１μｍ程度の厚みに成長させる。このオー
ミックコンタクト層６は、１×１０18〜１０19原子個ｃ
ｍ-3の半導体不純物を含有する。化合物半導体層をＭＯ
ＣＶＤ法で形成する場合、Ｇａの原料としては、（ＣＨ
3 ）3 Ｇａや（Ｃ2 Ｈ5 ）3 Ｇａなどが用いられ、Ａｓ
の原料としては、ＡｓＨ3 などが用いられ、Ａｌの原料
としては、（ＣＨ3 ）3 Ａｌや〔（Ｃ2 Ｈ5 ）3 Ａｌ〕
2 などが用いられる。また、半導体不純物もメチル化
物、エチル化物、水素化物が用いられる。
基づいて説明する。まず、図２（ａ）に示すように、シ
リコン基板１を９００〜９５０℃で熱処理の後、４００
〜４５０℃に温度を下げて、ＭＢＥ（分子線エピタキ
ー）法やＭＯＣＶＤ（有機金属化学気相成長）法を用い
て、ＧａＡｓを１００〜２００Å程度の厚みに成長させ
た後、６５０℃まで昇温し、バッファ層となるＧａＡｓ
層２をまず０．１〜２μｍの厚みに成長させる。続い
て、シリコン等の半導体不純物を１×１０18原子個ｃｍ
-3程度含有するｎ−ＡｌＧａＡｓ層３を２００〜８００
Å、アンドープＧａＡｓ層４を８０００Å程度、アンド
ープＡｌＧａＡｓ層５を１０００Å程度成長させる。こ
のＧａＡｓ層４およびＡｌＧａＡｓ層５には、意図的に
は半導体不純物はドープしないが、ｎ−ＡｌＧａＡｓ層
３およびシリコン基板１などからのオートドープで結果
的に１×１０15〜１×１０16原子個ｃｍ-3程度の半導体
不純物を含有することとなり、ｎ型を呈するようにな
る。続いて、オーミックコンタクト層となるｎ−ＧａＡ
ｓ層６を０．１μｍ程度の厚みに成長させる。このオー
ミックコンタクト層６は、１×１０18〜１０19原子個ｃ
ｍ-3の半導体不純物を含有する。化合物半導体層をＭＯ
ＣＶＤ法で形成する場合、Ｇａの原料としては、（ＣＨ
3 ）3 Ｇａや（Ｃ2 Ｈ5 ）3 Ｇａなどが用いられ、Ａｓ
の原料としては、ＡｓＨ3 などが用いられ、Ａｌの原料
としては、（ＣＨ3 ）3 Ａｌや〔（Ｃ2 Ｈ5 ）3 Ａｌ〕
2 などが用いられる。また、半導体不純物もメチル化
物、エチル化物、水素化物が用いられる。
【００２２】次に、素子分離を行うために、メサエッチ
ングによりｎ−ＧａＡｓ層６からｎ−ＡｌＧａＡｓ層３
に至る溝（不図示）を作る。すなわち、二次元電子ガス
チャネルが発現するＧａＡｓ活性層４が素子ごとに分離
されるように溝を作る。
ングによりｎ−ＧａＡｓ層６からｎ−ＡｌＧａＡｓ層３
に至る溝（不図示）を作る。すなわち、二次元電子ガス
チャネルが発現するＧａＡｓ活性層４が素子ごとに分離
されるように溝を作る。
【００２３】次に、図２（ｂ）に示すように、ｎ−Ｇａ
Ａｓ層６上に例えばＡｕＧｅ／Ｎｉ／Ａｕ（９００Å／
１５０Å／２０００Å）を蒸着してパターニングし、ソ
ース、ドレイン電極７〜１０を形成する。
Ａｓ層６上に例えばＡｕＧｅ／Ｎｉ／Ａｕ（９００Å／
１５０Å／２０００Å）を蒸着してパターニングし、ソ
ース、ドレイン電極７〜１０を形成する。
【００２４】次に、図２に示すように、Ｄ型ＨＥＭＴの
ゲー卜部とＤ型ＨＥＭＴのゲー卜部を形成するためにオ
ーミックコンタクト層６の所定部分を反応性イオンエッ
チング（ＲＩＥ）により除去する。エッチングガスは通
常、ＣＣ１2 Ｆ2 とＨｅの混合ガスが用いられる。エッ
チングはセパレーション層５で停止する。次に、図２
（ｄ）に示すように、Ｅ型ＨＥＭＴのゲー卜部を形成す
るためにセパレーション層５をアンモニア系のエッチン
グ液でさらに選択的にエッチングする。
ゲー卜部とＤ型ＨＥＭＴのゲー卜部を形成するためにオ
ーミックコンタクト層６の所定部分を反応性イオンエッ
チング（ＲＩＥ）により除去する。エッチングガスは通
常、ＣＣ１2 Ｆ2 とＨｅの混合ガスが用いられる。エッ
チングはセパレーション層５で停止する。次に、図２
（ｄ）に示すように、Ｅ型ＨＥＭＴのゲー卜部を形成す
るためにセパレーション層５をアンモニア系のエッチン
グ液でさらに選択的にエッチングする。
【００２５】最後に、Ｄ型ＨＥＭＴのゲー卜電極１１と
してＴｉ／Ｐｔ／Ａｕをセパレーション層５上に形成す
ると共に、Ｅ型ＨＥＭＴのゲート電極１２としてＴｉ／
Ｐｔ／Ａｕ（１０００Å／５００Å／２０００Å）を活
性層４上に形成する。
してＴｉ／Ｐｔ／Ａｕをセパレーション層５上に形成す
ると共に、Ｅ型ＨＥＭＴのゲート電極１２としてＴｉ／
Ｐｔ／Ａｕ（１０００Å／５００Å／２０００Å）を活
性層４上に形成する。
【００２６】上記のようにして形成されたＥ型ＨＥＭＴ
の閾値電圧ＶE thとＤ型ＨＥＭＴの閾値電圧ＶD thは、 ＶE th＝ ΨM −ｅＮ'Dｘ2 ／２ε ・・・（３） ＶD th＝ ΨM −△Ｅc ／ｅ−ｅＮ'D（ｘ＋ｈ）2 ／２ε ・・・（４） と表せる。ここで、ｘは活性層４の膜厚で、ｈはセパレ
ーション層５の膜厚で、Ｎ'Dはこれらの活性層４とセパ
レート層５のドナー密度である。この活性層４とセパレ
ート層５のドナー密度Ｎ'Dは上述のように、１×１０15
〜１×１０16原子個ｃｍ-3である。なお、ここでは簡単
のため活性層４とセパレーション層５の誘電率、ドナー
密度は等しくそれぞれε、Ｎ'Dとした。ε＝（１１〜１
２）ｘ８．８５ｘ１０-12 F/m である。ｘ＝０．８μ
ｍ、ｈ＝０．１μｍとしてＨＥＭＴを作製した場合、閾
値電圧ＶE th＝０．１８Ｖ、ＶD th＝−０．５ＶのＨＥ
ＭＴが得られる（ΨM ＝１．２Ｖ、△Ｅｃ＝０．３ｅＶ
とした）が、必要となる閾値電圧ＶE thにあわせて活性
層４の膜厚ｘ、セパレーション層５の膜厚ｈを（３）、
（４）式に従って適宜調節すればよい。
の閾値電圧ＶE thとＤ型ＨＥＭＴの閾値電圧ＶD thは、 ＶE th＝ ΨM −ｅＮ'Dｘ2 ／２ε ・・・（３） ＶD th＝ ΨM −△Ｅc ／ｅ−ｅＮ'D（ｘ＋ｈ）2 ／２ε ・・・（４） と表せる。ここで、ｘは活性層４の膜厚で、ｈはセパレ
ーション層５の膜厚で、Ｎ'Dはこれらの活性層４とセパ
レート層５のドナー密度である。この活性層４とセパレ
ート層５のドナー密度Ｎ'Dは上述のように、１×１０15
〜１×１０16原子個ｃｍ-3である。なお、ここでは簡単
のため活性層４とセパレーション層５の誘電率、ドナー
密度は等しくそれぞれε、Ｎ'Dとした。ε＝（１１〜１
２）ｘ８．８５ｘ１０-12 F/m である。ｘ＝０．８μ
ｍ、ｈ＝０．１μｍとしてＨＥＭＴを作製した場合、閾
値電圧ＶE th＝０．１８Ｖ、ＶD th＝−０．５ＶのＨＥ
ＭＴが得られる（ΨM ＝１．２Ｖ、△Ｅｃ＝０．３ｅＶ
とした）が、必要となる閾値電圧ＶE thにあわせて活性
層４の膜厚ｘ、セパレーション層５の膜厚ｈを（３）、
（４）式に従って適宜調節すればよい。
【００２７】Ｅ型ＨＥＭＴの膜厚センシティビィティ
（閾値電圧のバラツキ）は、（３）式より、 ｄＶE th／ｄｘ＝−ｅＮ'Dｘ／ε ・・・（５） と表せることから明らかなように、閾値電圧ＶE th＝
０．１８Ｖの近傍で活性層４の膜厚ｘが２〜３ｎｍ増加
してもＮ'D＜＜ＮD であるため閾値電圧ＶE thは高々１
９ｍＶしか減少しないのである。
（閾値電圧のバラツキ）は、（３）式より、 ｄＶE th／ｄｘ＝−ｅＮ'Dｘ／ε ・・・（５） と表せることから明らかなように、閾値電圧ＶE th＝
０．１８Ｖの近傍で活性層４の膜厚ｘが２〜３ｎｍ増加
してもＮ'D＜＜ＮD であるため閾値電圧ＶE thは高々１
９ｍＶしか減少しないのである。
【００２８】上記実施形態では、ＧａＡｓ層とＡｌＧａ
Ａｓ層を用いてＨＥＭＴを形成する場合について述べた
が、この実施形態に限られるものではない。特に、電子
供給層３と活性層４はＨＥＭＴとして機能しうるあらゆ
る化合物半導体の組み合わせから自由に選択することが
でき、さらにセパレーション層５はそのようにして選ん
だ活性層４との組み合わせで（３）、（４）式の右辺最
終項が正にならないような化合物半導体から自由に選ぶ
ことができる。
Ａｓ層を用いてＨＥＭＴを形成する場合について述べた
が、この実施形態に限られるものではない。特に、電子
供給層３と活性層４はＨＥＭＴとして機能しうるあらゆ
る化合物半導体の組み合わせから自由に選択することが
でき、さらにセパレーション層５はそのようにして選ん
だ活性層４との組み合わせで（３）、（４）式の右辺最
終項が正にならないような化合物半導体から自由に選ぶ
ことができる。
【００２９】
【発明の効果】以上のように、本発明に係る半導体装置
によれば、シリコン基板上に、バッファ層、電子供給
層、１×１０17原子個ｃｍ-3以下の半導体不純物を含有
する活性層とセパレーション層、及びオーミックコンタ
クト層を順次積層して形成し、このオーミックコンタク
ト層上に形成されたソース・ドレイン電極と前記セパレ
ーション層上に形成されたゲート電極を有するディプレ
ッション型素子と前記オーミックコンタクト層上に形成
されたソース・ドレイン電極と前記活性層上に形成され
たゲート電極を有するエンハンスメント型素子を設けた
ことから、活性層４にたとえ２〜３ｎｍのエッチングダ
メージが発生して膜厚がバラついたとしても、閾値電圧
のバラツキはそれほど大きくならない。
によれば、シリコン基板上に、バッファ層、電子供給
層、１×１０17原子個ｃｍ-3以下の半導体不純物を含有
する活性層とセパレーション層、及びオーミックコンタ
クト層を順次積層して形成し、このオーミックコンタク
ト層上に形成されたソース・ドレイン電極と前記セパレ
ーション層上に形成されたゲート電極を有するディプレ
ッション型素子と前記オーミックコンタクト層上に形成
されたソース・ドレイン電極と前記活性層上に形成され
たゲート電極を有するエンハンスメント型素子を設けた
ことから、活性層４にたとえ２〜３ｎｍのエッチングダ
メージが発生して膜厚がバラついたとしても、閾値電圧
のバラツキはそれほど大きくならない。
【００３０】また、閾値電圧は電子供給層の膜厚に依存
しないことから、電子供給層の膜厚とトランジスタの閾
値電圧を独立に制御でき、電子供給層の膜厚を薄くする
ことによって、相互コンダクタンス（ｇm ）等のＦＥＴ
としての基本的な特性を向上させることができると共
に、ゲート直下のドーピング密度が低いため、良好なシ
ョットキー接合が得られ、ゲートリーク電流が小さくな
る。つまり、それによって回路構成時の論理振幅を大き
くすることができ、回路設計マージンを大きくとること
ができる。
しないことから、電子供給層の膜厚とトランジスタの閾
値電圧を独立に制御でき、電子供給層の膜厚を薄くする
ことによって、相互コンダクタンス（ｇm ）等のＦＥＴ
としての基本的な特性を向上させることができると共
に、ゲート直下のドーピング密度が低いため、良好なシ
ョットキー接合が得られ、ゲートリーク電流が小さくな
る。つまり、それによって回路構成時の論理振幅を大き
くすることができ、回路設計マージンを大きくとること
ができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一実施形態を示す断
面図である。
面図である。
【図２】本発明に係る半導体装置の製造工程を示す図で
ある。
ある。
【図３】従来の半導体装置を示す断面図である。
【図４】ＤＣＦＬ回路の基本構成を示す図である。
１・・・高抵抗半導体基板、２・・・バッファ層、３・
・・電子供給層、４・・・活性層、５・・・セパレーシ
ョン層、６・・・オーミックコンタクト層、７、８・・
・Ｄ型ＨＥＭＴのソース・ドレイン電極、９、１０・・
・Ｅ型ＨＥＭＴのソース・ドレイン電極、１１・・・Ｄ
型ＨＥＭＴのゲート電極、１２・・・Ｅ型ＨＥＭＴのゲ
ート電極
・・電子供給層、４・・・活性層、５・・・セパレーシ
ョン層、６・・・オーミックコンタクト層、７、８・・
・Ｄ型ＨＥＭＴのソース・ドレイン電極、９、１０・・
・Ｅ型ＨＥＭＴのソース・ドレイン電極、１１・・・Ｄ
型ＨＥＭＴのゲート電極、１２・・・Ｅ型ＨＥＭＴのゲ
ート電極
Claims (2)
- 【請求項１】 シリコン基板上に、バッファ層、電子供
給層、１×１０17原子個ｃｍ-3以下の半導体不純物を含
有する活性層とセパレーション層、及びオーミックコン
タクト層を順次積層して形成し、このオーミックコンタ
クト層上に形成されたソース・ドレイン電極と前記セパ
レーション層上に形成されたゲート電極を有するディプ
レッション型素子と前記オーミックコンタクト層上に形
成されたソース・ドレイン電極と前記活性層上に形成さ
れたゲート電極を有するエンハンスメント型素子を設け
た半導体装置。 - 【請求項２】 前記バッファ層、活性層、及びオーミッ
クコンタクト層をそれぞれガリウム砒素で形成すると共
に、前記電子供給層とセパレーション層をそれぞれアル
ミニウムガリウム砒素で形成したことを特徴とする請求
項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31644396A JPH10163110A (ja) | 1996-11-27 | 1996-11-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31644396A JPH10163110A (ja) | 1996-11-27 | 1996-11-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163110A true JPH10163110A (ja) | 1998-06-19 |
Family
ID=18077152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31644396A Pending JPH10163110A (ja) | 1996-11-27 | 1996-11-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163110A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41339E1 (en) * | 1999-01-08 | 2010-05-18 | Tristrata, Inc. | N-acetyl aldosamines, N-acetylamino acids and related N-acetyl compounds and their topical use |
-
1996
- 1996-11-27 JP JP31644396A patent/JPH10163110A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41339E1 (en) * | 1999-01-08 | 2010-05-18 | Tristrata, Inc. | N-acetyl aldosamines, N-acetylamino acids and related N-acetyl compounds and their topical use |
| USRE42902E1 (en) | 1999-01-08 | 2011-11-08 | Tristrata, Inc. | N-acetyl aldosamines, N-acetylamino acids and related N-acetyl compounds and their topical use |
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