JPH0260064B2 - - Google Patents

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JPH0260064B2
JPH0260064B2 JP59123755A JP12375584A JPH0260064B2 JP H0260064 B2 JPH0260064 B2 JP H0260064B2 JP 59123755 A JP59123755 A JP 59123755A JP 12375584 A JP12375584 A JP 12375584A JP H0260064 B2 JPH0260064 B2 JP H0260064B2
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D84/01—Manufacture or treatment
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology

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  • Junction Field-Effect Transistors (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば、論理回路等の電子回路を高
速化及び低消費電力化するのに好適な半導体装置
の改良に関する。
〔従来の技術〕
本発明者は、さきに、電子親和力が相違する２
種類の半導体、例えば、GaAsとAlGaAsとを積
層することに依つてヘテロ接合を形成し、その近
傍に発生する電子蓄積層（２次元電子ガス層）の
電子面濃度を制御する制御電極を形成し、その制
御電極を挟んで入出力電極を形成し、該入出力電
極間の前記電子蓄積層のインピーダンスを前記制
御電極に印加する電圧で変化させることで能動素
子として機能することができる高速の半導体装置
を提供した（要すれば、特願昭55−82035号参
照）。
然しながら、この半導体装置では、電子親和力
が小さい半導体、即ち、エネルギ・ギヤツプが大
きい半導体である前記AlGaAs層をｎ型としてい
る為、電子親和力が大きい半導体、即ち、エネル
ギ・ギヤツプが小さい半導体である前記GaAs層
にｎ型の不純物が拡散するので、その不純物に妨
害されて電子蓄積層の電子移動度の向上にも限界
があつた。
そこで、前記半導体装置の欠点を解消すべく、
第１４図に見られる改良された半導体装置を提供
した（要すれば、特願昭56−149989号、即ち、特
開昭58−51574号公報参照）。
第１４図は前記改良された半導体装置の要部切
断側面図である。
図に於いて、１は半絶縁性GaAs基板、２′は
ｉ型GaAs電子走行層、３はｉ型AlGaAsバツフ
ア層、４′はｎ型GaAs制御層、５は制御電極
（ゲート電極）、６′はn+型ソース領域、７′はn+
型ドレイン領域、８はソース電極、９はドレイン
電極をそれぞれ示している。尚、ｎ型GaAs制御
層４はｉ型GaAs電子走行層２と比較して同等以
下のエネルギ・ギヤツプを有していることが必要
である為、GaAsを選択してある。
この半導体装置は、制御層４の材料と、不純物
濃度と、厚さとを最適条件に選択し、熱平衡状態
に於いて電子走行層２とバツフア層３との間の界
面ポテンシヤルを０〔Ｖ〕とし、制御電極５に正
電圧を印加することに依り、電子走行層２とバツ
フア層とのヘテロ接合界面近傍の電子走行層２内
に電子蓄積層を誘起し、これをチヤネルとしてエ
ンハンスメント・モードで高速動作するものであ
る。
〔発明が解決しようとする問題点〕
一般に、論理回路等の電子回路に於いては、高
速化する必要があるのもさることながら、低消費
電力化も重要な課題の一つである。
このような電子回路を低消費電力化するには、
ｎチヤネル・トランジスタとｐチヤネル・トラン
ジスタとを縦続接続して相補的に動作させる半導
体装置が知られている。
そこで、本発明では、前記既提案の改良された
半導体装置、或いは、それを更に改良した半導体
装置と、今回、該改良された半導体装置と組合せ
る為に開発された半導体装置とを縦続接続して、
高速且つ低消費電力の半導体装置を得られるよう
にする。
〔問題点を解決するための手段〕
本発明の半導体装置では、絶縁性単結晶基板
と、該絶縁性単結晶基板上に形成された不純物含
有量が少ない単結晶半導体からなるキヤリヤ走行
層と、該キヤリヤ走行層上に選択的に形成され該
キヤリヤ走行層をなす単結晶半導体が有するエネ
ルギ・ギヤツプよりも大きいそれを有し実質的に
不純物を含有しない単結晶半導体からなるバツフ
ア層と、該バツフア層上に形成され前記キヤリヤ
走行層をなす単結晶半導体が有するエネルギ・ギ
ヤツプよりも大きくないそれを有し不純物を含有
する単結晶半導体からなる制御層と、所要制御層
を挟んで前記キヤリヤ走行層内に対向して形成さ
れたｎ型不純物領域及び所要制御層を挟んで前記
キヤリヤ走行層内に対向して形成されたｐ型不純
物領域と、前記ｎ型不純物領域を有するトランジ
スタと前記ｐ型不純物領域を有するトランジスタ
とを縦続接続する配線を備えてなる構成を採つて
いる。
〔作用〕
本発明の半導体装置は、前記構成を採ることに
依り、高速且つ低消費電力である。
〔実施例〕
第１図は本発明に用いるｐチヤネル半導体装置
の要部切断側面図であり、第１４図に関して説明
した部分と同部分は同記号で指示してある。
この半導体装置が第１４図に示した従来例と相
違する点は、ｉ型GaAs電子走行層２′がｉ型
GaAs正孔走行層２に、ｎ型GaAs制御層４′がｐ
型GaAs制御層４に、n+型ソース領域６′及びn+
型ドレイン領域７′がそれぞれp+型ソース領域６
及びp+型ドレイン領域７になつていることであ
る。
第２図は第１図に見られる半導体装置が熱平衡
状態にある場合の線Ａ−A′に沿うエネルギ・バ
ンド・ダイヤグラムを表し、第１図に関して説明
した部分と同部分は同記号で指示してある。
図に於いて、EFはフエルミ・レベル、EVは価
電子帯、ECは伝導帯をそれぞれ示している。
この図では、ｐ型GaAs制御層４が厚く、中性
領域が残存する場合を表している。
この半導体装置では、ｉ型GaAs正孔走行層２
に於ける表面ポテンシヤル、従つて、トランジス
タの闘値電圧Vthは、ｐ型GaAs制御層４の厚さ
及び不純物濃度に依つて変化させることができ、
この点は第１４図に示したｎチヤネル半導体装置
と同様である（要すれば前記公報参照）。
第３図は第１図に見られる半導体装置の制御電
極５に対し、p+型ソース領域６から見て負であ
る電位を印加した状態に於けるエネルギ・バン
ド・ダイヤグラムであり、第１図及び第２図に関
して説明した部分と同部分は同記号で指示してあ
る。
図に於いて、F及びF′は擬フエルミ・レベ
ル、VGSはゲート・ソース間電圧、CPは２次元正
孔チヤネルをそれぞれ示している。尚、 ｜F′−F｜＝｜VGS｜ である。
図から判るように、制御電極５に対してp+型
ソース領域６から見て負である電位を印加した場
合、ｉ型GaAsキヤリヤ走行層２の表面ポテンシ
ヤルが減少し、そして、p+型ソース領域６から
正孔が流入し、その正孔がｉ型AlGaAs／ｉ型
GaAs界面に蓄積されて２次元正孔チヤネルCPが
誘起される。
また、制御電極５とｐ型GaAs制御層４との間
を電子が自由に往来できる、即ち、オーミツク・
コンタクトである場合には、ｉ型AlGaAsバツフ
ア層３とｐ型GaAs制御層４との界面のｐ型
GaAs制御層４側に空乏層が生じ、実質的には、
ｐ型GaAs制御層４が制御電極（ゲート電極）と
して機能する。
このｐチヤネル半導体装置と前記ｎチヤネル半
導体装置とを組み合わせることに依り、高速且つ
低消費電力の半導体装置が得られる。
第４図は本発明一実施例の要部切断側面図を表
している。
図に於いて、１１は半絶縁性GaAs基板、１２
はｉ型GaAsキヤリヤ走行層、１３はｉ型
AlGaAsバツフア層、１４はｎ型GaAs制御層、
１５はｐ型GaAs制御層、１６はｎチヤネル側制
御電極、１７はｐチヤネル側制御電極、１８は
n+型ソース領域、１９はn+型ドレイン領域、２
０はp+型ソース領域、２１はp+型ドレイン領域、
２２はリセス、２３はｎチヤネル側ソース電極、
２４はｎチヤネル側ドレイン電極、２５はｐチヤ
ネル側ソース電極、２６はｐチヤネル側ドレイン
電極、QNはｎチヤネル・トランジスタ、QPはｐ
チヤネル・トランジスタをそれぞれ示している。
本実施例に於いて、ｉ型AlGaAsバツフア層１
３は、実際には、ｉ型AlxGa1-xAsで構成され、
例えば、ｘ＝0.3とする。
第５図は第４図に見られる実施例の回路図を表
し、第４図に関して説明した部分と同部分は同記
号で指示してある。
図に於いて、INは入力端子、OTは出力端子、
VDDは正側電源レベルをそれぞれ示している。
第６図乃至第９図は第４図に示した実施例を製
造する場合を解説する為の工程要所に於ける半導
体装置の要部切断側面図であり、以下、これ等の
図及び第４図を参照しつつ説明する。
第６図参照 (a) 分子線エピタキシヤル成長（molecular
beam epitaxy：MBE）法或いは有機金属気相
堆積（metal organic chemical vapour
deposition：MOCVD）法を適用することに依
り、半絶縁性GaAs基板１１上にｉ型GaAsキ
ヤリヤ走行層１２、ｉ型Al0.3Ga0.7Asバツフア
層１３、ｎ型GaAs制御層１４を成長させる。
この場合の各半導体層に関するデータは次の
通りである。
ｉ型GaAsキヤリヤ走行層１２について 不純物濃度：− 膜厚：600〔ｎｍ〕 ドーパント：− ｉ型Al0.3Ga0.7Asバツフア層１３について 不純物濃度：− 膜厚：50〔ｎｍ〕 ドーパント：− ｎ型GaAs制御層１４について 不純物濃度：４×1018〔cm-3〕 膜厚：100〔ｎｍ〕 ドーパント：Si (b) ｎチヤネル・トランジスタを形成すべき部分
を保護する為のレジスト・マスクを形成し、
CCl2F2＋Heをエツチヤントとするプラズマ・
エツチング法を適用することに依り、ｎ型
GaAs制御層１４のパターニングを行う。
第７図参照 (c) 化学気相堆積（chemical vapour
deposition：CVD）法を適用することに依り、
全面を覆うSiO2或いはSi3N4からなる保護膜を
形成する。
(d) フツ化水素酸（HF）系エツチング液を用い
た通常の化学的エツチング法を適用することに
依り、前記保護膜をパターニングし、ｐチヤネ
ル・トランジスタを形成すべき部分に開口を形
成し、下地になつているｉ型Al0.3Ga0.7Asバツ
フア層１３の一部を前記開口内に露出させる。
(e) MOCVD法或いはMBE法を適用することに
依り、前記開口内にｐ型GaAs制御層１５を選
択成長させる。
この場合のｐ型GaAs制御層１５に関するデ
ータは次の通りである。
不純物濃度：２×1019〔cm-3〕 膜厚：100〔ｎｍ〕 ドーパント：Be 第８図参照 (f) 蒸着法を適用すること依り、MoGe或いは
WSi等の高融点金属膜を約6000〔Å〕程度の厚
さに形成し、これに通常のフオト・リソグラフ
イ技術を適用することに依りパターニングを行
い、ｐチヤネル側制御電極１６及びｐチヤネル
側制御電極１７を形成する。
第９図参照 (g) CVD法を適用することに依り、全面を覆う
SiO2或いはSi3N4からなる保護膜を形成し、こ
れに通常のフオト・リソグラフイ技術を適用す
ることに依りパターニングを行い、ｐチヤネ
ル・トランジスタを形成すべき部分を露出する
開口を形成する。
(h) イオン注入法を適用することにより、ｉ型
GaAsキヤリヤ走行層１２とｉ型AlGaAsバツ
フア層１３との界面にBeを打ち込み、ｐチヤ
ネル・トランジスタ側のソース領域形成用不純
物イオン導入領域及びドレイン領域形成用不純
物イオン導入領域を形成する。
(i) 前記工程(g)に於て形成した保護膜を除去して
から、再びCVD法を適用することに依り、
SiO2或いはSi3N4からなる保護膜を形成し、こ
れに通常のフオト・リソグラフイ技術を適用す
ることに依りパターニングを行い、ｎチヤネ
ル・トランジスタを形成すべき部分を露出する
開口を形成する。
(j) イオン注入法を適用することに依り、ｉ型
GaAsキヤリヤ走行層１２とｉ型AlGaAsバツ
フア層１３との界面にSiを打ち込み、ｎチヤネ
ル・トランジスタ側のソース領域形成用不純物
イオン導入領域及びドレイン領域形成用不純物
イオン導入領域を形成する。
(k) 前記工程(i)に於いて形成した保護膜を除去し
てから、CVD法を適用することに依り、全面
にAlN（或いはSiO2、Si3N4等）膜を形成し、
その後、熱処理するとn+型ソース領域１８及
びn+型ドレイン領域１９、p+型ソース領域２
０及びp+型ドレイン領域２１が形成される。
第４図参照 (l) 熱処理の外方拡散防止膜として用いたAlN
膜を除去してから、CCl2F2＋Heをエツチヤン
トとするプラズマ・エツチング法を適用し、ｎ
型GaAs制御層１４及びｐ型GaAs制御層１５
を選択的にエツチングする。
(m) フツ化水素酸（HF）系エツチング液を用
いるウエツト・エツチング法を適用することに
依り、n+型ソース領域１８及びn+型ドレイン
領域１９、p+型ソース領域２０及びp+型ドレ
イン領域２１上のｉ型AlGaAsバツフア層１３
を選択的に除去して該各領域の表面を露出させ
る。
(n) 蒸着法並びに適当なリソグラフイ技術を適
用することに依り、ｎチヤネル・トランジスタ
の部分ではAu・Ge／Auからなるソース電極
２３及びドレイン電極２４を、ｐチヤネル・ト
ランジスタの部分ではAu・Zn／Auからなるソ
ース電極２５及びドレイン電極２６をそれぞれ
形成する。
(o) この後、通常の技術を適用することに依り、
配線等を形成して完成する。
ところで、前記実施例に於いては、ｎチヤネ
ル・トランジスタの制御層としてｎ型GaAsを用
いたが、これを、ｐチヤネル・トランジスタと同
様にｐ型GaAsにすると、また、別の特徴が現れ
る。
第１０図乃至第１３図はチヤネルの導電型と制
御層の導電型の関係を説明する為のエネルギ・バ
ンド・ダイヤグラムである。
第１０図はｐチヤネル・トランジスタにｎ型
GaAs制御層を用いた場合を説明するエネルギ・
バンド・ダイヤグラムであり、第２図及び第３図
に関して説明した部分と同部分は同記号で指示し
てある。
図に於いて、４Ｎはｎ型GaAs制御層、Tiはゲ
ートからのトンネル電流を示している。
本例の場合、図示の極性に電圧を印加すると、
トンネル電流Tiが流れ易くなり、電力増幅度が低
下する。
第１１図はｐチヤネル・トランジスタにｐ型
GaAs制御層を用いた場合を説明するエネルギ・
バンド・ダイヤグラムであり、第２図及び第３
図、第１０図に関して説明した部分と同部分は同
記号で指示してある。
本例の場合、図示の極性に電圧を印加しても、
トンネル電流Tiは流れず、電力増幅度が低下する
虞はない。
第１２図はｎチヤネル・トランジスタにｎ型
GaAs制御層を用いた場合を説明するエネルギ・
バンド・ダイヤグラムであり、第２図及び第３
図、第１０図及び第１１図に関して説明した部分
と同部分は同記号で指示してある。
本例の場合、図示の極性に電圧を印加すること
になるが、そのようにしても、チヤネルが強い蓄
積状態にならない限り、トンネル電流は流れな
い。
第１３図はｎチヤネル・トランジスタにｐ型
GaAs制御層を用いた場合を説明するエネルギ・
バンド・ダイヤグラムであり、第２図及び第３
図、第１０図乃至第１２図に関して説明した部分
と同部分は同記号で指示してある。
本例の場合、第１２図の例と同じ極性に電圧を
印加することになるが、同様にチヤネルが強い蓄
積状態にならない限り、トンネル電流は流れな
い。
前記の結果を綜合すると、ｐチヤネル・トラン
ジスタにはｐ型GaAs制御層が好適であり、ま
た、ｎチヤネル・トランジスタではｎ型GaAs制
御層でもｐ型GaAs制御層でも本質的に差異はな
い。
従つて、ｎチヤネル・トランジスタとｐチヤネ
ル・トランジスタ両方の制御層にｐ型GaAsを用
いても、機能は良くなることはあれ、悪くなるこ
とはなく、しかも、そのようにすれば、この種の
半導体装置の製造工程は大変簡単になる。
〔発明の効果〕
本発明の半導体装置では、キヤリヤ走行層上に
該キヤリヤ走行層のエネルギ・ギヤツプより大き
いそれを有し実質的に不純物を含有しないバツフ
ア層と、該バツフア層上に形成され前記キヤリヤ
走行層のエネルギ・ギヤツプより大きくないそれ
を有し不純物を含有する制御層と、ｎチヤネル・
トランジスタではn+型ソース領域並びにn+型ド
レイン領域を、ｐチヤネル・トランジスタでは
p+型ソース領域並びにp+型ドレイン領域を備え、
それ等ｎチヤネル・トランジスタとｐチヤネル・
トランジスタとは縦続接続された構成を採つてい
る。
この構成を採ることに依り、本発明の半導体装
置は、従来の高電子移動度トランジスタ（high
electron mobility transistor：HEMT）を用い
た場合よりも、高速且つ低消費電力の回路を構成
することが可能である。
【図面の簡単な説明】
第１図は本発明の半導体装置に用いるｐチヤネ
ル・トランジスタの要部切断側面図、第２図及び
第３図は第１図に見られるｐチヤネル・トランジ
スタの動作を説明する為のエネルギ・バンド・ダ
イヤグラム、第４図は本発明一実施例の要部切断
側面図、第５図は第４図に見られる実施例の回路
図、第６図乃至第９図は第４図に見られる実施例
を製造する場合の説明をする為の工程要所に於け
る半導体装置の要部切断側面図、第１０図乃至第
１３図はチヤネルの導電型と制御層の導電型の関
係を説明する為のエネルギ・バンド・ダイヤグラ
ム、第１４図は従来のｎチヤネル・トランジスタ
を示す要部切断側面図をそれぞれ表している。 図に於いて、１１は半絶縁性GaAs基板、１２
はｉ型GaAsキヤリヤ走行層、１３はｉ型
AlGaAsバツフア層、１４はｎ型GaAs制御層、
１５はｐ型GaAs制御層、１６はｎチヤネル側制
御電極、１７はｐチヤネル側制御電極、１８は
n+型ソース領域、１９はn+型ドレイン領域、２
０はp+型ソース領域、２１はp+型ドレイン領域、
２２はリセス、２３はｎチヤネル側ソース電極、
２４はｎチヤネル側ドレイン電極、２５はｐチヤ
ネル側ソース電極、２６はｐチヤネル側ドレイン
電極、QNはｎチヤネル・トランジスタ、QPはｐ
チヤネル・トランジスタをそれぞれ示している。

Claims (1)

  1. 【特許請求の範囲】 １ 絶縁性単結晶基板と、該絶縁性単結晶基板上
    に形成された不純物含有量が少ない単結晶半導体
    からなるキヤリヤ走行層と、該キヤリヤ走行層上
    に形成され該キヤリヤ走行層をなす単結晶半導体
    を有するエネルギ・ギヤツプよりも大きいそれを
    有し実質的に不純物を含有しない単結晶半導体か
    らなるバツフア層と、該バツフア層上に形成され
    不純物を含有する単結晶半導体からなる制御層
    と、所要制御層を挟んで前記キヤリヤ走行層内に
    対向して形成された一対のｎ型不純物領域及び所
    要制御層を挟んで前記キヤリヤ走行層内に対向し
    て形成された一対のｐ型不純物領域とを備えてな
    ることを特徴とする半導体装置。 ２ 絶縁性単結晶基板上に不純物含有量が少ない
    単結晶半導体からなるキヤリヤ走行層を形成する
    工程と、該キヤリヤ走行層上に該キヤリヤ走行層
    をなす単結晶半導体が有するエネルギ・ギヤツプ
    よりも大きいそれを有して実質的に不純物を含有
    しない単結晶半導体からなるバツフア層を形成す
    る工程と、該バツフア層上に不純物を含有する単
    結晶半導体からなる第１及び第２の制御層を選択
    的に形成する工程と、前記第１の制御層を挟んで
    前記キヤリヤ走行層内に対向する一対のｎ型不純
    物領域を形成する工程と、前記第２の制御層を挟
    んで前記キヤリヤ走行層内に対向する一対のｐ型
    不純物領域を形成する工程とを含んでなることを
    特徴とする半導体装置の製造方法。
JP59123755A 1984-06-18 1984-06-18 半導体装置及びその製造方法 Granted JPS613465A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP59123755A JPS613465A (ja) 1984-06-18 1984-06-18 半導体装置及びその製造方法
DE8585304320T DE3564517D1 (en) 1984-06-18 1985-06-17 Semiconductor device comprising n-channel and p-channel transistors and production method
EP85304320A EP0165798B1 (en) 1984-06-18 1985-06-17 Semiconductor device comprising n-channel and p-channel transistors and production method
KR1019850004303A KR900000208B1 (ko) 1984-06-18 1985-06-18 N-채널 및 p-채널 트랜지스터들을 포함하는 반도체장치 및 그의 제조방법
US07/084,052 US4732870A (en) 1984-06-18 1987-08-11 Method of making complementary field effect transistors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59123755A JPS613465A (ja) 1984-06-18 1984-06-18 半導体装置及びその製造方法

Publications (2)

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