JPH10163200A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10163200A JPH10163200A JP8317600A JP31760096A JPH10163200A JP H10163200 A JPH10163200 A JP H10163200A JP 8317600 A JP8317600 A JP 8317600A JP 31760096 A JP31760096 A JP 31760096A JP H10163200 A JPH10163200 A JP H10163200A
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/42—Vias, e.g. via plugs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/43—Layouts of interconnections
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】第１の配線の幅が７μｍ以上のときに、平坦性
を悪化させず、また余分なプロセスを使わずに、第１の
配線上の酸化膜上のシリカ膜の残りを無くし、スルーホ
ール抵抗を安定化する。 【解決手段】第１の配線１の幅が７μｍ以上のときに、
そのパターンをくし形１Ａ、中抜き形またはその組み合
わせ形状にすることによって、第１の配線上の酸化膜上
からシリカ溶液が流れ出やすくなる為、酸化膜上のシリ
カ膜の残りをなくす。これによって、スルーホール形成
時にスルーホール側壁からシリカが露出することを防
ぎ、スルーホール抵抗を安定化させ、第２の配線のスル
ーホール部での腐食や断線を防ぐことができる。
を悪化させず、また余分なプロセスを使わずに、第１の
配線上の酸化膜上のシリカ膜の残りを無くし、スルーホ
ール抵抗を安定化する。 【解決手段】第１の配線１の幅が７μｍ以上のときに、
そのパターンをくし形１Ａ、中抜き形またはその組み合
わせ形状にすることによって、第１の配線上の酸化膜上
からシリカ溶液が流れ出やすくなる為、酸化膜上のシリ
カ膜の残りをなくす。これによって、スルーホール形成
時にスルーホール側壁からシリカが露出することを防
ぎ、スルーホール抵抗を安定化させ、第２の配線のスル
ーホール部での腐食や断線を防ぐことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に多層配線のスルーホール部における配線の端部
の形状に関する。
し、特に多層配線のスルーホール部における配線の端部
の形状に関する。
【０００２】
【従来の技術】多層配線を有する半導体装置において
は、下層の第１の配線と上層の第２の配線の間の絶縁膜
を形成する場合、第１の配線の段差の軽減および平坦化
を目的として、シリカ膜（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ
膜）が用いられている。以下図面を用いて説明する。
は、下層の第１の配線と上層の第２の配線の間の絶縁膜
を形成する場合、第１の配線の段差の軽減および平坦化
を目的として、シリカ膜（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ
膜）が用いられている。以下図面を用いて説明する。
【０００３】図６に示すように、例えば酸化膜等の絶縁
膜上に第１の配線１と第２の配線６を層間絶縁膜（図示
せず）に形成されたスルーホール５で接続する場合、ス
ルーホールの低抵抗化を目的として、第１の配線１と第
２の配線６の交差部で、第１の配線のレイアウト上の端
部や中央に依らず、多数のスルーホール５を配置してい
た。次に図７を用いて製造方法について説明する。
膜上に第１の配線１と第２の配線６を層間絶縁膜（図示
せず）に形成されたスルーホール５で接続する場合、ス
ルーホールの低抵抗化を目的として、第１の配線１と第
２の配線６の交差部で、第１の配線のレイアウト上の端
部や中央に依らず、多数のスルーホール５を配置してい
た。次に図７を用いて製造方法について説明する。
【０００４】まず半導体基板上に形成された絶縁膜１０
上に、Ａｌやシリサイド又は多結晶シリコン等からなる
第１の配線１をフォトリソグラフィー技術を用いてパタ
ーニングする。次いで、第１の配線１の融点を考慮し
て、低温でプラズマ酸化膜２を成長させる。次にシリカ
溶液を全面に塗布したのち加熱してシリカ膜３を形成
し、さらに不要なシリカ膜３をエッチバックによって取
り去る。次に、再びプラズマ酸化膜４を低温で成長さ
せ、スルーホール５をフォトリソグラフィ技術を用いて
開孔する。次で第２の配線６の成長およびフォトレジス
トを用いた第２の配線６のパターニングを行う。
上に、Ａｌやシリサイド又は多結晶シリコン等からなる
第１の配線１をフォトリソグラフィー技術を用いてパタ
ーニングする。次いで、第１の配線１の融点を考慮し
て、低温でプラズマ酸化膜２を成長させる。次にシリカ
溶液を全面に塗布したのち加熱してシリカ膜３を形成
し、さらに不要なシリカ膜３をエッチバックによって取
り去る。次に、再びプラズマ酸化膜４を低温で成長さ
せ、スルーホール５をフォトリソグラフィ技術を用いて
開孔する。次で第２の配線６の成長およびフォトレジス
トを用いた第２の配線６のパターニングを行う。
【０００５】この時第１の配線１の幅が７μｍ以上の場
合、シリカ溶液の表面張力によって、第１の配線１上の
酸化膜２上に、シリカ膜３が残りやすくなる。シリカ膜
３のエッチバック後に酸化膜２上にシリカ膜３が残って
いる場合、スルーホール形成後に、スルーホール５の側
壁から露出したシリカ膜３が水分を吸収し、第２の配線
６の形成後に、スルーホール５の側壁で第２の配線６の
腐食による抵抗の増大や断線の原因となる。
合、シリカ溶液の表面張力によって、第１の配線１上の
酸化膜２上に、シリカ膜３が残りやすくなる。シリカ膜
３のエッチバック後に酸化膜２上にシリカ膜３が残って
いる場合、スルーホール形成後に、スルーホール５の側
壁から露出したシリカ膜３が水分を吸収し、第２の配線
６の形成後に、スルーホール５の側壁で第２の配線６の
腐食による抵抗の増大や断線の原因となる。
【０００６】スルーホール５の側壁のシリカ膜３の露出
対策の第１の手法としては、シリカ膜３をエッチバック
するときにオーバーエッチングによって、第１の配線１
上の酸化膜２上のシリカ膜３を取り去ってしまう方法が
ある。
対策の第１の手法としては、シリカ膜３をエッチバック
するときにオーバーエッチングによって、第１の配線１
上の酸化膜２上のシリカ膜３を取り去ってしまう方法が
ある。
【０００７】第２の手法としてサイドウォールを形成す
る方法が特開平４−２７３４３８号公報や特開平５−２
６７４７２号公報に示されている。この方法は図８に示
すように、スルーホール５の開孔後に、絶縁膜である窒
化膜あるいは酸化膜を全面に成長し、さらにエッチバッ
クを行い、スルーホール５の側壁のみに窒化膜あるいは
酸化膜をサイドウォール８として残すことで、スルーホ
ール５の側壁のシリカ膜３の露出を防ぐというものであ
る。
る方法が特開平４−２７３４３８号公報や特開平５−２
６７４７２号公報に示されている。この方法は図８に示
すように、スルーホール５の開孔後に、絶縁膜である窒
化膜あるいは酸化膜を全面に成長し、さらにエッチバッ
クを行い、スルーホール５の側壁のみに窒化膜あるいは
酸化膜をサイドウォール８として残すことで、スルーホ
ール５の側壁のシリカ膜３の露出を防ぐというものであ
る。
【０００８】
【発明が解決しようとする課題】第１の配線１の幅が７
μｍ以上の場合、シリカ溶液の表面張力によって、第１
の配線１上の酸化膜２上にシリカ膜３が残りやすくな
る。シリカ膜３は吸湿性の高い膜であるので、第１の配
線１上の酸化膜２上にシリカ膜３が残っていると、スル
ーホール５の開孔後にスルーホール側壁のシリカ膜３が
水分を吸収し、第２の配線６の成長時に、スルーホール
側壁部で第２の配線が腐食し、抵抗が増大したり、ある
いは断線の原因となる。
μｍ以上の場合、シリカ溶液の表面張力によって、第１
の配線１上の酸化膜２上にシリカ膜３が残りやすくな
る。シリカ膜３は吸湿性の高い膜であるので、第１の配
線１上の酸化膜２上にシリカ膜３が残っていると、スル
ーホール５の開孔後にスルーホール側壁のシリカ膜３が
水分を吸収し、第２の配線６の成長時に、スルーホール
側壁部で第２の配線が腐食し、抵抗が増大したり、ある
いは断線の原因となる。
【０００９】この対策としての第１の手法では、シリカ
膜３のオーバーエッチングによって、シリカ膜３を残し
たい場所である、第１の配線１の端部のシリカ膜３の残
りが少なくなり、結果として第１の配線１の端部での段
差７が大きくなり、シリカ膜を形成する本来の目的であ
る平坦性が損なわれてしまうという問題点がある。平坦
性が悪くなると、図９に示すように、第１の配線１の端
部にできた段差７上での、第２の配線６のエッチング不
足、エッチング残り９による第２の金属配線６Ａ，６Ｂ
間のショートが発生する。
膜３のオーバーエッチングによって、シリカ膜３を残し
たい場所である、第１の配線１の端部のシリカ膜３の残
りが少なくなり、結果として第１の配線１の端部での段
差７が大きくなり、シリカ膜を形成する本来の目的であ
る平坦性が損なわれてしまうという問題点がある。平坦
性が悪くなると、図９に示すように、第１の配線１の端
部にできた段差７上での、第２の配線６のエッチング不
足、エッチング残り９による第２の金属配線６Ａ，６Ｂ
間のショートが発生する。
【００１０】第２の手法では、窒化膜あるいは酸化膜の
成長、その後エッチバックを行うことによって余分な工
程が増え、工期が長くなり、半導体装置の価格が高くな
るという問題点がある。
成長、その後エッチバックを行うことによって余分な工
程が増え、工期が長くなり、半導体装置の価格が高くな
るという問題点がある。
【００１１】本発明の目的は、工程を増すことなくスル
ーホール部において抵抗増大および断線の起こることの
ない配線を有する半導体装置を提供することにある。
ーホール部において抵抗増大および断線の起こることの
ない配線を有する半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
第１の配線の幅が７μｍ以上のときに、第１の配線上の
酸化膜上にシリカ膜を残りにくくするために、第１の配
線の端部のパターンをくし形、中抜き形またはその組み
合わせ形状とするものである。この構成によりシリカ溶
液の塗布時にシリカ溶液が第１の配線上から、第１の配
線のパターンの間に流れ出やすくなる。
第１の配線の幅が７μｍ以上のときに、第１の配線上の
酸化膜上にシリカ膜を残りにくくするために、第１の配
線の端部のパターンをくし形、中抜き形またはその組み
合わせ形状とするものである。この構成によりシリカ溶
液の塗布時にシリカ溶液が第１の配線上から、第１の配
線のパターンの間に流れ出やすくなる。
【００１３】また、配線上の酸化膜上にシリカ膜が残っ
たときのことを考慮して、スルーホールがシリカ膜の残
りの影響を受けないように、スルーホールを第１の配線
のレイアウト端部に配置している。
たときのことを考慮して、スルーホールがシリカ膜の残
りの影響を受けないように、スルーホールを第１の配線
のレイアウト端部に配置している。
【００１４】
【作用】第１の配線の幅が７μｍ以上になると、シリカ
塗布液の表面張力によって第１の配線中央上で、シリカ
塗布膜が残りやすくなる。第１の配線１の幅が５μｍ、
７μｍ、１０μｍ、およびそれ以上の場合について検討
した結果、特に１０μｍ以上の配線幅で第１の配線上の
酸化膜上にシリカ膜が残りやすく、また配線幅７μｍの
場合も、ウェハ上の場所に依存して、特にウェハ外周部
でシリカ膜が残りやすいという結果を得た。残ったシリ
カ塗布膜は、エッチバックによっても完全に除去でき
ず、エッチバック後に残ったシリカ膜がスルーホール開
孔時にスルーホール側壁から露出すると、スルーホール
抵抗の増大、スルーホールでの断線といった問題を引き
起こす。
塗布液の表面張力によって第１の配線中央上で、シリカ
塗布膜が残りやすくなる。第１の配線１の幅が５μｍ、
７μｍ、１０μｍ、およびそれ以上の場合について検討
した結果、特に１０μｍ以上の配線幅で第１の配線上の
酸化膜上にシリカ膜が残りやすく、また配線幅７μｍの
場合も、ウェハ上の場所に依存して、特にウェハ外周部
でシリカ膜が残りやすいという結果を得た。残ったシリ
カ塗布膜は、エッチバックによっても完全に除去でき
ず、エッチバック後に残ったシリカ膜がスルーホール開
孔時にスルーホール側壁から露出すると、スルーホール
抵抗の増大、スルーホールでの断線といった問題を引き
起こす。
【００１５】第１の配線の端部のパターンをくし形、中
抜き形あるいはその組み合わせ形状にしておくことによ
り、シリカ塗布液は配線上の酸化膜上から配線のパター
ン間に向かって流れ込む為、第１の配線上の酸化膜上に
シリカ膜が残りにくくなる。又配線上の酸化膜上にシリ
カ膜が少量残った場合でも、エッチバックによって取り
去られる。さらにエッチバックによってもシリカ膜が取
りきれない場合でも、スルーホールを第１の配線の端部
に配置することで、スルーホール開孔時に、シリカ膜の
影響を受けることがなくなる。
抜き形あるいはその組み合わせ形状にしておくことによ
り、シリカ塗布液は配線上の酸化膜上から配線のパター
ン間に向かって流れ込む為、第１の配線上の酸化膜上に
シリカ膜が残りにくくなる。又配線上の酸化膜上にシリ
カ膜が少量残った場合でも、エッチバックによって取り
去られる。さらにエッチバックによってもシリカ膜が取
りきれない場合でも、スルーホールを第１の配線の端部
に配置することで、スルーホール開孔時に、シリカ膜の
影響を受けることがなくなる。
【００１６】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１は本発明の第１の実施の形態を説明す
る為の第１の配線の端部の上面図である。以下図４の断
面図を併用し製造方法と共に説明する。
て説明する。図１は本発明の第１の実施の形態を説明す
る為の第１の配線の端部の上面図である。以下図４の断
面図を併用し製造方法と共に説明する。
【００１７】まず図１及び図４に示すように、半導体基
板上に形成された酸化膜等からなる絶縁膜１０上にＡｌ
膜、多結晶シリコン膜又はシリサイド膜等を５００ｎｍ
の厚さに形成したのちパターニングし、第１の配線１を
形成する。この時同時に第１の配線１の端部のパターン
をくし形１Ａとする。次にシリカ膜と第１の配線１との
接触を避ける絶縁膜として、又第１の配線の融点を考慮
して、低温（約４００℃）でプラズマ酸化膜２を約６０
０ｎｍの厚さに形成する。次に全面にシリカ溶液を塗布
したのち３００〜４００℃に加熱し、シリカ膜３を形成
することにより、第１の配線１の形成による段差７を緩
和する。この時、配線１上のプラズマ酸化膜２上に不要
なシリカ膜３が残るのでエッチバックして薄くするか取
り去る。第１の配線１の端部のくし形１Ａ上では、シリ
カ塗布液はパターン間（低い部分）に流れ込む為、シリ
カ膜３はほとんど形成されない。わずかに形成されたと
しても、エッチバックにより完全に除去される。
板上に形成された酸化膜等からなる絶縁膜１０上にＡｌ
膜、多結晶シリコン膜又はシリサイド膜等を５００ｎｍ
の厚さに形成したのちパターニングし、第１の配線１を
形成する。この時同時に第１の配線１の端部のパターン
をくし形１Ａとする。次にシリカ膜と第１の配線１との
接触を避ける絶縁膜として、又第１の配線の融点を考慮
して、低温（約４００℃）でプラズマ酸化膜２を約６０
０ｎｍの厚さに形成する。次に全面にシリカ溶液を塗布
したのち３００〜４００℃に加熱し、シリカ膜３を形成
することにより、第１の配線１の形成による段差７を緩
和する。この時、配線１上のプラズマ酸化膜２上に不要
なシリカ膜３が残るのでエッチバックして薄くするか取
り去る。第１の配線１の端部のくし形１Ａ上では、シリ
カ塗布液はパターン間（低い部分）に流れ込む為、シリ
カ膜３はほとんど形成されない。わずかに形成されたと
しても、エッチバックにより完全に除去される。
【００１８】次に第２の配線とシリカ膜３との接触を避
ける為に、再び低温でプラズマ酸化膜４を４００ｎｍの
厚さに形成したのち、パターニングして第１の配線１の
端部のくし形パターン上部にスルーホール５を形成す
る。次にＷ等の金属膜を９００ｎｍの厚さにスパッタ法
で形成したのちパターニングし、第１の配線１に接続す
る第２の配線６を形成する。
ける為に、再び低温でプラズマ酸化膜４を４００ｎｍの
厚さに形成したのち、パターニングして第１の配線１の
端部のくし形パターン上部にスルーホール５を形成す
る。次にＷ等の金属膜を９００ｎｍの厚さにスパッタ法
で形成したのちパターニングし、第１の配線１に接続す
る第２の配線６を形成する。
【００１９】このように構成された第１の実施の形態に
よれば、スルーホール５が形成される部分の第１の配線
はくし形に形成されている為、シリカ膜は完全に除去さ
れ又段差も緩和される。従ってスルーホール５内にシリ
カ膜３が露出することはない為、第２の配線６に腐食、
抵抗の増大及び断線等が生ずることはなくなり、半導体
装置の信頼性は向上したものとなる。
よれば、スルーホール５が形成される部分の第１の配線
はくし形に形成されている為、シリカ膜は完全に除去さ
れ又段差も緩和される。従ってスルーホール５内にシリ
カ膜３が露出することはない為、第２の配線６に腐食、
抵抗の増大及び断線等が生ずることはなくなり、半導体
装置の信頼性は向上したものとなる。
【００２０】図２は本発明の第２の実施の形態を説明す
る為の第１の配線の上面図である。この第２の実施の形
態では第１の配線１の端部は中抜き形１Ｂに形成されて
おり、この中抜き形パターンの周辺の配線上にスルーホ
ール５を形成している。形成方法は第１の実施の形態の
場合と同様である。
る為の第１の配線の上面図である。この第２の実施の形
態では第１の配線１の端部は中抜き形１Ｂに形成されて
おり、この中抜き形パターンの周辺の配線上にスルーホ
ール５を形成している。形成方法は第１の実施の形態の
場合と同様である。
【００２１】このように構成された第２の実施の形態に
おいても、中抜き形１Ｂ近傍上のプラズマ酸化膜上にシ
リカ膜が残るのを防ぐことができる為、第１の実施の形
態の場合と同様の効果が得られる。
おいても、中抜き形１Ｂ近傍上のプラズマ酸化膜上にシ
リカ膜が残るのを防ぐことができる為、第１の実施の形
態の場合と同様の効果が得られる。
【００２２】図３は本発明の第３の実施の形態を説明す
る為の第１の配線の上面図であり、第１の配線の端部を
くし形１Ａと中抜き形１Ｂとのパターン形状に形成しそ
の上部にスルーホール５を設けたものである。この構成
においても第１の実施の形態と同様の効果がある。
る為の第１の配線の上面図であり、第１の配線の端部を
くし形１Ａと中抜き形１Ｂとのパターン形状に形成しそ
の上部にスルーホール５を設けたものである。この構成
においても第１の実施の形態と同様の効果がある。
【００２３】図１〜図４で説明した実施の形態において
は、スルーホール５の形成後に、スルーホールの側壁部
からシリカ膜３の露出を防ぐ為の絶縁膜の成長やエッチ
バックといった工程を必要とすることなく、又シリカ膜
形成の目的である平坦性を保ったままスルーホール側壁
からシリカ膜の露出を防ぐことができる。
は、スルーホール５の形成後に、スルーホールの側壁部
からシリカ膜３の露出を防ぐ為の絶縁膜の成長やエッチ
バックといった工程を必要とすることなく、又シリカ膜
形成の目的である平坦性を保ったままスルーホール側壁
からシリカ膜の露出を防ぐことができる。
【００２４】更に図５に示すように、第１の配線１上の
酸化膜２上にシリカ膜３が残った時のことを考慮して、
その影響を受けないように、図１〜図５に示したよう
に、くし形１Ａ又は中抜き形１Ｂの形成された第１の配
線の端部のみにスルーホール５を形成することにより、
より完全にシリカ膜の影響を防止することが可能であ
る。
酸化膜２上にシリカ膜３が残った時のことを考慮して、
その影響を受けないように、図１〜図５に示したよう
に、くし形１Ａ又は中抜き形１Ｂの形成された第１の配
線の端部のみにスルーホール５を形成することにより、
より完全にシリカ膜の影響を防止することが可能であ
る。
【００２５】尚、上記各実施の形態においては、絶縁膜
上に第１の配線を形成した場合について説明したが、こ
れに限定されるものではなく、半導体基板上に形成され
たものであってよいことは勿論である。
上に第１の配線を形成した場合について説明したが、こ
れに限定されるものではなく、半導体基板上に形成され
たものであってよいことは勿論である。
【００２６】
【発明の効果】本発明における第１の効果は、シリカ膜
による平坦性を保ったまま、第１の配線上の酸化膜上か
らシリカ膜が取り去られることで、スルーホール内部で
の第２の配線の腐食、断線を防ぎ、スルーホール抵抗が
安定することである。その理由は、第１の配線の端部を
くし形、中抜き形あるいはその組み合わせ形状とするこ
とで、第１の配線上の酸化膜上からシリカ溶液が流れ出
て、第１の配線上の酸化膜上にシリカ膜が残りにくくな
り、さらにエッチバックによって残ったシリカ膜が取り
去られるからである。またシリカ膜が残った場合も、ス
ルーホールを第１の配線の端部に配置してあるので、ス
ルーホールがシリカ膜の残りの影響を受けにくくなり、
腐食による抵抗増大、断線が起こりにくくなるからであ
る。
による平坦性を保ったまま、第１の配線上の酸化膜上か
らシリカ膜が取り去られることで、スルーホール内部で
の第２の配線の腐食、断線を防ぎ、スルーホール抵抗が
安定することである。その理由は、第１の配線の端部を
くし形、中抜き形あるいはその組み合わせ形状とするこ
とで、第１の配線上の酸化膜上からシリカ溶液が流れ出
て、第１の配線上の酸化膜上にシリカ膜が残りにくくな
り、さらにエッチバックによって残ったシリカ膜が取り
去られるからである。またシリカ膜が残った場合も、ス
ルーホールを第１の配線の端部に配置してあるので、ス
ルーホールがシリカ膜の残りの影響を受けにくくなり、
腐食による抵抗増大、断線が起こりにくくなるからであ
る。
【００２７】第２の効果は、製造工程が長くならず、ま
た価格が高くならないことである。その理由は、スルー
ホール形成後に絶縁膜の成長、エッチバックといった余
分なプロセスを必要としないからである。
た価格が高くならないことである。その理由は、スルー
ホール形成後に絶縁膜の成長、エッチバックといった余
分なプロセスを必要としないからである。
【図１】本発明の第１の実施の形態を説明する為の第１
の配線端部の上面図。
の配線端部の上面図。
【図２】本発明の第２の実施の形態を説明する為の第１
の配線端部の上面図。
の配線端部の上面図。
【図３】本発明の第３の実施の形態を説明する為の第１
の配線端部の上面図。
の配線端部の上面図。
【図４】本発明の実施の形態を説明する為のスルーホー
ル部の断面図。
ル部の断面図。
【図５】本発明の実施の形態を説明する為のスルーホー
ル部の断面図。
ル部の断面図。
【図６】従来例を説明する為の第１の配線端部の上面
図。
図。
【図７】従来例を説明する為のスルーホール部の断面
図。
図。
【図８】従来例を説明する為のスルーホール部の断面
図。
図。
【図９】従来例の欠点を説明する為の配線の交差部の上
面図。
面図。
１ 第１の配線 １Ａ くし形 １Ｂ 中抜き形 ２ プラズマ酸化膜 ３ シリカ膜 ４ プラズマ酸化膜 ５ スルーホール ６，６Ａ，６Ｂ 第２の配線 ７ 段差 ８ サイドウォール ９ エッチング残り １０ 絶縁膜
Claims (2)
- 【請求項１】 順次形成された少くとも７μｍの幅を有
する第１の配線と層間絶縁膜と第２の配線とを有する半
導体装置において、前記層間絶縁膜に形成されたスルー
ホールを介して前記第２の配線に接続する前記第１の配
線の端部は、くし形又は中抜き形又はこれらの組合せ形
状に形成されていることを特徴とする半導体装置。 - 【請求項２】 くし形又は中抜き形パターンの端部上に
スルーホールを配設した請求項１記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8317600A JPH10163200A (ja) | 1996-11-28 | 1996-11-28 | 半導体装置 |
| EP97120013A EP0845808A2 (en) | 1996-11-28 | 1997-11-14 | Multilayer wiring structure including via holes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8317600A JPH10163200A (ja) | 1996-11-28 | 1996-11-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163200A true JPH10163200A (ja) | 1998-06-19 |
Family
ID=18090024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8317600A Pending JPH10163200A (ja) | 1996-11-28 | 1996-11-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0845808A2 (ja) |
| JP (1) | JPH10163200A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4349742B2 (ja) * | 2000-12-27 | 2009-10-21 | 富士通マイクロエレクトロニクス株式会社 | 回路設計装置、および回路設計方法 |
| US7224063B2 (en) * | 2001-06-01 | 2007-05-29 | International Business Machines Corporation | Dual-damascene metallization interconnection |
| US20040173803A1 (en) * | 2003-03-05 | 2004-09-09 | Advanced Micro Devices, Inc. | Interconnect structure having improved stress migration reliability |
| DE10344605B4 (de) | 2003-09-25 | 2008-09-18 | Infineon Technologies Ag | Leitbahn-Verbindungsstruktur sowie zugehöriges Herstellungsverfahren |
| JP2018129481A (ja) | 2017-02-10 | 2018-08-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1996
- 1996-11-28 JP JP8317600A patent/JPH10163200A/ja active Pending
-
1997
- 1997-11-14 EP EP97120013A patent/EP0845808A2/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0845808A2 (en) | 1998-06-03 |
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Legal Events
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|---|---|---|---|
| A02 | Decision of refusal |
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