JPH10189592A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10189592A JPH10189592A JP35596496A JP35596496A JPH10189592A JP H10189592 A JPH10189592 A JP H10189592A JP 35596496 A JP35596496 A JP 35596496A JP 35596496 A JP35596496 A JP 35596496A JP H10189592 A JPH10189592 A JP H10189592A
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Abstract
(57)【要約】
【課題】ダマシン法による埋め込みＣｕ配線において、
層間絶縁膜中へのＣｕの拡散を防止するためのバリア膜
による層間容量の増大を抑制する。 【解決手段】層間絶縁膜３に形成した溝ＤＴの内面を被
覆するように窒化チタン膜１を形成し、その上にＣｕ膜
２を形成した後、化学的機械研磨（ＣＭＰ）法により溝
ＤＴ内以外の部分のＣｕ膜２及び窒化チタン膜１を除去
する。ＣＭＰ法により表面が陥没した溝ＤＴ内のＣｕ膜
２上に窒化チタンタングステン膜４を形成し、レジスト
エッチバック法により、溝ＤＴ内の表面が陥没したＣｕ
膜２上にのみ窒化チタンタングステン膜４を残す。
層間絶縁膜中へのＣｕの拡散を防止するためのバリア膜
による層間容量の増大を抑制する。 【解決手段】層間絶縁膜３に形成した溝ＤＴの内面を被
覆するように窒化チタン膜１を形成し、その上にＣｕ膜
２を形成した後、化学的機械研磨（ＣＭＰ）法により溝
ＤＴ内以外の部分のＣｕ膜２及び窒化チタン膜１を除去
する。ＣＭＰ法により表面が陥没した溝ＤＴ内のＣｕ膜
２上に窒化チタンタングステン膜４を形成し、レジスト
エッチバック法により、溝ＤＴ内の表面が陥没したＣｕ
膜２上にのみ窒化チタンタングステン膜４を残す。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、埋め込み配線を備える半導体装置の製
造方法に関する。
法に関し、特に、埋め込み配線を備える半導体装置の製
造方法に関する。
【０００２】
【従来の技術】半導体基板上に形成された層間絶縁膜で
あるシリコン酸化膜に溝を形成し、その溝の内面を窒化
チタン等のバリアメタルで被覆し、しかる後、その溝
に、例えば、銅の金属配線を埋め込むという、いわゆる
ダマシン法において、金属配線上面よりＣｕが層間絶縁
膜であるシリコン酸化膜中に拡散し、シリコン酸化膜の
質を低下させるという問題が有り、それを防止するため
にＣｕ配線形成後、Ｃｕ配線上にチタンタングステン窒
化膜等のバリア膜を形成する方法が有効であることが従
来知られている。
あるシリコン酸化膜に溝を形成し、その溝の内面を窒化
チタン等のバリアメタルで被覆し、しかる後、その溝
に、例えば、銅の金属配線を埋め込むという、いわゆる
ダマシン法において、金属配線上面よりＣｕが層間絶縁
膜であるシリコン酸化膜中に拡散し、シリコン酸化膜の
質を低下させるという問題が有り、それを防止するため
にＣｕ配線形成後、Ｃｕ配線上にチタンタングステン窒
化膜等のバリア膜を形成する方法が有効であることが従
来知られている。
【０００３】
【発明が解決しようとする課題】しかし、上述の方法で
は、半導体基板全面にバリア膜が形成されるので、層間
容量が増大し、素子の動作速度を低下させるという問題
が有った。
は、半導体基板全面にバリア膜が形成されるので、層間
容量が増大し、素子の動作速度を低下させるという問題
が有った。
【０００４】そこで、本発明の目的は、ダマシン法に従
って形成したＣｕ配線のバリア膜を層間容量を増大させ
ることなく形成することができる半導体装置の製造方法
を提供することである。
って形成したＣｕ配線のバリア膜を層間容量を増大させ
ることなく形成することができる半導体装置の製造方法
を提供することである。
【０００５】
【課題を解決するための手段】上述した課題を解決する
本発明の半導体装置の製造方法は、半導体基板上に形成
した絶縁膜に溝を形成する第１の工程と、前記溝が形成
された前記絶縁膜上に、前記溝の内面を被覆するように
第１の導電膜を形成する第２の工程と、前記第２の工程
後、前記第１の導電膜上に、前記溝内を埋め込むように
金属配線を形成する第３の工程と、化学的機械研磨法に
より、前記溝内以外の前記金属配線及び前記第１の導電
膜を除去し、更に、前記溝内の前記金属配線の表層を除
去して、前記金属配線近傍の前記絶縁膜の表面に対して
前記金属配線の表面を陥没させ、前記金属配線に凹部を
形成する第４の工程と、前記第４の工程後、前記凹部を
含む前記半導体基板上に第２の導電膜を形成する第５の
工程と、前記凹部内以外に形成された前記第２の導電膜
を除去する第６の工程と、を備える。
本発明の半導体装置の製造方法は、半導体基板上に形成
した絶縁膜に溝を形成する第１の工程と、前記溝が形成
された前記絶縁膜上に、前記溝の内面を被覆するように
第１の導電膜を形成する第２の工程と、前記第２の工程
後、前記第１の導電膜上に、前記溝内を埋め込むように
金属配線を形成する第３の工程と、化学的機械研磨法に
より、前記溝内以外の前記金属配線及び前記第１の導電
膜を除去し、更に、前記溝内の前記金属配線の表層を除
去して、前記金属配線近傍の前記絶縁膜の表面に対して
前記金属配線の表面を陥没させ、前記金属配線に凹部を
形成する第４の工程と、前記第４の工程後、前記凹部を
含む前記半導体基板上に第２の導電膜を形成する第５の
工程と、前記凹部内以外に形成された前記第２の導電膜
を除去する第６の工程と、を備える。
【０００６】また、本発明の別の態様による半導体装置
の製造方法は、半導体基板上に形成した絶縁膜に溝を形
成する第１の工程と、前記溝が形成された前記絶縁膜上
に、前記溝の内面を被覆するように第１の導電膜を形成
する第２の工程と、前記第２の工程後、前記第１の導電
膜上に、前記溝内を埋め込むように金属配線を形成する
第３の工程と、前記溝内以外の前記金属配線及び前記第
１の導電膜を除去する第４の工程と、前記第４の工程
後、前記半導体基板上にフォトレジストを形成する第５
の工程と、前記フォトレジストを露光して、前記金属配
線上のフォトレジストを除去する第６の工程と、前記第
６の工程後、前記フォトレジストをマスクとして前記金
属配線の表層をエッチングにより除去し、前記金属配線
近傍の前記絶縁膜の表面に対して前記金属配線の表面を
陥没させ、前記金属配線に凹部を形成する第７の工程
と、前記凹部を含む前記半導体基板上に第２の導電膜を
形成する第８の工程と、前記凹部内以外に形成された前
記第２の導電膜及び前記フォトレジストを除去する第９
の工程と、を備える。
の製造方法は、半導体基板上に形成した絶縁膜に溝を形
成する第１の工程と、前記溝が形成された前記絶縁膜上
に、前記溝の内面を被覆するように第１の導電膜を形成
する第２の工程と、前記第２の工程後、前記第１の導電
膜上に、前記溝内を埋め込むように金属配線を形成する
第３の工程と、前記溝内以外の前記金属配線及び前記第
１の導電膜を除去する第４の工程と、前記第４の工程
後、前記半導体基板上にフォトレジストを形成する第５
の工程と、前記フォトレジストを露光して、前記金属配
線上のフォトレジストを除去する第６の工程と、前記第
６の工程後、前記フォトレジストをマスクとして前記金
属配線の表層をエッチングにより除去し、前記金属配線
近傍の前記絶縁膜の表面に対して前記金属配線の表面を
陥没させ、前記金属配線に凹部を形成する第７の工程
と、前記凹部を含む前記半導体基板上に第２の導電膜を
形成する第８の工程と、前記凹部内以外に形成された前
記第２の導電膜及び前記フォトレジストを除去する第９
の工程と、を備える。
【０００７】本発明の一態様では、前記第６の工程が、
前記第２の導電膜上にフォトレジストを形成する第７の
工程と、前記フォトレジスト及び前記第２の導電膜を、
前記絶縁膜の表面が露出し、且つ、前記凹部が前記第２
の導電膜により埋まる程度にエッチバックする第８の工
程と、を更に備える。
前記第２の導電膜上にフォトレジストを形成する第７の
工程と、前記フォトレジスト及び前記第２の導電膜を、
前記絶縁膜の表面が露出し、且つ、前記凹部が前記第２
の導電膜により埋まる程度にエッチバックする第８の工
程と、を更に備える。
【０００８】本発明の一態様では、前記第６の工程が、
前記絶縁膜の表面が露出し、且つ、前記凹部が前記第２
の導電膜により埋まる程度に前記第２の導電膜に化学的
機械研磨を行う第７の工程、を更に備える。
前記絶縁膜の表面が露出し、且つ、前記凹部が前記第２
の導電膜により埋まる程度に前記第２の導電膜に化学的
機械研磨を行う第７の工程、を更に備える。
【０００９】本発明の一態様では、前記第２の導電膜
が、多結晶シリコン、窒化チタン及び窒化チタンタング
ステンのうちのいずれか１つである。
が、多結晶シリコン、窒化チタン及び窒化チタンタング
ステンのうちのいずれか１つである。
【００１０】本発明の一態様では、前記第９の工程が、
前記第２の導電膜上に第２のフォトレジストを形成する
第１０の工程と、前記第２のフォトレジスト、前記第２
の導電膜及び前記フォトレジストを、前記絶縁膜の表面
が露出し、且つ、前記凹部が前記第２の導電膜により埋
まる程度にエッチバックする第１１の工程と、を更に備
える。
前記第２の導電膜上に第２のフォトレジストを形成する
第１０の工程と、前記第２のフォトレジスト、前記第２
の導電膜及び前記フォトレジストを、前記絶縁膜の表面
が露出し、且つ、前記凹部が前記第２の導電膜により埋
まる程度にエッチバックする第１１の工程と、を更に備
える。
【００１１】本発明の一態様では、前記第９の工程が、
前記絶縁膜の表面が露出し、且つ、前記凹部が前記第２
の導電膜により埋まる程度に前記第２の導電膜に化学的
機械研磨を行う第１０の工程、を更に備える。
前記絶縁膜の表面が露出し、且つ、前記凹部が前記第２
の導電膜により埋まる程度に前記第２の導電膜に化学的
機械研磨を行う第１０の工程、を更に備える。
【００１２】本発明の一態様では、前記第６の工程で、
前記フォトレジストを全面露光し、前記金属配線による
反射を用いて前記金属配線上のフォトレジストを除去す
る。
前記フォトレジストを全面露光し、前記金属配線による
反射を用いて前記金属配線上のフォトレジストを除去す
る。
【００１３】
【実施例】次に、本発明の実施例を図面を参照して説明
する。
する。
【００１４】図１（ａ）〜（ｄ）は、本発明の第１の実
施例を説明するために工程順に示した半導体基板の断面
図である。
施例を説明するために工程順に示した半導体基板の断面
図である。
【００１５】まず、図１（ａ）に示すように、シリコン
半導体基板１０の上に、層間絶縁膜となるシリコン酸化
膜３を形成した後、シリコン酸化膜３の表面にフォトリ
ソグラフィー技術及びエッチング技術を用いて、深さ
０．５μｍ程度の配線形成用パターンを有する溝ＤＴを
形成する。次に、溝ＤＴを含むシリコン酸化膜３の上に
スパッタ法により厚さ０．１μｍ程度のバリアメタル
（ＴｉＮ）膜１及びＣｕ膜２を順次形成する。なお、Ｃ
ｕ膜２は、Ｃｕに限らず、金属ならば良く、例えば、Ａ
ｌを用いても良い。
半導体基板１０の上に、層間絶縁膜となるシリコン酸化
膜３を形成した後、シリコン酸化膜３の表面にフォトリ
ソグラフィー技術及びエッチング技術を用いて、深さ
０．５μｍ程度の配線形成用パターンを有する溝ＤＴを
形成する。次に、溝ＤＴを含むシリコン酸化膜３の上に
スパッタ法により厚さ０．１μｍ程度のバリアメタル
（ＴｉＮ）膜１及びＣｕ膜２を順次形成する。なお、Ｃ
ｕ膜２は、Ｃｕに限らず、金属ならば良く、例えば、Ａ
ｌを用いても良い。
【００１６】次に、図１（ｂ）に示すように、化学的機
械研磨（ＣＭＰ）処理を行い、シリコン酸化膜３の表面
を露出させ、更に、Ｃｕ膜２の表層を陥没させて、Ｃｕ
膜２近傍のシリコン酸化膜３表面よりもＣｕ膜２の表面
の方を低くする。このように、Ｃｕ等の金属は、シリコ
ン酸化膜３やバリアメタル（ＴｉＮ）膜１に比し柔らか
いので、ＣＭＰ処理を施すと、周囲のシリコン酸化膜３
やバリアメタル（ＴｉＮ）膜１の表面よりもやや削れ具
合が大きい。
械研磨（ＣＭＰ）処理を行い、シリコン酸化膜３の表面
を露出させ、更に、Ｃｕ膜２の表層を陥没させて、Ｃｕ
膜２近傍のシリコン酸化膜３表面よりもＣｕ膜２の表面
の方を低くする。このように、Ｃｕ等の金属は、シリコ
ン酸化膜３やバリアメタル（ＴｉＮ）膜１に比し柔らか
いので、ＣＭＰ処理を施すと、周囲のシリコン酸化膜３
やバリアメタル（ＴｉＮ）膜１の表面よりもやや削れ具
合が大きい。
【００１７】次に、図１（ｃ）に示すように、スパッタ
方により、Ｃｕ膜２のバリア膜となる厚さ０．３μｍ程
度のチタンタングステン窒化膜４を形成する。次に、レ
ジスト膜５を厚さ１μｍ程度に形成する。
方により、Ｃｕ膜２のバリア膜となる厚さ０．３μｍ程
度のチタンタングステン窒化膜４を形成する。次に、レ
ジスト膜５を厚さ１μｍ程度に形成する。
【００１８】次に、図１（ｄ）に示すように、Ａｒスパ
ッタ法によりエッチバックを行い、Ｃｕ膜２上のみチタ
ンタングステン窒化膜４を残す。なお、バリア膜となる
チタンタングステン窒化膜４の代わりに、チタン窒化膜
若しくは多結晶シリコン膜を用いても良い。このよう
に、チタンタングステン窒化膜４上にレジスト膜５を塗
布することにより、Ｃｕ膜２上のチタンタングステン窒
化膜４の陥没部分がレジスト膜５で埋められ、表面が平
坦になるので、図１（ｄ）に示す工程においてエッチバ
ック処理を施した場合、Ｃｕ膜２上にのみチタンタング
ステン窒化膜４を残存させることができる。
ッタ法によりエッチバックを行い、Ｃｕ膜２上のみチタ
ンタングステン窒化膜４を残す。なお、バリア膜となる
チタンタングステン窒化膜４の代わりに、チタン窒化膜
若しくは多結晶シリコン膜を用いても良い。このよう
に、チタンタングステン窒化膜４上にレジスト膜５を塗
布することにより、Ｃｕ膜２上のチタンタングステン窒
化膜４の陥没部分がレジスト膜５で埋められ、表面が平
坦になるので、図１（ｄ）に示す工程においてエッチバ
ック処理を施した場合、Ｃｕ膜２上にのみチタンタング
ステン窒化膜４を残存させることができる。
【００１９】或いは、図１（ｃ）に示す工程において、
チタンタングステン窒化膜４を形成した後、レジスト膜
５を塗布せずにＣＭＰでチタンタングステン窒化膜４を
研磨することにより、シリコン酸化膜３表面を露出さ
せ、Ｃｕ膜２上にのみチタンタングステン窒化膜４を残
しても良い。
チタンタングステン窒化膜４を形成した後、レジスト膜
５を塗布せずにＣＭＰでチタンタングステン窒化膜４を
研磨することにより、シリコン酸化膜３表面を露出さ
せ、Ｃｕ膜２上にのみチタンタングステン窒化膜４を残
しても良い。
【００２０】図２（ａ）〜（ｅ）は、本発明の第２の実
施例を説明するために工程順に示した半導体基板の断面
図である。
施例を説明するために工程順に示した半導体基板の断面
図である。
【００２１】まず、図２（ａ）に示すように、シリコン
半導体基板１０の上にシリコン酸化膜３を形成した後、
シリコン酸化膜３の表面に、フォトリソグラフィー技術
及びエッチング技術を用いて、深さ０．５μｍ程度の配
線形成用パターンを有する溝ＤＴを形成する。次に、溝
ＤＴを含むシリコン酸化膜３の上にスパッタ法により厚
さ０．１μｍ程度のバリアメタル（ＴｉＮ）膜１及びＣ
ｕ膜２を順次形成する。しかる後、化学的機械研磨（Ｃ
ＭＰ）処理を行い、シリコン酸化膜３の表面を露出させ
る。
半導体基板１０の上にシリコン酸化膜３を形成した後、
シリコン酸化膜３の表面に、フォトリソグラフィー技術
及びエッチング技術を用いて、深さ０．５μｍ程度の配
線形成用パターンを有する溝ＤＴを形成する。次に、溝
ＤＴを含むシリコン酸化膜３の上にスパッタ法により厚
さ０．１μｍ程度のバリアメタル（ＴｉＮ）膜１及びＣ
ｕ膜２を順次形成する。しかる後、化学的機械研磨（Ｃ
ＭＰ）処理を行い、シリコン酸化膜３の表面を露出させ
る。
【００２２】次に、図２（ｂ）に示すように、レジスト
膜５を形成し、Ｃｕ膜２の反射による全面露光を行う。
膜５を形成し、Ｃｕ膜２の反射による全面露光を行う。
【００２３】次に、図２（ｃ）に示すように、Ｃｕ膜２
上以外にのみレジスト膜５を残してＣｕ膜２のエッチン
グを行い、Ｃｕ膜２の上に窪みを付ける。
上以外にのみレジスト膜５を残してＣｕ膜２のエッチン
グを行い、Ｃｕ膜２の上に窪みを付ける。
【００２４】次に、図２（ｄ）に示すように、半導体基
板１０全面に、バリア膜４としてシリコン窒化膜或いは
ポリシリコン膜を堆積させる。
板１０全面に、バリア膜４としてシリコン窒化膜或いは
ポリシリコン膜を堆積させる。
【００２５】次に、図２（ｅ）に示すように、化学的機
械研磨を行い、Ｃｕ配線上以外のレジスト膜５及びバリ
ア膜４を除去することで、Ｃｕ膜２上にのみバリア膜４
を残す。この結果、シリコン酸化膜３上にレジスト膜５
が除去しきれずに残存している場合には、アッシング処
理によりレジスト膜５を除去する。
械研磨を行い、Ｃｕ配線上以外のレジスト膜５及びバリ
ア膜４を除去することで、Ｃｕ膜２上にのみバリア膜４
を残す。この結果、シリコン酸化膜３上にレジスト膜５
が除去しきれずに残存している場合には、アッシング処
理によりレジスト膜５を除去する。
【００２６】また、図２（ｄ）に示す工程後、バリア膜
４上にレジスト膜（不図示）を塗布し、レジスト膜５に
よる段差を緩和して表面を平坦化した後、エッチバック
処理を施して、Ｃｕ配線上以外のレジスト膜５及びバリ
ア膜４を除去することで、Ｃｕ膜２上にのみバリア膜４
を残しても良い。
４上にレジスト膜（不図示）を塗布し、レジスト膜５に
よる段差を緩和して表面を平坦化した後、エッチバック
処理を施して、Ｃｕ配線上以外のレジスト膜５及びバリ
ア膜４を除去することで、Ｃｕ膜２上にのみバリア膜４
を残しても良い。
【００２７】
【発明の効果】本発明により、例えば、ダマシン法に従
って形成されたＣｕ等の金属配線において、金属配線の
上面のみをチタンタングステン窒化膜で被覆することに
より、この金属配線上面からＣｕ等が層間絶縁膜中へ拡
散することを防ぐことができ、且つ、層間容量の増大が
抑制され、素子の動作速度低下を防ぐことができる。
って形成されたＣｕ等の金属配線において、金属配線の
上面のみをチタンタングステン窒化膜で被覆することに
より、この金属配線上面からＣｕ等が層間絶縁膜中へ拡
散することを防ぐことができ、且つ、層間容量の増大が
抑制され、素子の動作速度低下を防ぐことができる。
【図１】本発明の第１の実施例を説明するために工程順
に示した断面図である。
に示した断面図である。
【図２】本発明の第２の実施例を説明するために工程順
に示した断面図である。
に示した断面図である。
１ バリアメタル ２ Ｃｕ配線 ３ シリコン酸化膜 ４ チタンタングステン窒化膜（バリア膜） ５ レジスト １０ シリコン半導体基板 ＤＴ 溝
Claims (8)
- 【請求項１】 半導体基板上に形成した絶縁膜に溝を形
成する第１の工程と、 前記溝が形成された前記絶縁膜上に、前記溝の内面を被
覆するように第１の導電膜を形成する第２の工程と、 前記第２の工程後、前記第１の導電膜上に、前記溝内を
埋め込むように金属配線を形成する第３の工程と、 化学的機械研磨法により、前記溝内以外の前記金属配線
及び前記第１の導電膜を除去し、更に、前記溝内の前記
金属配線の表層を除去して、前記金属配線近傍の前記絶
縁膜の表面に対して前記金属配線の表面を陥没させ、前
記金属配線に凹部を形成する第４の工程と、 前記第４の工程後、前記凹部を含む前記半導体基板上に
第２の導電膜を形成する第５の工程と、 前記凹部内以外に形成された前記第２の導電膜を除去す
る第６の工程と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に形成した絶縁膜に溝を形
成する第１の工程と、 前記溝が形成された前記絶縁膜上に、前記溝の内面を被
覆するように第１の導電膜を形成する第２の工程と、 前記第２の工程後、前記第１の導電膜上に、前記溝内を
埋め込むように金属配線を形成する第３の工程と、 前記溝内以外の前記金属配線及び前記第１の導電膜を除
去する第４の工程と、 前記第４の工程後、前記半導体基板上にフォトレジスト
を形成する第５の工程と、 前記フォトレジストを露光して、前記金属配線上のフォ
トレジストを除去する第６の工程と、 前記第６の工程後、前記フォトレジストをマスクとして
前記金属配線の表層をエッチングにより除去し、前記金
属配線近傍の前記絶縁膜の表面に対して前記金属配線の
表面を陥没させ、前記金属配線に凹部を形成する第７の
工程と、 前記凹部を含む前記半導体基板上に第２の導電膜を形成
する第８の工程と、 前記凹部内以外に形成された前記第２の導電膜及び前記
フォトレジストを除去する第９の工程と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１において、前記第６の工程が、
前記第２の導電膜上にフォトレジストを形成する第７の
工程と、 前記フォトレジスト及び前記第２の導電膜を、前記絶縁
膜の表面が露出し、且つ、前記凹部が前記第２の導電膜
により埋まる程度にエッチバックする第８の工程と、 を更に備えることを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１において、前記第６の工程が、
前記絶縁膜の表面が露出し、且つ、前記凹部が前記第２
の導電膜により埋まる程度に前記第２の導電膜に化学的
機械研磨を行う第７の工程、 を更に備えることを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１又は２において、前記第２の導
電膜が、多結晶シリコン、窒化チタン及び窒化チタンタ
ングステンのうちのいずれか１つであることを特徴とす
る半導体装置の製造方法。 - 【請求項６】 請求項２において、前記第９の工程が、
前記第２の導電膜上に第２のフォトレジストを形成する
第１０の工程と、 前記第２のフォトレジスト、前記第２の導電膜及び前記
フォトレジストを、前記絶縁膜の表面が露出し、且つ、
前記凹部が前記第２の導電膜により埋まる程度にエッチ
バックする第１１の工程と、 を更に備えることを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項２において、前記第９の工程が、
前記絶縁膜の表面が露出し、且つ、前記凹部が前記第２
の導電膜により埋まる程度に前記第２の導電膜に化学的
機械研磨を行う第１０の工程、 を更に備えることを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項２において、前記第６の工程で、
前記フォトレジストを全面露光し、前記金属配線による
反射を用いて前記金属配線上のフォトレジストを除去す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35596496A JPH10189592A (ja) | 1996-12-25 | 1996-12-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35596496A JPH10189592A (ja) | 1996-12-25 | 1996-12-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189592A true JPH10189592A (ja) | 1998-07-21 |
Family
ID=18446639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35596496A Withdrawn JPH10189592A (ja) | 1996-12-25 | 1996-12-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10189592A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6251774B1 (en) | 1998-11-10 | 2001-06-26 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| KR20010061017A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 반도체 소자의 금속배선 형성방법 |
| KR100309474B1 (ko) * | 1999-11-05 | 2001-11-02 | 박종섭 | 금속배선 형성방법 |
| US6492260B1 (en) * | 1998-12-02 | 2002-12-10 | Samsung Electronics Co., Ltd. | Method of fabricating damascene metal wiring |
| KR100367734B1 (ko) * | 2000-01-27 | 2003-01-10 | 주식회사 하이닉스반도체 | 반도체 소자의 배선형성 방법 |
| KR100419021B1 (ko) * | 2001-03-30 | 2004-02-19 | 주식회사 하이닉스반도체 | 반도체소자의 구리 배선 제조방법 |
| US6709973B1 (en) | 1998-12-18 | 2004-03-23 | Rohm Co., Ltd | Method of fabricating semiconductor device |
| KR20040041879A (ko) * | 2002-11-12 | 2004-05-20 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100462762B1 (ko) * | 2002-06-18 | 2004-12-20 | 동부전자 주식회사 | 반도체 소자의 구리 배선 형성 방법 |
-
1996
- 1996-12-25 JP JP35596496A patent/JPH10189592A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6251774B1 (en) | 1998-11-10 | 2001-06-26 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| US6492260B1 (en) * | 1998-12-02 | 2002-12-10 | Samsung Electronics Co., Ltd. | Method of fabricating damascene metal wiring |
| US6709973B1 (en) | 1998-12-18 | 2004-03-23 | Rohm Co., Ltd | Method of fabricating semiconductor device |
| KR100309474B1 (ko) * | 1999-11-05 | 2001-11-02 | 박종섭 | 금속배선 형성방법 |
| KR20010061017A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 반도체 소자의 금속배선 형성방법 |
| KR100367734B1 (ko) * | 2000-01-27 | 2003-01-10 | 주식회사 하이닉스반도체 | 반도체 소자의 배선형성 방법 |
| KR100419021B1 (ko) * | 2001-03-30 | 2004-02-19 | 주식회사 하이닉스반도체 | 반도체소자의 구리 배선 제조방법 |
| KR100462762B1 (ko) * | 2002-06-18 | 2004-12-20 | 동부전자 주식회사 | 반도체 소자의 구리 배선 형성 방법 |
| KR20040041879A (ko) * | 2002-11-12 | 2004-05-20 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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