JPH10200909A - 順次走査変換回路 - Google Patents

Abstract

(57)【要約】 【課題】 光電変換部に蓄積した奇数ラインの信号群と
偶数ラインの信号群を異なるタイミングで読み出し、１
フィールド期間内に、全ての信号の出力を行うためのタ
イミングが、前記奇数ラインの信号群の全てを出力する
タイミングと前記偶数ラインの信号群の全てを出力する
タイミングとで異なる撮像素子からの出力の順次走査系
映像信号の順序を並べかえる順次走査変換回路におい
て、この回路のメモリ容量を削減し、低コスト化、低電
力化を実現することを目的とする。 【解決手段】 順次走査系映像信号を蓄積するメモリ手
段と、前記メモリ手段への順次走査系映像信号の書き込
みおよび読み出しタイミングを接近させ、入力の同期信
号とは異なった補正同期信号に合致した並べ変えを行う
メモリ制御手段とを備えることにより、メモリの効率を
上げ、必要なメモリ容量を削減することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、順次走査方式に対
応する撮像装置における順次走査変換回路に関するもの
である。

【０００２】

【従来の技術】近年、EDTV2 （Extended Definition TV
2) などで順次走査動作の撮像装置が必要になってい
る。また、順次走査動作を実現するために新しいフレー
ムインターライントランスファ型Charge Coupled Devic
e 撮像素子（以下、撮像素子と略す）が提案されてい
る。

【０００３】図５は上記撮像素子の内部構成を示した構
成図である。撮像素子２１は、複数の奇数ライン光電変
換部９と偶数ライン光電変換部１０を交互に配置し、垂
直に交互に配置された奇数ライン光電変換部９と偶数ラ
イン光電変換部１０が接続される垂直転送ライン１１を
設け、これら垂直転送ライン１１に接続される奇数ライ
ン記憶エリア１２を設け、この奇数ライン記憶エリア１
２に接続される偶数ライン記憶エリア１３を設け、奇数
ライン記憶エリア１２と偶数ライン記憶エリア１３に接
続される水平転送ライン１４を設けて構成されている。

【０００４】図６は撮像素子２１の撮像信号出力を示し
た信号タイミング図である。以下、図５，図６を参照し
ながらこの新しい撮像素子２１の動作について説明す
る。偶数ライン光電変換部１０で変換された信号（電
荷）は、第１の読み出しパルスにより垂直転送ライン１
１に転送され、転送された信号は高速転送パルスにより
奇数ライン記憶エリア１２に転送される。その後、奇数
ライン光電変換部９で変換された信号（電荷）は第２の
読み出しパルスにより垂直転送ライン１１に転送され、
その後、高速転送パルスにより奇数ライン記憶エリア１
２に記憶された偶数ライン信号を偶数ライン記憶エリア
１３に転送するとともに垂直転送ライン１１に転送され
た奇数ライン信号を奇数ライン記憶エリア１２に転送す
る。その後、偶数ライン記憶エリア１３と奇数ライン記
憶エリア１２に転送された信号は水平ブランキング期間
に１ラインずつ水平転送ライン１４に転送され、水平転
送ライン１４に転送された信号は水平転送パルスにより
水平走査に同期して順次撮像素子２１の出力として出力
される。

【０００５】なお、偶数ライン光電変換部１０と奇数ラ
イン光電変換部９からの信号の読み出しは垂直ブランキ
ング期間内に行われる。また、水平転送ライン１４から
の全ての信号の出力は１フィールド期間内に行われる。

【０００６】このような動作の撮像信号出力は図６で示
されるものとなる。つまり、１フィールドの約半分の期
間で奇数ラインの信号の全てが出力され、残りの半分の
期間で偶数ラインの信号の全てが出力される順次走査系
映像信号となる。

【０００７】図７は上記構成の撮像素子２１の順次走査
系映像信号を時間伸長された２系統の飛び越し走査信号
に変換する従来の順次走査変換回路の構成を示すブロッ
ク図である。

【０００８】図７において、１，２，３，４は撮像素子
２１の順次走査系映像信号を記憶するメモリ回路、５は
それぞれのメモリ回路１，２，３，４を制御するメモリ
制御回路、６，７はメモリ回路１，２，３，４の出力を
切り替えるセレクタ回路である。

【０００９】図８は従来の順次走査変換回路の入力信号
タイミング、メモリ制御信号タイミング、出力信号タイ
ミングを模式的に示した信号タイミング図である。以
下、図７，図８を用いて従来の順次走査変換回路の動作
について説明する。

【００１０】上記撮像素子２１から、図８の順次走査系
映像信号が得られ、メモリ回路１，２，３，４に入力さ
れ、メモリ制御回路５から出力される書き込み制御信号
に応じてそれぞれのメモリ回路１，２，３，４に順に書
き込みされ、メモリ制御回路５から出力される読み出し
制御信号に応じてそれぞれのメモリ回路１，２，３，４
から読み出される。

【００１１】すなわち、たとえばＡフィールド期間にお
いては、偶数ライン信号はメモリ回路１に、奇数ライン
信号はメモリ回路３に書き込まれ、同時にＡフィールド
の前のフィールドで既に書き込まれているメモリ回路２
およびメモリ回路４のデータを書き込みデータレートの
１／２のデータレートで読み出している。この時セレク
タ回路６，７はメモリ回路２、メモリ回路４の方を選択
している。

【００１２】Ｂフィールド期間においては、偶数ライン
信号はメモリ回路４に、奇数ライン信号はメモリ回路２
に書き込まれ、同時にＡフィールドで既に書き込まれて
いるメモリ回路１およびメモリ回路３のデータを書き込
みデータレートの１／２のデータレートで読み出してい
る。この時セレクタ回路６，７はメモリ回路１、メモリ
回路３の方を選択している。したがって、セレクタ回路
６から出力される飛び越し走査系映像信号１、およびセ
レクタ回路７から出力される飛び越し走査系映像信号２
には、互いに補い合う２系統の飛び越し走査信号が出力
され、順次走査系の映像信号の変換が行われる。

【００１３】

【発明が解決しようとする課題】しかしながら、上記構
成の撮像素子２１を用いた従来の順次走査変換回路で
は、書き込み用および読み出し用としてそれぞれ１フィ
ールド分のメモリ容量が必要であるため、順次走査変換
回路の回路規模が大きくなり、コストや消費電力が大き
く、また回路による遅延量も大きいという問題点を有し
ていた。

【００１４】本発明はこのような順次走査変換回路にお
いて、順次走査変換を行う回路のメモリ容量を削減し、
低コスト化、低電力化を実現することを目的とする。

【００１５】

【課題を解決するための手段】本発明の順次走査変換回
路においては、奇数ライン光電変換部に蓄積した奇数ラ
インの信号群と偶数ライン光電変換部に蓄積した偶数ラ
インの信号群を異なるタイミングで読み出し、１フィー
ルド期間内で、前記奇数ラインの信号群の全てを出力す
るタイミングと前記偶数ラインの信号群の全てを出力す
るタイミングが異なる撮像素子から出力される順次走査
系映像信号の変換を行う順次走査変換回路であって、前
記順次走査系映像信号を蓄積するメモリ回路と、前記順
次走査系映像信号の同期信号と順次走査系映像信号の出
力期間に応じて、前記同期信号とは異なる補正飛び越し
同期信号を生成する同期信号補正回路と、前記各メモリ
回路への順次走査系映像信号の書き込みおよび読み出し
タイミングを接近させ、前記同期信号補正回路から入力
した補正飛び越し同期信号に合致した２系統の飛び越し
走査系映像信号を生成するメモリ制御手段とを備えたこ
とを特徴としたものである。

【００１６】この本発明によれば、順次走査変換を行う
回路のメモリ容量を削減し、低コスト化、低電力化を実
現する順次走査変換回路が得られる。

【００１７】

【発明の実施の形態】本発明の請求項１に記載の発明
は、奇数ライン光電変換部に蓄積した奇数ラインの信号
群と偶数ライン光電変換部に蓄積した偶数ラインの信号
群を異なるタイミングで読み出し、１フィールド期間内
で、前記奇数ラインの信号群の全てを出力するタイミン
グと前記偶数ラインの信号群の全てを出力するタイミン
グが異なる撮像素子から出力される順次走査系映像信号
の変換を行う順次走査変換回路であって、前記順次走査
系映像信号を蓄積するメモリ回路と、前記順次走査系映
像信号の同期信号と順次走査系映像信号の出力期間に応
じて、前記同期信号とは異なる補正飛び越し同期信号を
生成する同期信号補正回路と、前記各メモリ回路への順
次走査系映像信号の書き込みおよび読み出しタイミング
を接近させ、前記同期信号補正回路から入力した補正飛
び越し同期信号に合致した２系統の飛び越し走査系映像
信号を生成するメモリ制御手段とを備えたことを特徴と
したものであり、各メモリ回路への書き込みおよび読み
出しタイミングを接近させることにより入力の同期信号
とは異なる補正飛び越し同期信号に合致した２系統の飛
び越し走査系映像信号が生成されるという作用を有す
る。

【００１８】請求項２に記載の発明は、奇数ライン光電
変換部に蓄積した奇数ラインの信号群と偶数ライン光電
変換部に蓄積した偶数ラインの信号群を異なるタイミン
グで読み出し、１フィールド期間内で、前記奇数ライン
の信号群の全てを出力するタイミングと前記偶数ライン
の信号群の全てを出力するタイミングが異なる撮像素子
から出力される順次走査系映像信号の変換を行う順次走
査変換回路であって、前記順次走査系映像信号の偶数ラ
インの信号群を蓄積する第１メモリ回路と、前記順次走
査系映像信号の奇数ラインの信号群を蓄積する第２メモ
リ回路と、前記順次走査系映像信号の同期信号と順次走
査系映像信号の出力期間に応じて、前記同期信号とは異
なる補正飛び越し同期信号を生成する同期信号補正回路
と、前記第１メモリ回路と第２メモリ回路を前記順次走
査系映像信号の同期信号に合わせて前記各信号群の書き
込みを行い、補正同期信号に合致して、第１メモリ回路
と第２メモリ回路から交互に偶数ラインの信号と奇数ラ
インの信号を読み出し、１系統の走査系映像信号を生成
するメモリ制御手段とを備えたことを特徴としたもので
あり、補正同期信号に合致して、第１メモリ回路と第２
メモリ回路から交互に偶数ラインの信号と奇数ラインの
信号を読み出すことにより、１系統の走査系映像信号が
生成されるという作用を有する。

【００１９】以下、本発明の実施の形態を図面に基づい
て説明する。 （実施の形態１）図１は本発明の実施の形態１における
順次走査変換回路の構成を示すブロック図である。

【００２０】図１において、１，２は上記撮像素子２１
の順次走査系映像信号を蓄積するメモリ回路、６は撮像
素子２１の順次走査系映像信号の同期信号を入力し、こ
の同期信号とは異なる補正飛び越し走査同期信号を生成
し、メモリ制御回路５および後段の信号処理部へ出力す
る同期信号補正回路である。メモリ制御回路５は、順次
走査系映像信号の同期信号と同期信号補正回路６から出
力された補正飛び越し走査同期信号に応じて、補正飛び
越し走査同期信号に合致した２系統の飛び越し走査系映
像信号を出力するようメモリ回路１およびメモリ回路２
を制御する。

【００２１】以上のように構成された順次走査変換回路
について、以下、図２に基づいてメモリ制御回路５のメ
モリ制御を詳細に説明する。図２は実施の形態１におけ
る順次走査変換回路の入力信号タイミング、メモリ制御
信号タイミング、出力信号タイミングを模式的に示した
タイミング図である。

【００２２】メモリ制御回路５のメモリ制御信号（書き
込み信号、読み出し信号）に応じて、メモリ回路１は、
たとえば図２に示すように、Ａフィールド期間に、偶数
ライン信号を書き込み、奇数ライン信号が入力されると
きに書き込みの１／２のデータレートで読み出しを開始
する。読み出し期間は、ＡフィールドとＢフィールド間
にブランキング期間があるため、Ｂフィールドの偶数ラ
イン信号が入力されている期間中に終了する。Ｂフィー
ルドの奇数ライン信号が入力される時には、既にメモリ
回路１に書き込まれている信号は読み出しを終了してい
るため、書き込みアドレスをリセットし、メモリ先頭ア
ドレスより上書きを開始する。Ｂフィールド奇数ライン
の書き込みを開始するとすぐに書き込んだ奇数ライン信
号の読み出しを書き込みの１／２のデータレートで開始
する。書き込みのデータレートの方が速いために、読み
出しアドレスが書き込みアドレスを追い抜くことはな
い。Ｂフィールドのブランキング期間では読み出しのみ
続行し、書き込みメモリアドレスはメモリ先頭アドレス
にリセットしておく。Ｃフィールドの偶数ラインが入力
されると、再びメモリ先頭より書き込みを行うが、メモ
リ先頭付近に書き込まれているデータは既に読み出し完
了しているので、上書きを行っても良い。書き込みデー
タレートは読み出しデータレートより速いため、書き込
みアドレスは読み出しアドレスにどんどん接近していく
が、書き込みアドレスが読み出しアドレスに追いつく前
に、全ての読み出しを終了する。

【００２３】以上のサイクルを繰り返し、メモリ回路１
より図２に示す飛び越し走査系信号１なる出力が得られ
る。同様にメモリ回路２では、メモリ回路１の動作の１
フィールドずれた動作を行っている。すなわち、Ａフィ
ールドの偶数ライン信号が入力されている時は、既に書
き込まれたデータを書き込みの１／２のデータレートで
読み出し中で、Ａフィールドの偶数ライン信号が入力さ
れている期間中に終了する。Ａフィールドの奇数ライン
信号が入力される時には、既にメモリ回路２に書き込ま
れている信号は読み出しを終了しているため、書き込み
アドレスをリセットし、メモリ先頭アドレスより上書き
を開始する。Ａフィールド奇数ラインの書き込みを開始
するとすぐに書き込んだ奇数ライン信号の読み出しを書
き込みの１／２のデータレートで開始する。書き込みの
データレートの方が速いために、読み出しアドレスが書
き込みアドレスを追い抜くことはない。Ａフィールドの
ブランキング期間では読み出しのみ続行し、書き込みメ
モリアドレスはメモリ先頭アドレスにリセットしてお
く。Ｂフィールドの偶数ライン信号が入力されると、再
びメモリ先頭より書き込みを行うが、メモリ先頭付近に
書き込まれているデータは既に読み出し完了しているの
で、上書きを行っても良い。書き込みデータレートは読
み出しデータレートより速いため、書き込みアドレスは
読み出しアドレスにどんどん接近していくが、書き込み
アドレスが読み出しアドレスに追いつく前に、全ての読
み出しを終了する。さらにＢフィールドの奇数ライン信
号が入力されるタイミングで、既に書き込みを終了して
いるＢフィールドの偶数ライン信号の読み出しを開始す
る。

【００２４】以上のサイクルを繰り返し、メモリ回路２
より図２に示す飛び越し走査系信号２なる出力が得られ
る。以上のように本実施の形態１によれば、メモリ回路
１，２への書き込みおよび読み出しタイミングを接近さ
せ、順次走査系映像信号の同期信号とは異なった補正飛
び越し走査同期信号に合致した並べ変えを行うことによ
り、順次走査系映像信号が時間伸長された２系統の飛び
越し走査信号を得ることができ、また必要なメモリ容量
を削減することができ、メモリの効率を上げることがで
きる。また同時に、順次走査変換における回路遅延も少
なくすることができる。

【００２５】なお、実施の形態におけるメモリ制御は飛
び越し走査系映像信号１および２ともに各フィールドご
とに奇数ライン、偶数ラインを出力する形態としたが、
これに限るものではなく、毎フィールドとも飛び越し走
査系映像信号１は奇数ライン信号、飛び越し走査系映像
信号２は偶数ライン信号でも良く、またその逆でも良
い。

【００２６】また、同期信号補正回路６とメモリ制御回
路５は分離されている必要はなく、メモリ制御回路５中
に同期信号補正機能が含まれるメモリ制御手段でも良
い。 （実施の形態２）以下、本発明の実施の形態２につい
て、図面を参照しながら説明する。

【００２７】図３は本発明の実施の形態２における順次
走査変換回路の構成を示すブロック図である。実施の形
態１と同一の構成には同一の符号を付して説明を省略す
る。メモリ制御回路５’は、順次走査系映像信号の同期
信号と同期信号補正回路６から出力された補正飛び越し
走査同期信号に応じて、補正飛び越し走査同期信号に合
致した奇数系映像信号１および偶数系映像信号２を出力
するようメモリ回路１および２を制御する。奇数系映像
信号１および偶数系映像信号２は、セレクタ回路７でセ
レクトされ順次走査変換後の映像信号として出力され
る。

【００２８】実施の形態１との重要な相違点は、１系統
の順次走査変換後の映像信号しか出力されていないこと
である。すなわち、出力データレートは入力データレー
トと等しいという点である。

【００２９】以上のように構成された順次走査変換回路
について、以下、図４に基づいてメモリ制御回路５’の
メモリ制御を詳細に説明する。図４は実施の形態２にお
ける順次走査変換回路の入力信号タイミング、メモリ制
御信号タイミング、出力信号タイミングを模式的に示し
たタイミング図である。補正飛び越し走査同期信号は、
実施の形態１と同様に出力される。

【００３０】メモリ回路１は、たとえば図４に示すよう
に、Ａフィールド期間に、偶数ライン信号を書き込み、
奇数ライン信号が入力されるときに書き込み時と同じデ
ータレートで、１ライン毎に読み出しを開始する。読み
出し期間は、ＡフィールドとＢフィールド間にブランキ
ング期間があるため、Ｂフィールドの偶数ライン信号が
入力されている期間中に終了する。Ｂフィールドの偶数
ライン信号が入力されると、再びメモリ先頭より書き込
みを行うが、メモリ先頭付近に書き込まれているデータ
は既に読み出し完了しているので、上書きを行っても良
い。読み出しは１ライン毎に読み出したり停止したりす
るため、書き込みアドレスは読み出しアドレスにどんど
ん接近していくが、書き込みアドレスが読み出しアドレ
スに追いつく前に、全ての読み出しを終了する。

【００３１】以上のサイクルを繰り返し、メモリ回路１
より偶数ライン信号が１ラインおきに出力される。同様
にメモリ回路２では、奇数ラインを変換している。すな
わち、Ａフィールドの偶数ライン信号が入力されている
時は、既に書き込まれた奇数ライン信号を書き込みと同
じデータレートで、１ライン毎に偶数ライン信号の読み
出しタイミングと１ライン分期間をずらして読み出して
いる。Ａフィールドの奇数ライン信号が入力される時に
は、既にメモリ回路２に書き込まれている信号は読み出
しを終了しているため、書き込みアドレスをリセット
し、メモリ先頭アドレスより上書きを開始する。Ａフィ
ールドの奇数ライン信号の書き込みを開始するとすぐに
書き込んだ奇数ライン信号の読み出しを書き込みと同じ
データレートで１ライン毎に偶数ライン信号の読み出し
タイミングと１ライン分期間をずらして読み出してい
る。１ライン毎に読み出しているために、読み出しアド
レスが書き込みアドレスを追い抜くことはない。Ａフィ
ールドのブランキング期間では読み出しのみ続行し、書
き込みメモリアドレスはメモリ先頭アドレスにリセット
しておく。Ｂフィールドの偶数ライン信号が入力されて
いる期間中に、全ての読み出しが終了する。

【００３２】以上のサイクルを繰り返し、メモリ回路２
より奇数ライン信号が１ラインおきに出力される。交互
に１ラインずつ出力された信号はセレクト回路７により
出力データレートが入力データレートと等しい１系統の
走査系映像信号して出力される。

【００３３】以上のように本実施の形態２によれば、メ
モリ回路１，２への書き込みおよび読み出しタイミング
を接近させ、順次走査系映像信号の同期信号とは異なっ
た補正同期信号に合致した並べ変えを行うことにより、
偶数ライン信号と奇数ライン信号が交互に１ラインずつ
出力される１系統の走査系映像信号を得ることができ、
また必要なメモリ容量を削減することができ、メモリの
効率を上げることができる。また同時に、順次走査変換
における回路遅延も少なくすることができる。

【００３４】

【発明の効果】以上のように本発明によれば、メモリへ
の書き込みおよび読み出しタイミングを接近させ、順次
走査系映像信号の同期信号とは異なった補正同期信号に
合致した並べ変えを行うことでメモリの効率を上げ、必
要なメモリ容量を削減することができ、また同時に順次
走査変換における回路遅延も少なくすることができると
いう有利な効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における順次走査変換回
路の構成を示すブロック図である。

【図２】同順次走査変換回路の動作を説明するための特
性図である。

【図３】本発明の実施の形態２における順次走査変換回
路の構成を示すブロック図である。

【図４】同順次走査変換回路の動作を説明するための特
性図である。

【図５】従来の順次走査方式対応ＦＩＴ−ＣＣＤの内部
構成を示す模式図である。

【図６】従来の順次走査方式対応ＦＩＴ−ＣＣＤの撮像
出力の特性図である。

【図７】従来の順次走査変換回路の構成を示すブロック
図である。

【図８】従来の順次走査変換回路の動作を説明するため
の特性図である。

【符号の説明】

１，２，３，４ メモリ回路 ５，５’ メモリ制御回路 ６ 同期信号補正回路 ７，８ セレクタ回路 ９ 奇数ライン光電変換部 １０ 偶数ライン光電変換部 １１ 垂直転送ライン １２ 奇数ライン記憶エリア １３ 偶数ライン記憶エリア １４ 水平転送ライン ２１ 撮像素子

Claims (2)

【特許請求の範囲】
1. 【請求項１】 奇数ライン光電変換部に蓄積した奇数ラ
   インの信号群と偶数ライン光電変換部に蓄積した偶数ラ
   インの信号群を異なるタイミングで読み出し、１フィー
   ルド期間内で、前記奇数ラインの信号群の全てを出力す
   るタイミングと前記偶数ラインの信号群の全てを出力す
   るタイミングが異なる撮像素子から出力される順次走査
   系映像信号の変換を行う順次走査変換回路であって、 前記順次走査系映像信号を蓄積するメモリ回路と、 前記順次走査系映像信号の同期信号と順次走査系映像信
   号の出力期間に応じて、前記同期信号とは異なる補正飛
   び越し同期信号を生成する同期信号補正回路と、 前記各メモリ回路への順次走査系映像信号の書き込みお
   よび読み出しタイミングを接近させ、前記同期信号補正
   回路から入力した補正飛び越し同期信号に合致した２系
   統の飛び越し走査系映像信号を生成するメモリ制御手段
   とを備えたことを特徴とする順次走査変換回路。
2. 【請求項２】 奇数ライン光電変換部に蓄積した奇数ラ
   インの信号群と偶数ライン光電変換部に蓄積した偶数ラ
   インの信号群を異なるタイミングで読み出し、１フィー
   ルド期間内で、前記奇数ラインの信号群の全てを出力す
   るタイミングと前記偶数ラインの信号群の全てを出力す
   るタイミングが異なる撮像素子から出力される順次走査
   系映像信号の変換を行う順次走査変換回路であって、 前記順次走査系映像信号の偶数ラインの信号群を蓄積す
   る第１メモリ回路と、 前記順次走査系映像信号の奇数ラインの信号群を蓄積す
   る第２メモリ回路と、 前記順次走査系映像信号の同期信号と順次走査系映像信
   号の出力期間に応じて、前記同期信号とは異なる補正飛
   び越し同期信号を生成する同期信号補正回路と、 前記第１メモリ回路と第２メモリ回路を前記順次走査系
   映像信号の同期信号に合わせて前記各信号群の書き込み
   を行い、補正同期信号に合致して、第１メモリ回路と第
   ２メモリ回路から交互に偶数ラインの信号と奇数ライン
   の信号を読み出し、１系統の走査系映像信号を生成する
   メモリ制御手段とを備えたことを特徴とする順次走査変
   換回路。