JPH10207735A - 計算機のｃｐｕ診断方法 - Google Patents
計算機のｃｐｕ診断方法Info
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- JPH10207735A JPH10207735A JP9009528A JP952897A JPH10207735A JP H10207735 A JPH10207735 A JP H10207735A JP 9009528 A JP9009528 A JP 9009528A JP 952897 A JP952897 A JP 952897A JP H10207735 A JPH10207735 A JP H10207735A
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Abstract
(57)【要約】 （修正有）
【課題】 計算機を移動体から取り外して計算機のＣＰ
Ｕの診断を行う際に、運用中の稼働状態に近い環境で試
験を行わないと、割込の競合や内部のバスの負荷が高く
なったことに起因する故障を検出できない。 【解決手段】 第１のＣＰＵは、各割込発生時の分岐ア
ドレスを設定し（ステップ７）、アドレス空間を切り替
え（ステップ８）、他のＣＰＵへＣＰＵ間割込後インス
トラクション試験を実施し（ステップ９）、入出力試験
結果の読取判定を行う（ステップ１０）。第２のＣＰＵ
は、各割込発生時の分岐アドレスを設定し、入出力ボー
ドの初期化と起動を行い、入出力試験結果の他ＣＰＵの
主メモリへの書込み後ＣＰＵ間割込を掛け、他のＣＰＵ
の主メモリへエラー情報書込み後ＣＰＵ間割込を掛け
る。
Ｕの診断を行う際に、運用中の稼働状態に近い環境で試
験を行わないと、割込の競合や内部のバスの負荷が高く
なったことに起因する故障を検出できない。 【解決手段】 第１のＣＰＵは、各割込発生時の分岐ア
ドレスを設定し（ステップ７）、アドレス空間を切り替
え（ステップ８）、他のＣＰＵへＣＰＵ間割込後インス
トラクション試験を実施し（ステップ９）、入出力試験
結果の読取判定を行う（ステップ１０）。第２のＣＰＵ
は、各割込発生時の分岐アドレスを設定し、入出力ボー
ドの初期化と起動を行い、入出力試験結果の他ＣＰＵの
主メモリへの書込み後ＣＰＵ間割込を掛け、他のＣＰＵ
の主メモリへエラー情報書込み後ＣＰＵ間割込を掛け
る。
Description
【０００１】
【発明の属する技術分野】この発明は、移動体に搭載し
てその運用を行う計算機を、点検整備等のために移動体
から取り外して診断する計算機のＣＰＵ診断方法に関す
るものである。
てその運用を行う計算機を、点検整備等のために移動体
から取り外して診断する計算機のＣＰＵ診断方法に関す
るものである。
【０００２】
【従来の技術】図５はレーダ等を装備した移動体と管制
センターとの関係を示す図、図６は移動体に搭載する運
行管制用計算機システムのシステム全体及び各機器の接
続関係を示す概要図、図７は運行管制計算機の構成図、
図８は運行管制用計算機システムの各機器を制御する運
行管制計算機の構成図、図９は従来の計算機のＣＰＵ診
断方法を示すフローチャートである。
センターとの関係を示す図、図６は移動体に搭載する運
行管制用計算機システムのシステム全体及び各機器の接
続関係を示す概要図、図７は運行管制計算機の構成図、
図８は運行管制用計算機システムの各機器を制御する運
行管制計算機の構成図、図９は従来の計算機のＣＰＵ診
断方法を示すフローチャートである。
【０００３】図５に示すように、移動体１は、レーダで
前方を警戒すると同時に管制センター２と連絡を取り合
いながら運行責任者がその運行方向等を決定している。
そのために、移動体１に図６に示すようなレーダ３、ア
ンテナ４、レーダ信号処理器５、通信制御処理器６、運
行管制計算機７、表示装置８及び操作盤９を搭載してい
る。レーダ３、アンテナ４、レーダ信号処理器５、通信
制御処理器６、運行管制計算機７、表示装置８及び操作
盤９は互いに図７のように接続され構成されている。な
お、図７において、１０は各機器を接続する外部バスで
ある。
前方を警戒すると同時に管制センター２と連絡を取り合
いながら運行責任者がその運行方向等を決定している。
そのために、移動体１に図６に示すようなレーダ３、ア
ンテナ４、レーダ信号処理器５、通信制御処理器６、運
行管制計算機７、表示装置８及び操作盤９を搭載してい
る。レーダ３、アンテナ４、レーダ信号処理器５、通信
制御処理器６、運行管制計算機７、表示装置８及び操作
盤９は互いに図７のように接続され構成されている。な
お、図７において、１０は各機器を接続する外部バスで
ある。
【０００４】すなわち、レーダ３は前方の障害物を検知
し、その信号をレーダ信号処理器５で変換し、運行管制
計算機７がオペレーショナル・プログラムにより表示装
置８に表示する。また、操作盤９を操作することによ
り、オペレーショナル・プログラムは通信制御処理器６
へメッセージを送信し、通信制御処理器６が変換したメ
ッセージはアンテナ４を介して管制センター２へ送信さ
れる。逆に、管制センター２からのメッセージはアンテ
ナ４で受信され、通信制御処理器６により通信メッセー
ジに変換される。前記通信メッセージを運行管制計算機
７がオペレーショナル・プログラムにより表示装置８に
表示する。
し、その信号をレーダ信号処理器５で変換し、運行管制
計算機７がオペレーショナル・プログラムにより表示装
置８に表示する。また、操作盤９を操作することによ
り、オペレーショナル・プログラムは通信制御処理器６
へメッセージを送信し、通信制御処理器６が変換したメ
ッセージはアンテナ４を介して管制センター２へ送信さ
れる。逆に、管制センター２からのメッセージはアンテ
ナ４で受信され、通信制御処理器６により通信メッセー
ジに変換される。前記通信メッセージを運行管制計算機
７がオペレーショナル・プログラムにより表示装置８に
表示する。
【０００５】以上のような動作をする中心をなす運行管
制計算機７は、図８に示す構成をとる。図８において、
１１は主に運行計算を行うオペレーショナル・プログラ
ムを動作させるＣＰＵボード（以下第１のＣＰＵボード
と記す。）、１２は主に他の計算機とのデータの入出力
の制御を行うオペレーショナル・プログラムを動作させ
るＣＰＵボード（以下第２のＣＰＵボードと記す。）、
１３は運行管制計算機７と外部とのデータの入出力を外
部バス１０を通じて行う入出力ボード、１４はオペレー
ショナル・プログラム等を格納しておく補助メモリ、１
５は内部バス、１６は電源、１７は第１のＣＰＵボード
１１のＣＰＵ（以下第１のＣＰＵと記す。）、１８は第
１のＣＰＵボード１１のブートＲＯＭ（以下第１のブー
トＲＯＭと記す。）、１９は第１のＣＰＵボード１１の
主メモリ（以下第１の主メモリと記す。）、２０は第２
のＣＰＵボード１２のＣＰＵ（以下第２のＣＰＵと記
す。）、２１は第２のＣＰＵボード１２のブートＲＯＭ
（以下第２のブートＲＯＭと記す。）、２２は第２のＣ
ＰＵボード１２の主メモリ（以下第２の主メモリと記
す。）である。運行管制計算機７を移動体１に搭載した
状態で運用する際は、補助メモリ１４に格納されたオペ
レーショナル・プログラムを第１の主メモリ１９及び第
２の主メモリ２２上にロードし、第１のＣＰＵ１７及び
第２のＣＰＵ２０で同時に実行する。
制計算機７は、図８に示す構成をとる。図８において、
１１は主に運行計算を行うオペレーショナル・プログラ
ムを動作させるＣＰＵボード（以下第１のＣＰＵボード
と記す。）、１２は主に他の計算機とのデータの入出力
の制御を行うオペレーショナル・プログラムを動作させ
るＣＰＵボード（以下第２のＣＰＵボードと記す。）、
１３は運行管制計算機７と外部とのデータの入出力を外
部バス１０を通じて行う入出力ボード、１４はオペレー
ショナル・プログラム等を格納しておく補助メモリ、１
５は内部バス、１６は電源、１７は第１のＣＰＵボード
１１のＣＰＵ（以下第１のＣＰＵと記す。）、１８は第
１のＣＰＵボード１１のブートＲＯＭ（以下第１のブー
トＲＯＭと記す。）、１９は第１のＣＰＵボード１１の
主メモリ（以下第１の主メモリと記す。）、２０は第２
のＣＰＵボード１２のＣＰＵ（以下第２のＣＰＵと記
す。）、２１は第２のＣＰＵボード１２のブートＲＯＭ
（以下第２のブートＲＯＭと記す。）、２２は第２のＣ
ＰＵボード１２の主メモリ（以下第２の主メモリと記
す。）である。運行管制計算機７を移動体１に搭載した
状態で運用する際は、補助メモリ１４に格納されたオペ
レーショナル・プログラムを第１の主メモリ１９及び第
２の主メモリ２２上にロードし、第１のＣＰＵ１７及び
第２のＣＰＵ２０で同時に実行する。
【０００６】以上のような運用を行う運行管制計算機７
を整備のため移動体１から取り外し、専用の試験装置で
診断する方法として、第１のＣＰＵボード１１又は第２
のＣＰＵボード１２に対して、個別に図９に示す手順で
ＣＰＵの診断を行っていた。すなわち、第１のＣＰＵ１
７又は第２のＣＰＵ２０が有する全レジスタが正常に動
作するかどうかを試験し（Ｓ１）、第１のＣＰＵ１７又
は第２のＣＰＵ２０が有する仮想アドレス空間全てに切
り替えアクセスが可能かどうかを試験し（Ｓ２）、第１
のＣＰＵ１７又は第２のＣＰＵ２０が有する全インスト
ラクションが正常に動作するかどうかを試験し（Ｓ
３）、第１のＣＰＵ１７又は第２のＣＰＵ２０が有する
全割込が正常に動作するかを試験し（Ｓ４）、第１のＣ
ＰＵ１７から第１の主メモリ１９、第１のブートＲＯＭ
１８及び補助メモリ１４又は第２のＣＰＵ２０から第２
の主メモリ２２、第２のブートＲＯＭ２１及び補助メモ
リ１４へのアクセスが正常に動作するかを試験し（Ｓ
５）、第１のＣＰＵ１７から入出力ボード１３の制御又
は第２のＣＰＵ２０から入出力ボード１３の制御が正常
に動作するかを試験する（Ｓ６）。
を整備のため移動体１から取り外し、専用の試験装置で
診断する方法として、第１のＣＰＵボード１１又は第２
のＣＰＵボード１２に対して、個別に図９に示す手順で
ＣＰＵの診断を行っていた。すなわち、第１のＣＰＵ１
７又は第２のＣＰＵ２０が有する全レジスタが正常に動
作するかどうかを試験し（Ｓ１）、第１のＣＰＵ１７又
は第２のＣＰＵ２０が有する仮想アドレス空間全てに切
り替えアクセスが可能かどうかを試験し（Ｓ２）、第１
のＣＰＵ１７又は第２のＣＰＵ２０が有する全インスト
ラクションが正常に動作するかどうかを試験し（Ｓ
３）、第１のＣＰＵ１７又は第２のＣＰＵ２０が有する
全割込が正常に動作するかを試験し（Ｓ４）、第１のＣ
ＰＵ１７から第１の主メモリ１９、第１のブートＲＯＭ
１８及び補助メモリ１４又は第２のＣＰＵ２０から第２
の主メモリ２２、第２のブートＲＯＭ２１及び補助メモ
リ１４へのアクセスが正常に動作するかを試験し（Ｓ
５）、第１のＣＰＵ１７から入出力ボード１３の制御又
は第２のＣＰＵ２０から入出力ボード１３の制御が正常
に動作するかを試験する（Ｓ６）。
【０００７】
【発明が解決しようとする課題】運行管制計算機７を移
動体１に搭載しオペレーショナル・プログラムで運用中
は第１のＣＰＵ１７及び第２のＣＰＵ２０の両方が同時
に動作しているため、オペレーショナル・プログラムが
動作している個々のＣＰＵから他のＣＰＵボード上の主
メモリ１９、２２へのダイレクト・メモリ・アクセスや
ＣＰＵ間割込等の各種割込が競合して発生したり、デー
タの入出力に伴う内部バス１５の過負荷が発生する状態
で動作している。しかし、従来の計算機のＣＰＵ診断方
法では、２つのＣＰＵを個別に単独で動作させ、例えば
インストラクションの機能を試験する場合はインストラ
クション機能のみに対する試験を行っているため、ある
インストラクションの実行中に上記インストラクション
の実行に直接関係ない割込が発生した場合に上記インス
トラクションが上記割込に影響を受けずに動作すること
の確認試験や、多種類の割込が競合して発生した場合に
上記インストラクションが上記割込に影響を受けずに動
作することの確認試験や、あるいは他のＣＰＵがレーダ
信号処理器５等の機器と入出力を行うことに伴う内部バ
ス１５の過負荷に影響を受けずに上記インストラクショ
ンが動作することの確認試験ができないという課題があ
った。
動体１に搭載しオペレーショナル・プログラムで運用中
は第１のＣＰＵ１７及び第２のＣＰＵ２０の両方が同時
に動作しているため、オペレーショナル・プログラムが
動作している個々のＣＰＵから他のＣＰＵボード上の主
メモリ１９、２２へのダイレクト・メモリ・アクセスや
ＣＰＵ間割込等の各種割込が競合して発生したり、デー
タの入出力に伴う内部バス１５の過負荷が発生する状態
で動作している。しかし、従来の計算機のＣＰＵ診断方
法では、２つのＣＰＵを個別に単独で動作させ、例えば
インストラクションの機能を試験する場合はインストラ
クション機能のみに対する試験を行っているため、ある
インストラクションの実行中に上記インストラクション
の実行に直接関係ない割込が発生した場合に上記インス
トラクションが上記割込に影響を受けずに動作すること
の確認試験や、多種類の割込が競合して発生した場合に
上記インストラクションが上記割込に影響を受けずに動
作することの確認試験や、あるいは他のＣＰＵがレーダ
信号処理器５等の機器と入出力を行うことに伴う内部バ
ス１５の過負荷に影響を受けずに上記インストラクショ
ンが動作することの確認試験ができないという課題があ
った。
【０００８】この発明は上記のような課題を解決するた
めになされたもので、計算機を移動体から取り外し専用
の試験装置で診断を行う場合に、移動体に搭載して運用
中の状態に近い状態で診断を行い故障を検出することを
目的としている。
めになされたもので、計算機を移動体から取り外し専用
の試験装置で診断を行う場合に、移動体に搭載して運用
中の状態に近い状態で診断を行い故障を検出することを
目的としている。
【０００９】
【課題を解決するための手段】第１の発明に係わる計算
機のＣＰＵ診断方法は、第１のＣＰＵでＣＰＵのインス
トラクション機能の試験を行い、第２のＣＰＵでデータ
の入出力機能の試験を行い、双方の試験結果をクロスチ
ェックすることにより、２つのＣＰＵを同時に動作させ
た診断を行うものである。
機のＣＰＵ診断方法は、第１のＣＰＵでＣＰＵのインス
トラクション機能の試験を行い、第２のＣＰＵでデータ
の入出力機能の試験を行い、双方の試験結果をクロスチ
ェックすることにより、２つのＣＰＵを同時に動作させ
た診断を行うものである。
【００１０】また、第２の発明に係わる計算機のＣＰＵ
診断方法は、第２のＣＰＵがデータの入出力試験を開始
するタイミングを第１のＣＰＵからのＣＰＵ間割込で通
知し、入出力試験が終了したタイミングを第２のＣＰＵ
から第１のＣＰＵへのＣＰＵ間割込で通知することによ
り、２つのＣＰＵの間で同期を取りながら試験を行うも
のである。
診断方法は、第２のＣＰＵがデータの入出力試験を開始
するタイミングを第１のＣＰＵからのＣＰＵ間割込で通
知し、入出力試験が終了したタイミングを第２のＣＰＵ
から第１のＣＰＵへのＣＰＵ間割込で通知することによ
り、２つのＣＰＵの間で同期を取りながら試験を行うも
のである。
【００１１】また、第３の発明に係わる計算機のＣＰＵ
診断方法は、第１のＣＰＵで行うインストラクション機
能の試験間隔をタイマ割込で制御することにより、個々
のインストラクション機能の試験タイミングを可変とす
るものである。
診断方法は、第１のＣＰＵで行うインストラクション機
能の試験間隔をタイマ割込で制御することにより、個々
のインストラクション機能の試験タイミングを可変とす
るものである。
【００１２】また、第４の発明に係わる計算機のＣＰＵ
診断方法は、第２のＣＰＵで制御するデータの入出力試
験の試験対象のチャネルを選択指定することにより内部
バスを流れる入出力データのデータ量を調整し、内部バ
スの負荷状態を可変とするものである。
診断方法は、第２のＣＰＵで制御するデータの入出力試
験の試験対象のチャネルを選択指定することにより内部
バスを流れる入出力データのデータ量を調整し、内部バ
スの負荷状態を可変とするものである。
【００１３】
実施の形態１．図１及び図２は本発明による計算機のＣ
ＰＵ診断方法を示すフローチャート、図３は前記計算機
のＣＰＵ診断方法動作時の第１のＣＰＵ１７、第２のＣ
ＰＵ２０及び入出力ボード１３間のタイミングチャー
ト、図４は前記計算機のＣＰＵ診断方法動作時の第１の
ＣＰＵボード１１、第２のＣＰＵボード１２及び入出力
ボード１３間のデータの流れを示す図である。
ＰＵ診断方法を示すフローチャート、図３は前記計算機
のＣＰＵ診断方法動作時の第１のＣＰＵ１７、第２のＣ
ＰＵ２０及び入出力ボード１３間のタイミングチャー
ト、図４は前記計算機のＣＰＵ診断方法動作時の第１の
ＣＰＵボード１１、第２のＣＰＵボード１２及び入出力
ボード１３間のデータの流れを示す図である。
【００１４】本発明による計算機のＣＰＵ診断方法で
は、第１のＣＰＵボード１１上で動作するプログラム
（以下第１のプログラムと記す。）でＣＰＵの持つイン
ストラクション試験を行い、第２のＣＰＵボード１２上
で動作するプログラム（以下第２のプログラムと記
す。）でデータの入出力機能試験を行う。すなわち第１
のプログラムでは、図１のごとく予め第１の主メモリ１
９上の特定領域に書込んだタイマ割込発生間隔時間の設
定値を用いてタイマ割込を起動し、タイマ割込発生時は
ステップ８（Ｓ８）へ分岐、ＣＰＵ間割込発生時はステ
ップ１０（Ｓ１０）へ分岐、マシンエラー等のエラー割
込発生時はＣＰＵボード異常判定へ分岐することを定義
する、分岐アドレスの設定を行い（Ｓ７）、割込が発生
するまで割込を待つ。前記ステップにおけるタイマ割込
発生間隔時間は、第１の主メモリ１９の設定値を事前に
書き換えることにより自由に設定できる。タイマ割込が
発生した場合は、インストラクション試験を行うための
アドレスへアドレス空間を切り替え（Ｓ８）後、図３の
ごとく第２のＣＰＵ２０に対するＣＰＵ間割込を発生さ
せてからＣＰＵの持つ各インストラクションに対する試
験を行う。インストラクション試験の結果が正常の場合
は次の割込が発生するまで待機する。前記試験結果が正
常で、かつ予め設定した試験回数分試験を実施した場合
は、ＣＰＵボードが正常であると判定する。逆に、前記
試験結果が異常だった場合は、ＣＰＵボードが異常であ
ると判定する（Ｓ９）。第２のＣＰＵ２０からのＣＰＵ
間割込が発生した場合は、第２の主メモリ２２から第２
のＣＰＵ２０で実行した入出力試験の試験結果を読込む
とともに、第１の主メモリ１９上に記録した第２のプロ
グラムによる第２のＣＰＵ２０に対する試験結果を読み
込み、前記試験結果が正常の場合は次の割込が発生する
まで待機する。逆に、前記試験結果が異常だった場合
は、ＣＰＵボードが異常であると判定する（Ｓ１０）。
また、エラー割込が発生した場合もＣＰＵボードが異常
であると判定する。
は、第１のＣＰＵボード１１上で動作するプログラム
（以下第１のプログラムと記す。）でＣＰＵの持つイン
ストラクション試験を行い、第２のＣＰＵボード１２上
で動作するプログラム（以下第２のプログラムと記
す。）でデータの入出力機能試験を行う。すなわち第１
のプログラムでは、図１のごとく予め第１の主メモリ１
９上の特定領域に書込んだタイマ割込発生間隔時間の設
定値を用いてタイマ割込を起動し、タイマ割込発生時は
ステップ８（Ｓ８）へ分岐、ＣＰＵ間割込発生時はステ
ップ１０（Ｓ１０）へ分岐、マシンエラー等のエラー割
込発生時はＣＰＵボード異常判定へ分岐することを定義
する、分岐アドレスの設定を行い（Ｓ７）、割込が発生
するまで割込を待つ。前記ステップにおけるタイマ割込
発生間隔時間は、第１の主メモリ１９の設定値を事前に
書き換えることにより自由に設定できる。タイマ割込が
発生した場合は、インストラクション試験を行うための
アドレスへアドレス空間を切り替え（Ｓ８）後、図３の
ごとく第２のＣＰＵ２０に対するＣＰＵ間割込を発生さ
せてからＣＰＵの持つ各インストラクションに対する試
験を行う。インストラクション試験の結果が正常の場合
は次の割込が発生するまで待機する。前記試験結果が正
常で、かつ予め設定した試験回数分試験を実施した場合
は、ＣＰＵボードが正常であると判定する。逆に、前記
試験結果が異常だった場合は、ＣＰＵボードが異常であ
ると判定する（Ｓ９）。第２のＣＰＵ２０からのＣＰＵ
間割込が発生した場合は、第２の主メモリ２２から第２
のＣＰＵ２０で実行した入出力試験の試験結果を読込む
とともに、第１の主メモリ１９上に記録した第２のプロ
グラムによる第２のＣＰＵ２０に対する試験結果を読み
込み、前記試験結果が正常の場合は次の割込が発生する
まで待機する。逆に、前記試験結果が異常だった場合
は、ＣＰＵボードが異常であると判定する（Ｓ１０）。
また、エラー割込が発生した場合もＣＰＵボードが異常
であると判定する。
【００１５】第２のプログラムでは、図２のごとくＣＰ
Ｕ間割込発生時はステップ１２（Ｓ１２）へ分岐、Ｉ／
Ｏ完了割込発生時はステップ１３（Ｓ１３）へ分岐、マ
シンエラー等のエラー割込発生時はステップ１４（Ｓ１
４）へ分岐することを定義する、分岐アドレスの設定を
行い（Ｓ１１）、割込が発生するまで割込を待つ。第１
のＣＰＵ１７からのＣＰＵ間割込が発生した場合は、入
出力ボード１３の初期化及び第２の主メモリ２２上の設
定値を用いて入出力データ等の設定と指定されたチャネ
ルの起動を行い、次の割込が発生するまで待機する（Ｓ
１２）。前記ステップで入出力ボード１３が入出力を行
う入出力データのデータ領域を第１の主メモリ１９に、
入出力コマンドを第２の主メモリ２２に設定することに
より、第１のＣＰＵボード１１、第２のＣＰＵボード１
２及び入出力ボード１３の間で図４の様なデータの流れ
を実現する。また、第２の主メモリ２２上に設定した試
験対象のチャネルを選択する選択情報を変更することに
より、入出力試験を行う対象のチャネルが選択可能であ
る。第２のＣＰＵ２０から起動された入出力ボード１３
は、図３及び図４のごとく外部バス１０を通じて運行管
制計算機７以外の各機器と外部データの入出力を行い、
入出力が完了すると第２のＣＰＵ２０へＩ／Ｏ完了割込
を送る。ここで、前記試験対象のチャネルを選択する選
択情報を例えば１チャネルのみの選択から２チャネルの
選択へ変更することにより、第１のＣＰＵボード１１、
第２のＣＰＵボード１２及び入出力ボード１３間で流れ
る入出力データのデータ量を増加させることができるた
め、内部バス１５に対する負荷を増加することができ
る。逆に、前記試験対象のチャネルを選択する選択情報
を例えば３チャネルの選択から２チャネルの選択へ変更
することにより、第１のＣＰＵボード１１、第２のＣＰ
Ｕボード１２及び入出力ボード１３間で流れる入出力デ
ータのデータ量を減らすことができるため、内部バス１
５に対する負荷を減少することができる。前記Ｉ／Ｏ完
了割込が発生した場合、入出力試験の結果を第１の主メ
モリ１９へ書込み後第１のＣＰＵ１７へＣＰＵ間割込を
送り、次の割込が発生するまで待機する（Ｓ１３）。ま
た、エラー割込が発生した場合は第１の主メモリ１９へ
エラー情報を書込み後、第１のＣＰＵ１７へＣＰＵ間割
込を送ってプログラムを終了する（Ｓ１４）。
Ｕ間割込発生時はステップ１２（Ｓ１２）へ分岐、Ｉ／
Ｏ完了割込発生時はステップ１３（Ｓ１３）へ分岐、マ
シンエラー等のエラー割込発生時はステップ１４（Ｓ１
４）へ分岐することを定義する、分岐アドレスの設定を
行い（Ｓ１１）、割込が発生するまで割込を待つ。第１
のＣＰＵ１７からのＣＰＵ間割込が発生した場合は、入
出力ボード１３の初期化及び第２の主メモリ２２上の設
定値を用いて入出力データ等の設定と指定されたチャネ
ルの起動を行い、次の割込が発生するまで待機する（Ｓ
１２）。前記ステップで入出力ボード１３が入出力を行
う入出力データのデータ領域を第１の主メモリ１９に、
入出力コマンドを第２の主メモリ２２に設定することに
より、第１のＣＰＵボード１１、第２のＣＰＵボード１
２及び入出力ボード１３の間で図４の様なデータの流れ
を実現する。また、第２の主メモリ２２上に設定した試
験対象のチャネルを選択する選択情報を変更することに
より、入出力試験を行う対象のチャネルが選択可能であ
る。第２のＣＰＵ２０から起動された入出力ボード１３
は、図３及び図４のごとく外部バス１０を通じて運行管
制計算機７以外の各機器と外部データの入出力を行い、
入出力が完了すると第２のＣＰＵ２０へＩ／Ｏ完了割込
を送る。ここで、前記試験対象のチャネルを選択する選
択情報を例えば１チャネルのみの選択から２チャネルの
選択へ変更することにより、第１のＣＰＵボード１１、
第２のＣＰＵボード１２及び入出力ボード１３間で流れ
る入出力データのデータ量を増加させることができるた
め、内部バス１５に対する負荷を増加することができ
る。逆に、前記試験対象のチャネルを選択する選択情報
を例えば３チャネルの選択から２チャネルの選択へ変更
することにより、第１のＣＰＵボード１１、第２のＣＰ
Ｕボード１２及び入出力ボード１３間で流れる入出力デ
ータのデータ量を減らすことができるため、内部バス１
５に対する負荷を減少することができる。前記Ｉ／Ｏ完
了割込が発生した場合、入出力試験の結果を第１の主メ
モリ１９へ書込み後第１のＣＰＵ１７へＣＰＵ間割込を
送り、次の割込が発生するまで待機する（Ｓ１３）。ま
た、エラー割込が発生した場合は第１の主メモリ１９へ
エラー情報を書込み後、第１のＣＰＵ１７へＣＰＵ間割
込を送ってプログラムを終了する（Ｓ１４）。
【００１６】なお、ここでは第１のＣＰＵ１７で第１の
プログラムを、第２のＣＰＵ２０で第２のプログラムを
実行する場合の計算機のＣＰＵ診断方法について説明し
てきたが、第１のＣＰＵ１７で第２のプログラムを、第
２のＣＰＵ２０で第１のプログラムを実行してもよい。
プログラムを、第２のＣＰＵ２０で第２のプログラムを
実行する場合の計算機のＣＰＵ診断方法について説明し
てきたが、第１のＣＰＵ１７で第２のプログラムを、第
２のＣＰＵ２０で第１のプログラムを実行してもよい。
【００１７】
【発明の効果】以上のように、第１の発明によれば、２
台のＣＰＵで同時に試験プログラムを動作させ、お互い
の試験結果をそれぞれ別のＣＰＵボードが持つ主メモリ
に書込んだり読込んだりするダイレクト・メモリ・アク
セスによりクロスチェックを行うため、１台のＣＰＵの
みで試験を行う場合と比較して、搭載状態での運用に近
い形の試験を行えるという利点がある。
台のＣＰＵで同時に試験プログラムを動作させ、お互い
の試験結果をそれぞれ別のＣＰＵボードが持つ主メモリ
に書込んだり読込んだりするダイレクト・メモリ・アク
セスによりクロスチェックを行うため、１台のＣＰＵの
みで試験を行う場合と比較して、搭載状態での運用に近
い形の試験を行えるという利点がある。
【００１８】また、第２の発明は、プログラムの起動や
試験終了のタイミングをＣＰＵ間割込で通知することに
より、１台のＣＰＵのみで試験をした場合に試験できな
い割込機能の試験を行えるという利点がある。
試験終了のタイミングをＣＰＵ間割込で通知することに
より、１台のＣＰＵのみで試験をした場合に試験できな
い割込機能の試験を行えるという利点がある。
【００１９】また、第３の発明は、インストラクション
機能の試験を割込発生間隔時間を任意に書き換え可能な
タイマ割込で制御し、個々のインストラクション機能の
試験中にそのインストラクションに関係の無い割込を発
生させ試験タイミングを変化させることにより、インス
トラクションの機能と無関係の割込が競合して発生した
場合の試験を行えるという利点がある。
機能の試験を割込発生間隔時間を任意に書き換え可能な
タイマ割込で制御し、個々のインストラクション機能の
試験中にそのインストラクションに関係の無い割込を発
生させ試験タイミングを変化させることにより、インス
トラクションの機能と無関係の割込が競合して発生した
場合の試験を行えるという利点がある。
【００２０】また、第４の発明は、入出力機能試験時に
起動するチャネルを任意に設定可能なため、主メモリと
入出力ボード間で内部バスを流れる入出力データのデー
タ量が変更可能となり、内部バスの負荷を変更可能な試
験が行えるという利点がある。
起動するチャネルを任意に設定可能なため、主メモリと
入出力ボード間で内部バスを流れる入出力データのデー
タ量が変更可能となり、内部バスの負荷を変更可能な試
験が行えるという利点がある。
【図１】 この発明の実施の形態である計算機のＣＰＵ
診断方法を示す第１のプログラムのフローチャートであ
る。
診断方法を示す第１のプログラムのフローチャートであ
る。
【図２】 この発明の実施の形態である計算機のＣＰＵ
診断方法を示す第２のプログラムのフローチャートであ
る。
診断方法を示す第２のプログラムのフローチャートであ
る。
【図３】 この発明の実施の形態である計算機のＣＰＵ
診断方法を示すタイミングチャートである。
診断方法を示すタイミングチャートである。
【図４】 この発明の実施の形態である計算機のＣＰＵ
診断方法で診断時のＣＰＵボード及び入出力ボードの間
のデータの流れを示す図である。
診断方法で診断時のＣＰＵボード及び入出力ボードの間
のデータの流れを示す図である。
【図５】 移動体と管制センターとの関係を示す図であ
る。
る。
【図６】 運行管制用計算機システムの概要図である。
【図７】 運行管制用計算機システムの構成図である。
【図８】 この発明が適用される運行管制計算機の構成
図である。
図である。
【図９】 従来の計算機のＣＰＵ診断方法を示すフロー
チャートである。
チャートである。
１ 移動体、２ 管制センター、３ レーダ、４ アン
テナ、５ レーダ信号処理器、６ 通信制御処理器、７
運行管制計算機、８ 表示装置、９ 操作盤、１０
外部バス、１１ ＣＰＵボード、１２ ＣＰＵボード、
１３ 入出力ボード、１４ 補助メモリ、１５ 内部バ
ス、１６ 電源、１７ ＣＰＵ、１８ブートＲＯＭ、１
９ 主メモリ、２０ ＣＰＵ、２１ ブートＲＯＭ、２
２ 主メモリ。
テナ、５ レーダ信号処理器、６ 通信制御処理器、７
運行管制計算機、８ 表示装置、９ 操作盤、１０
外部バス、１１ ＣＰＵボード、１２ ＣＰＵボード、
１３ 入出力ボード、１４ 補助メモリ、１５ 内部バ
ス、１６ 電源、１７ ＣＰＵ、１８ブートＲＯＭ、１
９ 主メモリ、２０ ＣＰＵ、２１ ブートＲＯＭ、２
２ 主メモリ。
Claims (4)
- 【請求項１】 運行計算を行う第１のＣＰＵと、他の計
算機とのデータの入出力を制御する第２のＣＰＵとを有
し、移動体に搭載してその運用を行う計算機であって、
その計算機のＣＰＵを、点検整備等のために上記移動体
から取り外して上記ＣＰＵを診断する計算機のＣＰＵ診
断方法において、上記第１のＣＰＵではＣＰＵの持つイ
ンストラクション機能の試験を行い、上記第２のＣＰＵ
ではデータの入出力機能の試験を行い、双方のＣＰＵの
試験結果をダイレクト・メモリ・アクセスを用いてクロ
スチェックすることを特徴とする計算機のＣＰＵ診断方
法。 - 【請求項２】 上記第２のＣＰＵがデータの入出力機能
試験を開始するタイミングを、上記第１のＣＰＵからＣ
ＰＵ間割込を用いて指定し、上記データの入出力機能試
験が終了したタイミングを上記第２のＣＰＵからＣＰＵ
間割込を用いて通知することを特徴とする請求項１記載
の計算機のＣＰＵ診断方法。 - 【請求項３】 上記第１のＣＰＵで実行するインストラ
クション機能の試験間隔をタイマ割込で制御することに
より、個々のインストラクション機能の試験タイミング
を可変とすることを特徴とする請求項１記載の計算機の
ＣＰＵ診断方法。 - 【請求項４】 上記第２のＣＰＵで行う上記データの入
出力機能の試験において、入出力試験対象とするチャネ
ルを選択して起動することを特徴とする請求項１記載の
計算機のＣＰＵ診断方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9009528A JPH10207735A (ja) | 1997-01-22 | 1997-01-22 | 計算機のｃｐｕ診断方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9009528A JPH10207735A (ja) | 1997-01-22 | 1997-01-22 | 計算機のｃｐｕ診断方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10207735A true JPH10207735A (ja) | 1998-08-07 |
Family
ID=11722780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9009528A Pending JPH10207735A (ja) | 1997-01-22 | 1997-01-22 | 計算機のｃｐｕ診断方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10207735A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014229208A (ja) * | 2013-05-24 | 2014-12-08 | 株式会社ケーヒン | マルチコアシステム |
-
1997
- 1997-01-22 JP JP9009528A patent/JPH10207735A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014229208A (ja) * | 2013-05-24 | 2014-12-08 | 株式会社ケーヒン | マルチコアシステム |
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