JPH10207761A - バーストクロック対応メモリ回路 - Google Patents
バーストクロック対応メモリ回路Info
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- JPH10207761A JPH10207761A JP9012529A JP1252997A JPH10207761A JP H10207761 A JPH10207761 A JP H10207761A JP 9012529 A JP9012529 A JP 9012529A JP 1252997 A JP1252997 A JP 1252997A JP H10207761 A JPH10207761 A JP H10207761A
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- Information Transfer Systems (AREA)
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- Memory System (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【課題】 対向局及び自局の通信装置間の伝送における
任意な伝送速度への対応並びに安定した伝送信号の品質
確保が可能なバーストクロック信号を使用したバースト
クロック対応メモリ回路を提供すること。 【解決手段】 この通信システムでは、通信装置として
の対向局及び自局の構成が同じであり、しかも通信装置
間の伝送に使用されるメモリへの書き込み用クロック信
号としてバーストクロック信号を使用したバーストクロ
ック対応メモリ回路が備えられている。バーストクロッ
ク対応メモリ回路では、第１のメモリ３からの読み出し
許可信号に応じてクロック生成回路４でバーストクロッ
ク信号を平均化した伝送速度で且つそれに同期した読み
出しクロック信号を生成し、第２のメモリ５では読み出
しクロック信号を書き込み用クロック信号として使用し
て第１のメモリ３から読み出された伝送信号Ｓを順次書
き込む。
任意な伝送速度への対応並びに安定した伝送信号の品質
確保が可能なバーストクロック信号を使用したバースト
クロック対応メモリ回路を提供すること。 【解決手段】 この通信システムでは、通信装置として
の対向局及び自局の構成が同じであり、しかも通信装置
間の伝送に使用されるメモリへの書き込み用クロック信
号としてバーストクロック信号を使用したバーストクロ
ック対応メモリ回路が備えられている。バーストクロッ
ク対応メモリ回路では、第１のメモリ３からの読み出し
許可信号に応じてクロック生成回路４でバーストクロッ
ク信号を平均化した伝送速度で且つそれに同期した読み
出しクロック信号を生成し、第２のメモリ５では読み出
しクロック信号を書き込み用クロック信号として使用し
て第１のメモリ３から読み出された伝送信号Ｓを順次書
き込む。
Description
【０００１】
【発明の属する技術分野】本発明は、主として通信伝送
に際して対向局及び自局間のメモリへの書き込みクロッ
ク信号としてバーストクロック信号を使用したバースト
クロック対応メモリ回路に関する。
に際して対向局及び自局間のメモリへの書き込みクロッ
ク信号としてバーストクロック信号を使用したバースト
クロック対応メモリ回路に関する。
【０００２】
【従来の技術】従来、通信装置間の伝送では、同じ伝送
速度で且つ同期のとれたクロック信号を使用している。
図２は、こうした従来の通信装置間の伝送を説明するた
めに示した通信システムの簡易構成ブロック図である。
但し、ここでは通信装置としての対向局及び自局の構成
が同じであるものを対向局から自局に向けての伝送に関
する説明を行うために自局の細部構成のみを示してお
り、自局から対向局への逆向きの伝送に関する説明を省
略するために対向局の細部構成については省略してい
る。
速度で且つ同期のとれたクロック信号を使用している。
図２は、こうした従来の通信装置間の伝送を説明するた
めに示した通信システムの簡易構成ブロック図である。
但し、ここでは通信装置としての対向局及び自局の構成
が同じであるものを対向局から自局に向けての伝送に関
する説明を行うために自局の細部構成のみを示してお
り、自局から対向局への逆向きの伝送に関する説明を省
略するために対向局の細部構成については省略してい
る。
【０００３】ここでは、自局の通信装置はメモリ１及び
信号処理回路２を備えるが、通信システムにおいては対
向局から自局への通信装置間の伝送が固定された所定の
伝送速度で行われる。自局では対向局からの伝送信号Ｓ
と、その伝送信号Ｓと同じ伝送速度で且つ伝送信号Ｓに
同期したクロック信号ＣＬＫとを使用し、自局のメモリ
１に順次書き込みを行う。自局のメモリ１に書き込まれ
た伝送信号Ｓは、対向局からの伝送信号Ｓと同じ伝送速
度で且つ伝送信号Ｓに同期したクロック信号ＣＬＫに応
じてメモリ１から順次読み出され、読み出された伝送信
号Ｓは通信装置内の信号処理回路２へ出力される。信号
処理回路２では伝送信号Ｓの処理を行うが、その処理し
た結果を必要に応じてメモリ１に書き込む。
信号処理回路２を備えるが、通信システムにおいては対
向局から自局への通信装置間の伝送が固定された所定の
伝送速度で行われる。自局では対向局からの伝送信号Ｓ
と、その伝送信号Ｓと同じ伝送速度で且つ伝送信号Ｓに
同期したクロック信号ＣＬＫとを使用し、自局のメモリ
１に順次書き込みを行う。自局のメモリ１に書き込まれ
た伝送信号Ｓは、対向局からの伝送信号Ｓと同じ伝送速
度で且つ伝送信号Ｓに同期したクロック信号ＣＬＫに応
じてメモリ１から順次読み出され、読み出された伝送信
号Ｓは通信装置内の信号処理回路２へ出力される。信号
処理回路２では伝送信号Ｓの処理を行うが、その処理し
た結果を必要に応じてメモリ１に書き込む。
【０００４】尚、一般的なクロック位相同期やメモリ制
御に関連する周知技術としては、例えば特開昭６１−１
８９０４２号公報に開示されたクロック位相同期装置や
特開平４−２９７９３６号公報に開示されたメモリ制御
回路等が挙げられる。
御に関連する周知技術としては、例えば特開昭６１−１
８９０４２号公報に開示されたクロック位相同期装置や
特開平４−２９７９３６号公報に開示されたメモリ制御
回路等が挙げられる。
【０００５】
【発明が解決しようとする課題】上述した通信システム
における対向局及び自局の通信装置間の伝送（それに使
用されるメモリ回路）の場合、自局及び対向局は一般的
に固定された所定の伝送速度だけに対応したインタフェ
ース機能を有し、その所定の伝送速度に従って伝送を行
うため、所定の伝送速度以外の伝送信号や、自局又は対
向局の何れか一方にでも伝送速度に変動が生じると、通
信装置間の伝送信号の品質が劣化してしまうという問題
がある。
における対向局及び自局の通信装置間の伝送（それに使
用されるメモリ回路）の場合、自局及び対向局は一般的
に固定された所定の伝送速度だけに対応したインタフェ
ース機能を有し、その所定の伝送速度に従って伝送を行
うため、所定の伝送速度以外の伝送信号や、自局又は対
向局の何れか一方にでも伝送速度に変動が生じると、通
信装置間の伝送信号の品質が劣化してしまうという問題
がある。
【０００６】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、対向局及び自局の
通信装置間の伝送における任意な伝送速度への対応並び
に安定した伝送信号の品質確保が可能なバーストクロッ
ク信号を使用したバーストクロック対応メモリ回路を提
供することにある。
なされたもので、その技術的課題は、対向局及び自局の
通信装置間の伝送における任意な伝送速度への対応並び
に安定した伝送信号の品質確保が可能なバーストクロッ
ク信号を使用したバーストクロック対応メモリ回路を提
供することにある。
【０００７】
【課題を解決するための手段】本発明によれば、対向局
及び自局の通信装置間の伝送に使用されるメモリへの書
き込み用クロック信号としてバーストクロック信号を使
用したバーストクロック対応メモリ回路であって、バー
ストクロック信号を平均化した伝送速度で且つ該バース
トクロック信号に同期した読み出しクロック信号を生成
するクロック生成回路を備えたバーストクロック対応メ
モリ回路が得られる。
及び自局の通信装置間の伝送に使用されるメモリへの書
き込み用クロック信号としてバーストクロック信号を使
用したバーストクロック対応メモリ回路であって、バー
ストクロック信号を平均化した伝送速度で且つ該バース
トクロック信号に同期した読み出しクロック信号を生成
するクロック生成回路を備えたバーストクロック対応メ
モリ回路が得られる。
【０００８】又、本発明によれば、上記バーストクロッ
ク対応メモリ回路において、メモリは、対向局又は自局
からの伝送信号を該伝送信号と同じ伝送速度で且つ該伝
送信号に同期したクロック信号に応じて順次書き込むと
共に、書き込まれた記憶容量が全体の半分以上になった
ときに読み出し許可信号を出力する第１のメモリを含
み、クロック生成回路は、読み出し許可信号に応じて読
み出しクロック信号を生成すると共に、該読み出しクロ
ック信号により第１のメモリから一定の記憶容量単位毎
に伝送信号の順次読み出しを行うバーストクロック対応
メモリ回路が得られる。
ク対応メモリ回路において、メモリは、対向局又は自局
からの伝送信号を該伝送信号と同じ伝送速度で且つ該伝
送信号に同期したクロック信号に応じて順次書き込むと
共に、書き込まれた記憶容量が全体の半分以上になった
ときに読み出し許可信号を出力する第１のメモリを含
み、クロック生成回路は、読み出し許可信号に応じて読
み出しクロック信号を生成すると共に、該読み出しクロ
ック信号により第１のメモリから一定の記憶容量単位毎
に伝送信号の順次読み出しを行うバーストクロック対応
メモリ回路が得られる。
【０００９】更に、本発明によれば、上記バーストクロ
ック対応メモリ回路において、メモリは読み出しクロッ
ク信号を書き込み用クロック信号として使用して第１の
メモリから読み出された伝送信号を順次書き込む第２の
メモリを含むバーストクロック対応メモリ回路が得られ
る。
ック対応メモリ回路において、メモリは読み出しクロッ
ク信号を書き込み用クロック信号として使用して第１の
メモリから読み出された伝送信号を順次書き込む第２の
メモリを含むバーストクロック対応メモリ回路が得られ
る。
【００１０】加えて、本発明によれば、上記バーストク
ロック対応メモリ回路において、伝送速度に対応した伝
送速度設定情報を示す伝送速度設定信号を出力する伝送
速度設定回路と、読み出しクロック信号を平均化した場
合の伝送速度に対応した伝送速度設定情報を伝送速度設
定信号より受信し、予め設定された分周比により書き込
み用クロックを分周して分周クロック信号を生成出力す
るバーストクロック分周回路と、分周クロック信号と位
相比較用分周クロック信号との位相比較を行って位相比
較信号を出力する位相比較回路と、位相比較信号から高
周波成分を除去して特性制御信号を出力するローパスフ
ィルタ回路と、特性制御信号に応じた制御用クロック信
号を生成出力する電圧制御発振回路と、制御用クロック
信号を分周クロック信号と同じ伝送速度まで分周して位
相比較用分周クロック信号を生成出力する比較用クロッ
ク分周回路と、読み出しクロック信号を平均化した場合
の伝送速度に対応した伝送速度設定情報を伝送速度設定
信号より受信し、予め設定された分周比により制御用ク
ロック信号を分周して第２のメモリに対する読み出し用
クロック信号を生成出力するクロック分周回路とを備え
たバーストクロック対応メモリ回路が得られる。
ロック対応メモリ回路において、伝送速度に対応した伝
送速度設定情報を示す伝送速度設定信号を出力する伝送
速度設定回路と、読み出しクロック信号を平均化した場
合の伝送速度に対応した伝送速度設定情報を伝送速度設
定信号より受信し、予め設定された分周比により書き込
み用クロックを分周して分周クロック信号を生成出力す
るバーストクロック分周回路と、分周クロック信号と位
相比較用分周クロック信号との位相比較を行って位相比
較信号を出力する位相比較回路と、位相比較信号から高
周波成分を除去して特性制御信号を出力するローパスフ
ィルタ回路と、特性制御信号に応じた制御用クロック信
号を生成出力する電圧制御発振回路と、制御用クロック
信号を分周クロック信号と同じ伝送速度まで分周して位
相比較用分周クロック信号を生成出力する比較用クロッ
ク分周回路と、読み出しクロック信号を平均化した場合
の伝送速度に対応した伝送速度設定情報を伝送速度設定
信号より受信し、予め設定された分周比により制御用ク
ロック信号を分周して第２のメモリに対する読み出し用
クロック信号を生成出力するクロック分周回路とを備え
たバーストクロック対応メモリ回路が得られる。
【００１１】
【発明の実施の形態】以下に実施例を挙げ、本発明のバ
ーストクロック対応メモリ回路について、図面を参照し
て詳細に説明する。
ーストクロック対応メモリ回路について、図面を参照し
て詳細に説明する。
【００１２】最初に、本発明のバーストクロック対応メ
モリ回路の概要について、簡単に説明する。このバース
トクロック対応メモリ回路は、対向局及び自局の通信装
置間の伝送に使用されるメモリへの書き込み用クロック
信号としてバーストクロック信号を使用したものであっ
て、バーストクロック信号を平均化した伝送速度で且つ
そのバーストクロック信号に同期した読み出しクロック
信号を生成するクロック生成回路を備えている。
モリ回路の概要について、簡単に説明する。このバース
トクロック対応メモリ回路は、対向局及び自局の通信装
置間の伝送に使用されるメモリへの書き込み用クロック
信号としてバーストクロック信号を使用したものであっ
て、バーストクロック信号を平均化した伝送速度で且つ
そのバーストクロック信号に同期した読み出しクロック
信号を生成するクロック生成回路を備えている。
【００１３】図１は、こうしたバーストクロック対応メ
モリ回路を備えた通信装置間の伝送を説明するために示
した通信システムの簡易構成ブロック図である。但し、
ここでも通信装置としての対向局及び自局の構成が同じ
であるものを対向局から自局に向けての伝送に関する説
明を行うために自局の細部構成のみを示しており、自局
から対向局への逆向きの伝送に関する説明を省略するた
めに対向局の細部構成については省略している。又、こ
こでは対向局から自局への通信は、任意な固定された所
定の伝送速度とする。
モリ回路を備えた通信装置間の伝送を説明するために示
した通信システムの簡易構成ブロック図である。但し、
ここでも通信装置としての対向局及び自局の構成が同じ
であるものを対向局から自局に向けての伝送に関する説
明を行うために自局の細部構成のみを示しており、自局
から対向局への逆向きの伝送に関する説明を省略するた
めに対向局の細部構成については省略している。又、こ
こでは対向局から自局への通信は、任意な固定された所
定の伝送速度とする。
【００１４】自局の通信装置において、バーストクロッ
ク対応メモリ回路は、対向局からの伝送信号Ｓをその伝
送信号Ｓと同じ伝送速度で且つ伝送信号Ｓに同期したク
ロック信号ＣＬＫに応じて順次書き込むと共に、書き込
まれた記憶容量が全体の半分以上になったときに読み出
し許可信号を出力する第１のメモリ３と、読み出し許可
信号に応じて読み出しクロック信号を生成すると共に、
その読み出しクロック信号により第１のメモリ３から一
定の記憶容量単位毎に伝送信号の順次読み出しを行うク
ロック生成回路４と、読み出しクロック信号を書き込み
用クロック信号として使用して第１のメモリ３から読み
出された伝送信号Ｓを順次書き込む第２のメモリ５とを
備えている。
ク対応メモリ回路は、対向局からの伝送信号Ｓをその伝
送信号Ｓと同じ伝送速度で且つ伝送信号Ｓに同期したク
ロック信号ＣＬＫに応じて順次書き込むと共に、書き込
まれた記憶容量が全体の半分以上になったときに読み出
し許可信号を出力する第１のメモリ３と、読み出し許可
信号に応じて読み出しクロック信号を生成すると共に、
その読み出しクロック信号により第１のメモリ３から一
定の記憶容量単位毎に伝送信号の順次読み出しを行うク
ロック生成回路４と、読み出しクロック信号を書き込み
用クロック信号として使用して第１のメモリ３から読み
出された伝送信号Ｓを順次書き込む第２のメモリ５とを
備えている。
【００１５】又、自局の通信装置において、バーストク
ロック対応メモリ回路は、伝送速度に対応した伝送速度
設定情報を示す伝送速度設定信号を出力する伝送速度設
定回路１３と、読み出しクロック信号を平均化した場合
の伝送速度に対応した伝送速度設定情報を伝送速度設定
信号より受信し、予め設定された分周比により書き込み
用クロックを分周して分周クロック信号を生成出力する
バーストクロック分周回路６と、分周クロック信号と後
述する位相比較用分周クロック信号との位相比較を行っ
て位相比較信号を出力する位相比較回路７と、位相比較
信号から高周波成分を除去して特性制御信号を出力する
ローパスフィルタ回路８と、特性制御信号に応じた制御
用クロック信号を生成出力する電圧制御発振回路９と、
制御用クロック信号を分周クロック信号と同じ伝送速度
まで分周して位相比較用分周クロック信号を生成出力す
る比較用クロック分周回路１０と、読み出しクロック信
号を平均化した場合の伝送速度に対応した伝送速度設定
情報を伝送速度設定信号より受信し、予め設定された分
周比により制御用クロック信号を分周して第２のメモリ
５に対する読み出し用クロック信号を生成出力するクロ
ック分周回路１１と、第２のメモリ５から順次読み出さ
れた伝送信号Ｓの処理を行う信号処理回路１２とを備え
ている。
ロック対応メモリ回路は、伝送速度に対応した伝送速度
設定情報を示す伝送速度設定信号を出力する伝送速度設
定回路１３と、読み出しクロック信号を平均化した場合
の伝送速度に対応した伝送速度設定情報を伝送速度設定
信号より受信し、予め設定された分周比により書き込み
用クロックを分周して分周クロック信号を生成出力する
バーストクロック分周回路６と、分周クロック信号と後
述する位相比較用分周クロック信号との位相比較を行っ
て位相比較信号を出力する位相比較回路７と、位相比較
信号から高周波成分を除去して特性制御信号を出力する
ローパスフィルタ回路８と、特性制御信号に応じた制御
用クロック信号を生成出力する電圧制御発振回路９と、
制御用クロック信号を分周クロック信号と同じ伝送速度
まで分周して位相比較用分周クロック信号を生成出力す
る比較用クロック分周回路１０と、読み出しクロック信
号を平均化した場合の伝送速度に対応した伝送速度設定
情報を伝送速度設定信号より受信し、予め設定された分
周比により制御用クロック信号を分周して第２のメモリ
５に対する読み出し用クロック信号を生成出力するクロ
ック分周回路１１と、第２のメモリ５から順次読み出さ
れた伝送信号Ｓの処理を行う信号処理回路１２とを備え
ている。
【００１６】即ち、この通信システムでは、対向局から
の伝送信号Ｓをそれと同じ伝送速度で且つそれに同期し
たクロック信号ＣＬＫに応じて自局の通信装置のバース
トクロック対応メモリ回路において、第１のメモリ３に
順次書き込みを行う。第１のメモリ３は、順次書き込ま
れた記憶容量が全体の半分以上になった場合にのみ読み
出し許可信号を出力する。従って、順次書き込まれた記
憶容量が全体の半分未満の場合には、読み出し許可信号
を出力しない。
の伝送信号Ｓをそれと同じ伝送速度で且つそれに同期し
たクロック信号ＣＬＫに応じて自局の通信装置のバース
トクロック対応メモリ回路において、第１のメモリ３に
順次書き込みを行う。第１のメモリ３は、順次書き込ま
れた記憶容量が全体の半分以上になった場合にのみ読み
出し許可信号を出力する。従って、順次書き込まれた記
憶容量が全体の半分未満の場合には、読み出し許可信号
を出力しない。
【００１７】クロック生成回路４では、第１のメモリ３
から出力される読み出し許可信号を利用して読み出しク
ロックを生成し、第１のメモリ３の読み出し用クロック
として使用することにより、第１のメモリ３から一定の
記憶容量単位毎に伝送信号の順次読み出しを行う。但
し、クロック生成回路４にて生成される読み出しクロッ
ク信号は、第１のメモリ３に書き込まれた記憶容量量に
従って読み出し許可信号が出力されるため、バーストク
ロック信号となる。第２のメモリ５では、クロック生成
回路４から出力される読み出しクロック信号（バースト
クロック信号）を書き込み用クロックとして使用し、第
１のメモリ３から読み出された伝送信号を順次書き込み
を行う。
から出力される読み出し許可信号を利用して読み出しク
ロックを生成し、第１のメモリ３の読み出し用クロック
として使用することにより、第１のメモリ３から一定の
記憶容量単位毎に伝送信号の順次読み出しを行う。但
し、クロック生成回路４にて生成される読み出しクロッ
ク信号は、第１のメモリ３に書き込まれた記憶容量量に
従って読み出し許可信号が出力されるため、バーストク
ロック信号となる。第２のメモリ５では、クロック生成
回路４から出力される読み出しクロック信号（バースト
クロック信号）を書き込み用クロックとして使用し、第
１のメモリ３から読み出された伝送信号を順次書き込み
を行う。
【００１８】バーストクロック分周回路６では、クロッ
ク生成回路４から出力される読み出しクロック信号（バ
ーストクロック信号）を平均化した場合の伝送速度に対
応した伝送速度設定情報を伝送速度設定回路１３より受
信し、予め設定された分周比により書き込み用クロック
信号を分周して分周クロック信号を生成する。位相比較
回路７は、バーストクロック分周回路６からの分周クロ
ック信号と比較用クロック分周回路１０からの位相比較
用分周クロック信号との位相比較を行って位相比較信号
を出力する。ローパスフィルタ回路８は、位相比較回路
７からの位相比較信号における高周波成分を除去し、応
答特性や同期特性を制御した特性制御信号を生成出力す
る。電圧制御発振回路９は、ローパスフィルタ回路８か
らの特性制御信号に応じた制御用クロック信号を生成出
力する。比較用クロック分周回路１０は、電圧制御発振
回路９からの制御用クロック信号を分周クロック信号と
同じ伝送速度まで分周して位相比較用分周クロック信号
を生成出力する。
ク生成回路４から出力される読み出しクロック信号（バ
ーストクロック信号）を平均化した場合の伝送速度に対
応した伝送速度設定情報を伝送速度設定回路１３より受
信し、予め設定された分周比により書き込み用クロック
信号を分周して分周クロック信号を生成する。位相比較
回路７は、バーストクロック分周回路６からの分周クロ
ック信号と比較用クロック分周回路１０からの位相比較
用分周クロック信号との位相比較を行って位相比較信号
を出力する。ローパスフィルタ回路８は、位相比較回路
７からの位相比較信号における高周波成分を除去し、応
答特性や同期特性を制御した特性制御信号を生成出力す
る。電圧制御発振回路９は、ローパスフィルタ回路８か
らの特性制御信号に応じた制御用クロック信号を生成出
力する。比較用クロック分周回路１０は、電圧制御発振
回路９からの制御用クロック信号を分周クロック信号と
同じ伝送速度まで分周して位相比較用分周クロック信号
を生成出力する。
【００１９】クロック分周回路１１は、クロック生成回
路４から出力される読み出しクロック信号（バーストク
ロック信号）を平均化した場合の伝送速度に対応した伝
送速度設定情報を伝送速度設定回路１３からの伝送速度
設定信号より受信し、予め設定された分周比により電圧
制御発振回路９から出力される制御用クロック信号を分
周し、第２のメモリ５に対する読み出し用クロック信号
を生成出力する。第２のメモリ５ではクロック分周回路
１１で生成された読み出し用クロック信号により伝送信
号を順次読み出しを行い、信号処理回路１２では読み出
された伝送信号の処理を行う。
路４から出力される読み出しクロック信号（バーストク
ロック信号）を平均化した場合の伝送速度に対応した伝
送速度設定情報を伝送速度設定回路１３からの伝送速度
設定信号より受信し、予め設定された分周比により電圧
制御発振回路９から出力される制御用クロック信号を分
周し、第２のメモリ５に対する読み出し用クロック信号
を生成出力する。第２のメモリ５ではクロック分周回路
１１で生成された読み出し用クロック信号により伝送信
号を順次読み出しを行い、信号処理回路１２では読み出
された伝送信号の処理を行う。
【００２０】このような処理により、バーストクロック
対応メモリ回路では、対向局及び自局の通信装置間の伝
送に使用されるメモリ（第２のメモリ５）への書き込み
用クロック信号としてバーストクロック信号を使用し、
クロック生成回路４においてバーストクロック信号を平
均化した伝送速度で且つそのバーストクロック信号に同
期した読み出しクロック信号を生成できる。
対応メモリ回路では、対向局及び自局の通信装置間の伝
送に使用されるメモリ（第２のメモリ５）への書き込み
用クロック信号としてバーストクロック信号を使用し、
クロック生成回路４においてバーストクロック信号を平
均化した伝送速度で且つそのバーストクロック信号に同
期した読み出しクロック信号を生成できる。
【００２１】
【発明の効果】以上に述べた通り、本発明のバーストク
ロック対応メモリ回路によれば、メモリへの書き込み用
クロックの伝送速度の変動にも追従する同期したバース
トクロック信号の読み出しクロック信号を生成できるた
め、安定した伝送信号の品質を確保できると共に、固定
された所定の伝送速度に限らず、数種の伝送速度に応じ
てメモリを使用することができるようになる。
ロック対応メモリ回路によれば、メモリへの書き込み用
クロックの伝送速度の変動にも追従する同期したバース
トクロック信号の読み出しクロック信号を生成できるた
め、安定した伝送信号の品質を確保できると共に、固定
された所定の伝送速度に限らず、数種の伝送速度に応じ
てメモリを使用することができるようになる。
【図１】本発明の一実施例に係るバーストクロック対応
メモリ回路を備えた通信装置間の伝送を説明するために
示した通信システムの簡易構成ブロック図である。
メモリ回路を備えた通信装置間の伝送を説明するために
示した通信システムの簡易構成ブロック図である。
【図２】従来の通信装置間の伝送を説明するために示し
た通信システムの簡易構成ブロック図である。
た通信システムの簡易構成ブロック図である。
１ メモリ ２ 信号処理回路 ３ メモリ ４ クロック生成回路 ５ メモリ ６ バーストクロック分周回路 ７ 位相比較回路 ８ ローパスフィルタ回路 ９ 電圧制御発振回路 １０ 比較用クロック分周回路 １１ クロック分周回路 １２ 信号処理回路 １３ 伝送速度設定回路
Claims (4)
- 【請求項１】 対向局及び自局の通信装置間の伝送に使
用されるメモリへの書き込み用クロック信号としてバー
ストクロック信号を使用したバーストクロック対応メモ
リ回路であって、前記バーストクロック信号を平均化し
た伝送速度で且つ該バーストクロック信号に同期した読
み出しクロック信号を生成するクロック生成回路を備え
たことを特徴とするバーストクロック対応メモリ回路。 - 【請求項２】 請求項１記載のバーストクロック対応メ
モリ回路において、前記メモリは、前記対向局又は前記
自局からの伝送信号を該伝送信号と同じ伝送速度で且つ
該伝送信号に同期したクロック信号に応じて順次書き込
むと共に、書き込まれた記憶容量が全体の半分以上にな
ったときに読み出し許可信号を出力する第１のメモリを
含み、前記クロック生成回路は、前記読み出し許可信号
に応じて前記読み出しクロック信号を生成すると共に、
該読み出しクロック信号により前記第１のメモリから一
定の記憶容量単位毎に伝送信号の順次読み出しを行うこ
とを特徴とするバーストクロック対応メモリ回路。 - 【請求項３】 請求項２記載のバーストクロック対応メ
モリ回路において、前記メモリは、前記読み出しクロッ
ク信号を書き込み用クロック信号として使用して前記第
１のメモリから読み出された前記伝送信号を順次書き込
む第２のメモリを含むことを特徴とするバーストクロッ
ク対応メモリ回路。 - 【請求項４】 請求項３記載のバーストクロック対応メ
モリ回路において、伝送速度に対応した伝送速度設定情
報を示す伝送速度設定信号を出力する伝送速度設定回路
と、前記読み出しクロック信号を平均化した場合の伝送
速度に対応した伝送速度設定情報を前記伝送速度設定信
号より受信し、予め設定された分周比により前記書き込
み用クロックを分周して分周クロック信号を生成出力す
るバーストクロック分周回路と、前記分周クロック信号
と位相比較用分周クロック信号との位相比較を行って位
相比較信号を出力する位相比較回路と、前記位相比較信
号から高周波成分を除去して特性制御信号を出力するロ
ーパスフィルタ回路と、前記特性制御信号に応じた制御
用クロック信号を生成出力する電圧制御発振回路と、前
記制御用クロック信号を前記分周クロック信号と同じ伝
送速度まで分周して前記位相比較用分周クロック信号を
生成出力する比較用クロック分周回路と、前記読み出し
クロック信号を平均化した場合の伝送速度に対応した伝
送速度設定情報を前記伝送速度設定信号より受信し、予
め設定された分周比により前記制御用クロック信号を分
周して前記第２のメモリに対する読み出し用クロック信
号を生成出力するクロック分周回路とを備えたことを特
徴とするバーストクロック対応メモリ回路。
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|---|---|---|---|
| JP09012529A JP3097737B2 (ja) | 1997-01-27 | 1997-01-27 | バーストクロック対応メモリ回路 |
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| US09/014,352 US6088776A (en) | 1997-01-27 | 1998-01-27 | Burst clock memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09012529A JP3097737B2 (ja) | 1997-01-27 | 1997-01-27 | バーストクロック対応メモリ回路 |
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|---|---|
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Family Applications (1)
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|---|---|---|---|
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-
1998
- 1998-01-26 FR FR9800775A patent/FR2760579A1/fr not_active Withdrawn
- 1998-01-27 US US09/014,352 patent/US6088776A/en not_active Expired - Fee Related
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