JPH04226061A - バイポーラ・トランジスタとｊｆｅｔトランジスタを形成する工程 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一つの半導体基板に相違
する半導体回路装置を形成することに関連し、詳細には
垂直バイポーラ・トランジスタと接合電界効果トランジ
スタ（ＪＦＥＴ）を同時に形成する工程と、それにより
製造される集積回路に関連する。

【０００２】

【従来の技術及び問題点】演算増幅器の設計は、それに
用いられる従来のＰＮＰ集積回路トランジスタは約５メ
ガヘルツでしか動作できないという点で制限されてきた
。従来のＮＰＮトランジスタと組合されたこれらのＰＮ
Ｐトランジスタは、演算増幅器の集積回路には一般的な
装置である。最近では従来の基板ＰＮＰトランジスタよ
りも優れた、高周波絶縁垂直ＰＮＰ（ＶＰＮＰ）トラン
ジスタが開発されている。この絶縁ＶＰＮＰトランジス
タは４５ボルトでの動作が可能であり、最高約１５０メ
ガヘルツの周波数で動作する。絶縁ＶＰＮＰトランジス
タの電流利得とブレークダウン電圧は、標準的な二重拡
散ＮＰＮトランジスタで得られるものに匹敵する。最後
に絶縁ＶＰＮＰは、通常の垂直基板ＰＮＰトランジスタ
によりとられるエミッタ・ホロワ形状に限定されない。 別に、５０ボルトの（ｐ）チャンネルＪＦＥＴが、ゲー
トとドレイン間のブレークダウン電圧を４５ボルト以上
にするよう開発されている。この種のＪＦＥＴは通常は
演算増幅器入力として利用される。これらのＪＦＥＴは
ゲート酸化物上に厚く被着された酸化物により形成され
、上部ゲート／ドレインの逆バイアスされたｐ−ｎ接合
における電界の強化を減少させる。これによりゲートと
ドレイン間のブレークダウン電圧は、３０ボルトという
低い限度からおよそ５０ボルトまでにも増加する。 ゲートとドレイン間とゲートとソース間の酸化物のオー
バラップ・キャパシタンスも、被着された酸化物により
減少される。これにより帯域幅とスルーレートがより大
きくなる。もう一つの望ましい集積回路要素は、金属／
窒化物／ポリシリコン・キャパシタである。酸化物の代
わりに窒化物を用いることにより、キャパシタンスが二
倍になり、１００ボルト以上で誘電体のブレークダウン
が生じ、またフィールド酸化物にこれらのキャパシタを
製造することにより、寄生接合キャパシタンスとタンク
の漏れ電流が減少する。よってこれらの各装置を併せ持
つ集積回路を製造する工程を開発することが望ましい。 しかしながら今までこの様な工程は開発されておらず、
回路設計者は一個の集積回路において、一個の回路装置
しか利用できない。

【０００３】

【問題点を解決するための手段及び作用】本発明は特性
の一つとして同じ半導体基板を用いて、垂直バイポーラ
・トランジスタと接合電界効果トランジスタ（ＪＦＥＴ
）を同時に形成する工程を含む。この工程によると、第
二の導電型のＪＦＥＴ埋込み領域が半導体表面に形成さ
れる。次に第二の導電型のバイポーラ埋込み領域がこの
表面で、ＪＦＥＴ埋込み領域から隔てて形成される。 第一の導電型のコレクタ領域は、バイポーラ埋込み領域
内の半導体基板表面で形成される。この後、第二の導電
型のエピタキシャル半導体層が、半導体基板表面に形成
される。次に熱拡散段階が行われ、ＪＦＥＴ埋込み領域
とバイポーラ・コレクタ領域を、エピタキシャル層へと
拡張する。第一の導電型の深いコレクタ領域が、エピタ
キシャル層表面からコレクタ領域まで延びるよう形成さ
れる。第一の導電型のベース領域が、コレクタ領域上に
距離を置いてエピタキシャル層表面に形成される。次に
エピタキシャル層表面に、第一の導電型のエミッタ領域
、ＪＦＥＴソース領域、及びＪＦＥＴドレイン領域が同
時に形成される。エミッタ領域はベース領域内に形成さ
れ、一方ＪＦＥＴのソースとドレイン領域は、ＪＦＥＴ
埋込み領域上に距離を置いて形成される。その後エピタ
キシャル層表面に、第二の導電型のバイポーラ・トラン
ジスタのベース・コンタクト領域とＪＦＥＴのゲート・
コンタクト領域が同時に形成される。ベース・コンタク
ト領域はベース領域内でエミッタ領域から隔てて形成さ
れ、一方ゲート・コンタクト領域はＪＦＥＴ埋込み領域
上にソースとドレイン領域から隔てて形成される。

【０００４】本発明の他の特性によると金属／誘電体／
ポリシリコン・キャパシタは、ＪＦＥＴトランジスタの
みの工程内か、またはＪＦＥＴと垂直バイポーラ・トラ
ンジスタの両方の工程内で形成され得る。更に第一の導
電型の深い接合絶縁領域は、少なくとも一個の別な深い
接合絶縁領域が、形成される装置を電気的に絶縁するの
に用いられる時と同時に形成される。これらの深い接合
絶縁領域からのドーパントは、同時にエピタキシャル層
へ上方向に拡散される。少なくとも二つの浅い接合絶縁
領域が、エピタキシャル層に形成される。浅い接合絶縁
領域からのドーパントは下方向に拡散され、よって深い
接合絶縁領域と浅い接合絶縁領域は、一続きの接合絶縁
領域を形成する。後続する拡散段階の間、後で上にキャ
パシタが形成される接合絶縁領域上に、フィールド酸化
物の厚い層が形成される。ポリシリコン層がフィールド
酸化物層上に被着され、パターン処理され、エッチング
される。またこれはＪＦＥＴゲート・コンタクト領域の
形成と同時にドーピングされるのが好ましい。

【０００５】一つの工程の流れにこれらの装置の形成段
階を組込むことには、各装置を別々に形成するのに必要
であったマスク・レベルの数を非常に少なくするという
利点がある。これら三個の装置を含む集積回路により、
集積回路設計には通常の装置よりも融通性と柔軟性の余
地が与えられる。ＶＰＮＰトランジスタ、５０ボルトの
（ｐ）チャンネルＪＦＥＴ、金属／窒化物／ポリシリコ
ン・キャパシタ、及び二重拡散接合絶縁を組合わせるこ
とにより、（１００）の結晶学的方向の基板に用いられ
た場合、入力オフセット電圧制御が厳重になる。これら
の組合わせにより回路の設計において、５倍の帯域幅の
改良、速い整定時間（２００ナノ秒）、正確な入力オフ
セット電圧制御（＋／−１００マイクロボルト）、及び
他の主要な設計上の向上を可能にする高性能な制御回路
を設計する機会が提供される。この工程は、通常の４５
ボルトの垂直ＮＰＮトランジスタ、高シート抵抗器、４
５ボルトのしきい値電圧、及び線形バイポーラ／ＪＦＥ
Ｔの製造工程の他の共通な特性と両立性がある。本発明
の装置の製造で好んで用いられた二重（上方向と下方向
）拡散絶縁により、設計レイアウトがより高密度になり
、一回の拡散絶縁に比べて最高２５パーセントまでのレ
イアウト面積を節約することができる。本発明の他の特
徴やそれらの利点は、図面と共に以下の詳細な説明から
良く理解されるであろう。

【０００６】実施例 まず図１では（ｐ−）シリコン基板１０の拡大された略
図が示される。シリコン基板１０の結晶学的方向は（１
００）または（１１１）であって良いが、（１１１）方
向の方が好ましい。第一の酸化物層１２が基板１０上に
成長され、数回のパターン処理、エッチングが行われ、
酸化物が置き換わって再び成長される。この後範囲１３
（略式に区切られて示される）の間の酸化物１２の部分
が、従来のパターン処理とエッチング技術で取除かれ、
参照番号１５で示されるＮＰＮバイポーラ・トランジス
タ領域のＮＰＮ垂直トランジスタの（ｎ−）埋込みコレ
クタ領域１４の注入マスクを形成する。同時に（ｎ＋）
埋込み領域１６が、参照番号１９で示される基板の（ｐ
）チャンネルＪＦＥＴ領域で、酸化物層１２の範囲１７
でマスクされる。埋込みコレクタ領域１４とＪＦＥＴ埋
込み領域１６のシート抵抗は約１５オーム／スクエアで
あり、好ましいドーパントはアンチモンである。ドーパ
ントの注入の後、基板１０は熱拡散され、図示されるよ
うに埋込み領域１４と１６にそれぞれ類似する導電型の
境界１８と２０が設けられる。これとこれに続く熱拡散
段階の間、先の注入段階の前に露出されたシリコン基板
１０の表面２３では、部分２２のような酸化物部分が成
長して元に戻る。次に酸化物１２が範囲２５内で取除か
れ、参照番号２７で示される垂直ＰＮＰトランジスタ領
域内に、（ｎ−）埋込み領域２４が注入され、熱拡散さ
れる。埋込み領域２４を注入するのに用いられるドーパ
ントの濃度は、コレクタ領域１４とＪＦＥＴ埋込み領域
１６の濃度よりもかなり薄い。これは同じドーパント・
レベルの使用は、垂直ＰＮＰコレクタ領域を圧倒するか
らである。この領域の形成は以下で説明される。

【０００７】同様に酸化物１２は、再び範囲２６内で取
除かれ、（ｐ）垂直ＰＮＰトランジスタ・コレクタ領域
２８を形成する注入段階をマスクする。注入に好ましい
ドーパントの種類はホウ素である。（ｐ）ドーパントは
熱サイクルにより拡散され、（ｐ）型と（ｎ）型物質の
ほぼ最終的な境界は、境界３０により示される。ＶＰＮ
Ｐトランジスタ・コクレタ領域２８の境界３０と、埋込
み領域２４の境界３２の間の距離は、コレクタ領域２８
を（ｐ−）基板１０から絶縁し、最高の動作電圧電位を
はるかに持ちこたえ、突抜け（ｐｕｎｃｈ−ｔｈｒｏｕ
ｇｈ）電圧ブレークダウンを生じさせないように、十分
な距離でなければならない。酸化物を範囲２６内で層１
２から取除くのと同時に、酸化物が範囲３４内で取除か
れ、領域２８へ注入された（ｐ）形ドーパントは、複数
の深い接合絶縁領域３６にも注入される。領域３６は装
置を互いに絶縁するよう設けられ、よって寄生トランジ
スタ装置は形成されない。

【０００８】図２では酸化物層１２が取除かれ、半導体
基板１０の表面２３に（ｎ−）エピタキシャル・シリコ
ン層３８が成長される。第二の酸化物層４０はエピタキ
シャル層３８の表面４２に成長される。酸化物４０が次
に範囲４４から取除かれ、次の注入段階のマスクを設け
る。ここでは多量の（ｐ）形ドーパントが被着される。 （ｐ）形ドーパントは後続する熱サイクルで拡散され、
浅い（ｐ＋）接合絶縁領域４６と深い（ｐ＋）コレクタ
領域４８を形成する。浅い絶縁領域４６はそれぞれ深い
絶縁領域３６の上にあり、また領域４８はＶＰＮＰ埋込
み領域２８の上にある。深いコレクタ領域４８は環状で
あるか、または継目のないことが好ましい。（ｐ）ドー
パントの被着の後は熱拡散ドライブ・イン段階が続き、
よって浅い接合絶縁領域４６は深い接合絶縁領域３６と
一続きになり、また深いコレクタ領域４８は埋込みコレ
クタ領域２８と一続きになる。この拡散段階において、
エピタキシャル層３８の表面からドーパントが下向きに
拡散されるのと同時に、半導体基板１０からドーパント
が上向きに拡散される。この上向きの拡散により、コレ
クタ領域１４と埋込み領域１６の上側の境界５０と、Ｖ
ＰＮＰコレクタ領域２８の上側の境界５２が形成される
。様々な拡散段階が行われる中で、適切な量の拡散を行
うため熱サイクルを調整することが大切である。従って
もし他の全てのパラメータが同じならば、初めの方に形
成された構造は後で形成された構造よりも、軽く熱サイ
クルされるべきである。これは後の熱サイクルは後に形
成された構造同様、初めに形成された構造の領域と濃度
を影響するからである。

【０００９】次に酸化層４０が範囲５７内で取除かれ、
（ｎ）形ドーパントがその中に注入され、（ｎ−）ベー
ス領域５８をＶＰＮＰトランジスタに形成する。続いて
酸化物４０は範囲６０内で取除かれ、アンチモンのよう
な（ｎ）形ドーパントが注入される。この注入の後、熱
拡散ドライブ・イン段階がエピタキシャル層３８で行わ
れ、よって範囲５７と範囲６０に注入された（ｎ）形ド
ーパントが拡散し、しきい値調節領域６２を形成し、Ｖ
ＰＮＰベース領域５８を定める。しきい値調節領域６２
は、拡散された領域４６と４８のような（ｐ）形拡散の
間の、寄生ＰＭＯＳトランジスタを防ぐのに望ましい。 しきい値調節領域６２は接合ブレークダウン電圧を制御
し、よって標準の４５ボルトの作動電圧を越えられる。

【００１０】図３では酸化物層４０の部分が、ＮＰＮト
ランジスタ領域１５、ＶＰＮＰトランジスタ領域２７、
及びＪＦＥＴ領域１９の範囲６４内で取り除かれる。次
に（ｐ）形ドーパントが被着及び熱拡散され、（ｐ＋）
ＮＰＮトランジスタ・ベース領域６６、ＶＰＮＰトラン
ジスタ（ｐ＋）エミッタ領域７０、ＶＰＮＰの深いコレ
クタ領域４８内の環状または継目のない（ｐ＋）コンタ
クト領域７２、（ｐ＋）ＪＦＥＴソース領域７４、及び
（ｐ＋）ＪＦＥＴドレイン領域７６を形成する。この段
階の後シート抵抗の高い抵抗器（図示されず）が、酸化
物層４０の特定な部分（図示されず）の除去によりパタ
ーン処理され、後続する酸化と注入により層３８に抵抗
器（図示されず）を形成しても良い。次に三個の装置領
域１５、１９、２７における範囲７８内で、酸化物が酸
化物層４０からエピタキシャル層３８の表面まで取除か
れ、（ｎ）形ドーパントの被着をマスクする。被着され
たドーパントは次に熱拡散され、従来の垂直ＮＰＮエミ
ッタ領域８０、従来のＮＰＮトランジスタにコレクタ・
コンタクト領域８２、垂直ＰＮＰベース・コンタクト領
域８４と、埋込み領域２４へのオーム接触のための埋込
み領域コンタクト８６と、またＪＦＥＴゲート・コンタ
クト領域８８を形成する。図示される実施例において、
ベース・コンタクト領域８４は環状または継目のない状
態である。ＪＦＥＴの形成段階を更に説明するために、
詳細な断面図が図３ａに示される。フィールド酸化物４
０は範囲９０内で取除かれ、薄いゲート酸化物９２がエ
ピタキシャル層３８の露出した表面に成長される。次に
好ましくはリンである（ｎ）型ドーパントが、ゲート酸
化物９２を介して注入され、ゲート・コンタクト領域８
８からソース領域７４とドレイン領域７６の両方に延び
る上部ゲート領域９４を形成する。この注入段階の後フ
ォトレジスト層（図示されず）が、ドレイン領域７６か
らソース領域７４まで延びる窓を除くゲート酸化物９２
の全ての領域をマスクするのに用いられる。残りの露出
された領域はホウ素注入され、ソース領域７４からドレ
イン領域７６に延びるＪＦＥＴチャンネル領域９６を形
成する。

【００１１】図４には好ましい工程の最終段階が示され
る。フォトレジストは取除かれ、中間レベル酸化物層９
８が酸化物層４０の表面に被着される。中間レベル酸化
物層９８は次に熱処理段階で高密度にされる。複数のコ
ンタクト穴１００は次にパターン処理され、中間レベル
酸化物層９８にエッチングされる。中間レベル酸化物層
９８は次にコンタクト穴１００の中でリフローされ、傾
斜する側壁が形成される。各コンタクト穴１００の下で
酸化物層４０の中に穴１０２が設けられ、その下のエピ
タキシャル層３８の表面４２を露出する。金属リード線
１０４−１１８は次に通常の方法で被着され、パターン
処理され、エッチングされる。本発明の重要な特徴の一
つは、ＪＦＥＴチャンネル９６上に残された中間レベル
酸化物の部分１２０の存在である。上部ゲート金属リー
ド線１１７はパターン処理され、エッチングされ、ゲー
ト・コンタクト領域８８に接触するだけではなく、中間
レベル酸化物部分１２０で隔てられるチャンネル９６上
にも延びる。中間レベル酸化物部分１２０の存在により
、作動電圧が最高４５ボルトまで上がる。中間レベル酸
化物部分１２０を持たない標準（ｐ）チャンネルＪＦＥ
Ｔは、約３２乃至３３ボルトまででしか動作しない。 これはドレイン／上部ゲート接合における電界の強化と
関連する問題のためである。中間レベル酸化物部分１２
０によりそこに生じる電界強化は減少し、ブレークダウ
ン電圧は約５０ボルトまでにも大きくなる。よって中間
レベル酸化物部分１２０により、４５ボルトのチップが
形成され得る。その後、完成した集積回路の露出された
表面を不活性化するように、不活性化窒化物層（図示さ
れず）が加えられることが好ましい。

【００１２】図５は前述の製造の製造工程中に形成され
得るキャパシタの拡大断面図であり、構造の同一な部分
には同じ数字が用いられる。（ｐ）形半導体基板１０の
分離領域では、埋込みコレクタ領域２８と深い接合絶縁
領域３６（図１）が注入されるのと同時に、深い絶縁接
合領域１２１に（ｐ）形ドーパントが注入される。次に
エピタキシャル層３８が半導体基板１０に成長され、第
二の酸化物層４０がエピタキシャル層３８に成長される
。次に穴（図示されず）が酸化物層４０に設けられ、（
ｐ）形の被着が浅い接合絶縁領域４６と深いコレクタ領
域４８（図２）に行われるのと同時に、（ｐ）形ドーパ
ントが層３８の表面４２に被着される。次に熱拡散段階
が行われ、領域１２１からドーパントを上向きに拡散し
、エピタキシャル層３８の表面４２に被着されたドーパ
ントを下向きに拡散する。この上向きと下向きの拡散の
組合わせにより、エピタキシャルの表面４２から基板表
面１０の中へと延びる一続きの接合絶縁領域１２２が形
成される。ＮＰＮエミッタ領域８０、ＶＰＮＰベース・
コンタクト領域８４及びＪＦＥＴゲート・コンタクト領
域８８（図３）を形成するドーピング／拡散シーケンス
に先立ち、多結晶シリコン層が被着され、フォトレジス
ト・マスクでパターン処理され、エッチングされ、ポリ
シリコン電極１２４を形成する。電極１２４はエミッタ
領域８０、上部ゲート・コンタクト領域８８、及びＶＰ
ＮＰベース・コンタクト領域８４を形成するのに用いら
れる（ｎ）形ドーパントの多量の被着により導電性にさ
れる。エミッタ・ドーパントが領域８０、８４、８８に
拡散される拡散段階により、同時に酸化物層１２６がポ
リシリコン電極１２４の露出された表面から成長する。 酸化物層１２６はポリシリコン表面の中央領域１２８内
で取り除かれる。中央領域１２８の上に圧縮張力窒化物
誘電体層１３０が被着され、従来のフォトレジスト・マ
スキング技術によりパターン処理され、エッチングされ
、図示されるような層１３０の部分を残す。

【００１３】図４に示される中間レベル酸化物層９８で
行われるのと同時に、中間レベル酸化物層９８が被着さ
れ、高密度にされ、その中にコンタクトが設けられ、リ
フローされる。最後に金属コンタクト１０４−１１８が
形成されるのと同時に、外側の金属電極１３２が被着さ
れ、パターン処理され、エッチングされる。要約すると
、垂直ＰＮＰトランジスタ、（ｐ）チャンネルＪＦＥＴ
トランジスタ、金属／窒化物／ポリシリコン・キャパシ
タ、及び線形バイポーラ／ＪＦＥＴ集積回路で用いられ
る通常の垂直ＮＰＮトランジスタと他の標準的な装置の
製造の統合工程が説明されてきた。統合工程により多数
のマスク工程が省かれ、回路設計の柔軟性が増す。以上
が本発明の好ましい実施例の詳細な説明であるが、本発
明はそれに限定されるものではなく、特許請求の範囲に
より定められるものとする。

【００１４】以上の説明に関連して更に以下の項を開示
する。 （１）　　　第一の導電型の半導体基板を一個用いて、
垂直バイポーラ・トランジスタと接合電界効果トランジ
スタ（ＪＦＥＴ）を形成する工程において、半導体基板
表面に第二の導電型のＪＦＥＴ埋込み領域を形成し、Ｊ
ＦＥＴ埋込み領域から隔てて、表面に第二の導電型のバ
イポーラ埋込み領域を形成し、表面においてバイポーラ
埋込み領域内に、第一の導電型のコレクタ領域を形成し
、半導体基板表面上に、第二の導電型のエピタキシャル
半導体層を形成し、ＪＦＥＴ埋込み領域とコレクタ領域
を、熱拡散によりエピタキシャル層の中へ拡張させ、エ
ピタキシャル層表面からコレクタ領域まで延びる、第一
の導電型の深いコレクタ領域を形成し、コレクタ領域上
に距離を置いてエピタキシャル層表面に第一の導電型の
ベース領域を形成し、エピタキシャル層表面に、第一の
導電型のＪＦＥＴソース領域とＪＦＥＴドレイン領域を
同時に形成し、エミッタ領域はベース領域内に形成され
、ＪＦＥＴソースとドレイン領域はＪＦＥＴ埋込み領域
上に距離を置いて、また互いに横方向に距離を置いて形
成され、また、エピタキシャル層表面に、第二の導電型
のベース・コンタクト領域ゲート・コンタクト領域を形
成し、ベース・コンタクト領域はベース領域内エミッタ
から隔てて形成され、ゲート・コンタクト領域はＪＦＥ
Ｔ埋込み領域上でソースとドレイン領域から隔てて形成
されることを含む工程。

【００１５】（２）　　　（１）　項に記載した工程に
おいて、前記第一の導電型は（ｐ）である。 （３）　　　（１）　項に記載した工程は更に、コレク
タ領域を形成する前記段階と同時に、半導体基板に第一
の導電型の少なくとも一つの深い接合絶縁領域を形成し
、深い接合絶縁領域はコレクタ領域とＪＦＥＴ埋込み領
域の間に形成され、また、深いコレクタ領域を形成する
前記段階と同時に、深い接合絶縁領域上のエピタキシャ
ル層に、第一の導電型の少なくとも一つの浅い接合絶縁
領域を形成し、よって浅い接合絶縁領域と深い接合絶縁
領域が接続されることを含む。 （４）　　　（３）　項に記載した工程は更に、エピタ
キシャル層の表面に第二の導電型のドーパントでフィー
ルド調節領域を形成し、ベース領域と浅い接合絶縁領域
の間に置くことを含む。 （５）　　　（３）　項に記載した工程は更に、深い接
合絶縁領域とコレクタ領域からドーパントをエピタキシ
ャル層の中に同時に上方向に拡散し、また、浅い接合絶
縁領域と深いコレクタ領域からドーパントを同時に下方
向に拡散し、よって深いコレクタ領域はコレクタ領域と
接触し、また浅い接合絶縁領域と深い接合絶縁領域は一
続きになることを含む。

【００１６】（６）　　　（１）　項に記載した工程は
更に、深いコレクタ領域からドーパントを下方向に拡散
し、深いコレクタ領域をコレクタ領域と一続きにするこ
とを含む。 （７）　　　（１）　項に記載した工程は更に、半導体
基板表面に渡って第一の酸化物層を形成し、また、コレ
クタ領域、バイポーラ埋込み領域、及びＪＦＥＴ埋込み
領域を形成する前記各段階に先立ち、前記各段階に対し
て酸化物層の所定の部分をそれぞれ取除き、よって酸化
物層は前記各段階に対してドーピング・マスクとして機
能することを含む。 （８）　　　（１）　項に記載した工程は更に、前記エ
ピタキシャル半導体層の形成段階後に、エピタキシャル
層表面に酸化物層を形成し、また、深いコレクタ領域、
ベース領域、及びエミッタ領域を形成する前記各段階に
先立ち、前記各段階のそれぞれのドーパント・マスクと
して機能するよう酸化物層の各部分を取除く段階を含む
。 （９）　　　（１）　項に記載した工程は更に、ベース
・コンタクト領域とゲート・コンタクト領域を同時に形
成する前記段階の後、ソース領域とドレイン領域間のチ
ャンネル領域上のエピタキシャル層上に、ゲート・コン
タクト領域まで横方向に延びるゲート絶縁層を形成し、
ゲート絶縁層を介して第二の導電型のドーパントを注入
し、ゲート・コンタクト領域からソースとドレイン領域
へ延びる上部ゲートを形成し、また、ゲート絶縁層を介
して第一の導電型のドーパントを注入し、チャンネル領
域をドーピングすることを含む。

【００１７】（１０）　　（１）　項に記載した工程は
更に、前記コレクタ領域の形成段階と同時に、基板に第
一の導電型の深い接合絶縁領域を形成し、また、接合絶
縁領域上にキャパシタを形成する段階を含む。 （１１）　　（１０）項に記載した工程は更に、前記深
いコレクタ領域の形成段階と同時に、キャパシタに対し
てエピタキシャル層に、第一の導電型の浅い接合絶縁領
域を形成し、よって深い接合絶縁領域と浅い接合絶縁領
域は、一続きの接合絶縁領域となることを含む。 （１２）　　（１１）項に記載した工程は更に、エピタ
キシャル層上に酸化物層を形成し、絶縁接合領域を覆い
、また、接合絶縁領域上の酸化物層上にキャパシタを形
成する段階を含む。 （１３）　　（１）　項に記載した工程において、キャ
パシタは垂直なトランジスタと横方向のトランジスタか
ら隔てられた半導体基板のキャパシタ領域に形成され、
前記工程は更に、キャパシタ領域のエピタキシャル層上
に絶縁するよう隔てて多結晶シリコン・キャパシタ電極
を形成し、また、ベース・コンタクト領域とゲート・コ
ンタクト領域を同時に形成する前記段階と同時に、多結
晶シリコン電極をドーピングし、導電性が高くなるよう
にする段階を含む。 （１４）　　（１）　項に記載した工程は更に、ベース
・コンタクト領域とゲート・コンタクト領域を同時に形
成する前記段階と同時に、バイポーラ埋込み領域上のエ
ピタキシャル層表面に、また深いコレクタ領域から隔て
て、第二の導電型のバイポーラ埋込み領域コンタクト領
域を形成する段階を含む。

【００１８】（１５）　　（１）　項に記載した工程に
従い形成される集積回路。 （１６）　　第一の導電型の半導体基板を一個用いて、
接合電界効果トランジスタ（ＪＦＥＴ）とキャパシタを
形成する工程は、半導体基板表面に第二の導電型の埋込
み領域を形成し、表面に第一の導電型の少なくとも二つ
の深い接合絶縁領域を同時に形成し、第一の深い接合絶
縁領域は基板のＪＦＥＴ領域と基板のコレクタ領域の間
に形成され、第二の接合絶縁領域はキャパシタ領域内に
形成され、表面に第二の導電型のエピタキシャル層を形
成し、エピタキシャル層表面に絶縁層を形成し、ドーパ
ントを上方向に拡散して、埋込み領域と深い接合絶縁領
域をエピタキシャル層中へ拡張し、エピタキシャル層表
面に、第一の導電型の少なくとも二つの浅い接合絶縁領
域を同時に形成し、浅い接合絶縁領域はそれぞれ深い接
合絶縁領域と一続きにされ、第二の浅い接合絶縁領域上
の絶縁層上にシリコンを含む多結晶層を形成し、多結晶
層と絶縁層上に中間レベル絶縁層を形成し、中間レベル
絶縁層中に多結晶層までと、ＪＦＥＴ領域のエピタキシ
ャル層のゲート・コンタクト領域上の絶縁層の領域まで
穴を開け、絶縁層の領域を取除き、ゲート・コンタクト
領域を露出し、また、多結晶層とゲート・コンタクト領
域を同時にドーピングし、導電性のキャパシタ電極と上
部ゲート・コンタクト領域をそれぞれ形成することを含
む。

【００１９】（１７）　　（１６）項に記載した工程に
おいて、前記絶縁層は二酸化ケイ素を含み、工程は更に
ドーパントを上方向に拡散する前記段階の間、絶縁層の
少なくとも一部分を熱成長させる段階を含む。 （１８）　　（１６）項に記載した工程は更に、ＪＦＥ
Ｔとキャパシタ領域から隔てられた、バイポーラ・トラ
ンジスタ領域内でエピタキシャル層表面にドーパントを
拡散し、ベース・コンタクトを形成し、前記ドーパント
を拡散する段階と同時に、多結晶層上に酸化物層を成長
させ、多結晶層の所定の部分から酸化物層を取り除き、
また、多結晶層上にキャパシタ誘電体層を形成する段階
を含む。 （１９）　　（１６）項に記載した工程は更に、前記深
い接合絶縁領域を形成する段階の間、ＪＦＥＴとキャパ
シタ領域から隔てて、半導体基板のバイポーラ・トラン
ジスタ領域に、第一の導電型のバイポーラ・トランジス
タ・コレクタ領域を形成し、前記ドーパントを上方向に
拡散する段階の間、コレクタ領域をエピタキシャル層中
に拡張し、前記浅い接合絶縁領域の形成段階の間、第一
の導電型の深いコレクタ領域を、コレクタ領域と一続き
になるように、コレクタ領域上のエピタキシャル層に形
成する段階を含む。

【００２０】（２０）　　（１６）項に記載した工程に
従い形成される集積回路。 （２１）　　第一の導電型の一個の半導体基板表面に、
バイポーラ・トランジスタと接合電界効果トランジスタ
（ＪＦＥＴ）を同時に形成する工程においてその方法は
、半導体基板に第二の導電型のエピタキシャル層を形成
し、エピタキシャル層表面にＪＦＥＴソース領域、ＪＦ
ＥＴドレイン領域、及びバイポーラ・エミッタ領域を同
時に形成し、これらは全て第一の導電型であり、ソース
とドレイン領域はエピタキシャル層のＪＦＥＴ領域内で
互いに隔てて形成され、エミッタ領域はエピタキシャル
層のバイポーラ・トランジスタ領域内に、ＪＦＥＴ領域
から隔てて形成され、また、エピタキシャル層に第二の
導電型のベース・コンタクト領域とゲート・コンタクト
領域を同時に形成し、ベース・コンタクト領域はバイポ
ーラ・トランジスタ内に形成され、エミッタ領域からは
隔てられ、ゲート・コンタクト領域はＪＦＥＴ領域内に
形成され、ソースとドレイン領域からは隔てられること
を含む。

【００２１】（２２）　　バイポーラ・トランジスタと
接合電界効果トランジスタを持つ集積回路は、第一の導
電型の半導体基板を含み、前記半導体基板表面に形成さ
れた第二の導電型のエピタキシャル層を含み、前記エピ
タキシャル層には表面があり、エピタキシャル層のバイ
ポーラ・トランジスタ領域から隔てられたエピタキシャ
ル層のＪＦＥＴ領域を含み、前記ＪＦＥＴ領域内で第一
の導電型のソース領域とドレイン領域が互いに隔てて形
成され、前記バイポーラ・トランジスタ領域の前記エピ
タキシャル層表面に第一の導電型のバイポーラ・エミッ
タ領域が形成され、前記ソース領域、前記ドレイン領域
及び前記エミッタ領域は同時に形成され、また、バイポ
ーラ・トランジスタ領域にエミッタ領域から隔てて形成
された前記第二の導電型のベース・コンタクト領域を含
み、前記ＪＦＥＴ領域に前記ソースとドレイン領域から
隔てて形成された第二の導電型のゲート・コンタクト領
域を含み、前記ベース・コンタクト領域と前記ゲート・
コンタクト領域を同時に形成することを含む。

【００２２】（２３）　　接合電界効果トランジスタ（
ＪＦＥＴ）とキャパシタを持つ集積回路は、第一の導電
型の半導体基板を含み、前記半導体基板表面に形成され
た第二の導電型のエピタキシャル層を含み、前記エピタ
キシャル層には表面があり、前記半導体基板表面に形成
された、第一の導電型の少なくとも二つの深い接合絶縁
領域を含み、前記基板と前記エピタキシャル層のＪＦＥ
Ｔ領域は、前記基板と前記エピタキシャル層のキャパシ
タ領域から隔てられ、前記第一の深い接合絶縁領域は、
前記ＪＦＥＴ領域と前記キャパシタ領域の間に形成され
、前記第二の深い接合絶縁領域は前記キャパシタ領域内
に形成され、前記ＪＦＥＴ領域の前記半導体基板表面に
形成された前記第一の導電型の埋込み領域を含み、前記
埋込み領域と前記接合絶縁領域は前記エピタキシャル層
に上方向に拡散され、前記第一と第二の深い接合絶縁領
域上で、前記エピタキシャル層表面にそれぞれ形成され
、一続きになるように下方向に拡散された、前記第一の
導電型の第一と第二の浅い接合絶縁領域を含み、前記エ
ピタキシャル層表面に形成された絶縁層を含み、シリコ
ンを含む多結晶層が前記第二の浅い接合絶縁領域上の前
記絶縁層に形成され、前記多結晶層と前記絶縁層上に形
成された中間レベル絶縁層を含み、前記中間レベル絶縁
層に前記多結晶層への第一の穴が設けられ、前記中間レ
ベル絶縁層に絶縁層領域への第二の穴が設けられ、エピ
タキシャル層のゲート・コンタクト領域が前記ＪＦＥＴ
領域の前記絶縁層の下に置かれ、また、前記ゲート・コ
ンタクト領域を露出するよう、前記絶縁層の前記領域を
介して延びる前記第二の穴を含み、前記ゲート・コンタ
クト領域と前記多結晶領域を同時にドーピングすること
により形成される導電性のキャパシタ電極とゲート・コ
ンタクトを含む。

【００２３】（２４）　　絶縁垂直ＰＮＰ（ＶＰＮＰ）
トランジスタ、接合電界効果トランジスタ（ＪＦＥＴ）
及び金属／窒化物／ポリシリコン・キャパシタの製造の
統合工程では、深い接合絶縁領域３６，１２１とＶＰＮ
Ｐ埋込みコレクタ２８が同時に形成される。接合絶縁は
、深いコレクタ領域４８が形成されるのと同時に、浅い
接合絶縁領域４６、１２２をドーピングし、拡散するこ
とで完成される。ＪＦＥＴソース領域７４とドレイン領
域７６は、ＶＰＮＰエミッタ領域７０と同時に形成され
る。ＪＦＥＴゲート・コンタクト領域８８は、ＶＰＮＰ
ベース・コンタクト領域８４とＶＰＮＰ埋込み領域コン
タクト８６と同時に形成され、またこのときキャパシタ
電極１２４がドーピングされても良い。

【図面の簡単な説明】

【図１】本発明による垂直ＰＮＰトランジスタ、ｐチャ
ンネルＪＦＥＴ、及び垂直ＮＰＮトランジスタの一連の
製造段階を示す拡大断面図。

【図２】本発明による垂直ＰＮＰトランジスタ、ｐチャ
ンネルＪＦＥＴ、及び垂直ＮＰＮトランジスタの一連の
製造段階を示す拡大断面図。

【図３】本発明による垂直ＰＮＰトランジスタ、ｐチャ
ンネルＪＦＥＴ、及び垂直ＮＰＮトランジスタの一連の
製造段階を示す拡大断面図、ａ図はＪＦＥＴの製造段階
を更に示し、図３に示される断面図の詳細を示す。

【図４】本発明による垂直ＰＮＰトランジスタ、ｐチャ
ンネルＪＦＥＴ、及び垂直ＮＰＮトランジスタの一連の
製造段階を示す拡大断面図。

【図５】図１、図４で示される装置と関連して形成され
得る金属／窒化物／ポリシリコン・キャパシタの拡大断
面図。

【主な符号の説明】

１０　　シリコン基板 １２　　第一の酸化物層 １４　　埋込みコレクタ領域 １５　　ＮＰＮバイポーラ・トランジスタ領域１６，２
４　　埋込み領域 １９　　（ｐ）チャンネルＪＦＥＴ領域２７　　垂直Ｐ
ＮＰトランジスタ領域 ２８　　垂直ＰＮＰトランジスタ・コレクタ領域３６　
　深い接合絶縁領域 ３８　　エピタキシャル・シリコン層 ４６　　浅い接合絶縁領域 ４８　　深いコレクタ領域 ９８　　中間レベル酸化物層 １２４　　ポリシリコン電極 １３０　　窒化物誘電体層

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　第一の導電型の半導体基板中に、バイ
   ポーラ・トランジスタと接合電界効果トランジスタ（Ｊ
   ＦＥＴ）を形成する工程において、上記基板中に第二の
   導電型のＪＦＥＴ埋込み領域を形成し、上記ＪＦＥＴ埋
   込み領域から隔てて、上記基板中に第二の導電型のバイ
   ポーラ埋込み領域を形成し、上記基板中でかつバイポー
   ラ埋込み領域内に、第一の導電型のコレクタ領域を形成
   し、上記基板上に、第二の導電型のエピタキシャル半導
   体層を形成し、上記ＪＦＥＴ埋込み領域と上記コレクタ
   領域を上記エピタキシャル層の中へ拡散させ、上記エピ
   タキシャル層の外側の面から上記コレクタ領域まで延び
   る、第一の導電型の深いコレクタ領域を形成し、上記コ
   レクタ領域上にそれと距離を置いてかつエピタキシャル
   層表面に第一の導電型のベース領域を形成し、上記エピ
   タキシャル層表面に、第一の導電型のＪＦＥＴソース領
   域とＪＦＥＴドレイン領域を同時に形成し、上記エミッ
   タ領域は上記ベース領域内に形成され、上記ＪＦＥＴソ
   ースとドレイン領域は上記ＪＦＥＴ埋込み領域上に距離
   を置いて、また互いに横方向に距離を置いて形成され、
   また、上記エピタキシャル層表面に、第二の導電型のベ
   ース・コンタクト領域とゲート・コンタクト領域を形成
   し、上記ベース・コンタクト領域は上記ベース領域内で
   上記エミッタから隔てて形成され、上記ゲート・コンタ
   クト領域は上記ＪＦＥＴ埋込み領域上で上記ソースと上
   記ドレイン領域から隔てて形成されることを含む工程。