JPH10240149A - 駆動回路一体型表示装置 - Google Patents
駆動回路一体型表示装置Info
- Publication number
- JPH10240149A JPH10240149A JP4790497A JP4790497A JPH10240149A JP H10240149 A JPH10240149 A JP H10240149A JP 4790497 A JP4790497 A JP 4790497A JP 4790497 A JP4790497 A JP 4790497A JP H10240149 A JPH10240149 A JP H10240149A
- Authority
- JP
- Japan
- Prior art keywords
- drive circuit
- driving circuit
- display device
- substrate
- wiring layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【課題】 駆動回路一体型表示装置における駆動回路部
の占有面積を軽減しかつ製造歩留りの高い駆動回路一体
型表示装置を提供する。 【解決手段】 駆動回路部の外周部に配線を配置し、こ
の配線と駆動回路部上に渡って連続的に保護膜を形成す
る。この配線は保護膜に製造工程中に発生するクラック
の進行を駆動回路の手前で止める役割を果たす。
の占有面積を軽減しかつ製造歩留りの高い駆動回路一体
型表示装置を提供する。 【解決手段】 駆動回路部の外周部に配線を配置し、こ
の配線と駆動回路部上に渡って連続的に保護膜を形成す
る。この配線は保護膜に製造工程中に発生するクラック
の進行を駆動回路の手前で止める役割を果たす。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置等の
平面型表示装置に係り、特にこの表示装置を駆動する駆
動回路が表示装置の基板上に一体的に形成された駆動回
路一体型の表示装置に関する。
平面型表示装置に係り、特にこの表示装置を駆動する駆
動回路が表示装置の基板上に一体的に形成された駆動回
路一体型の表示装置に関する。
【０００２】
【従来の技術】近年、液晶表示装置の狭額縁化の要求に
伴い、駆動回路の占有面積を低減させることが要求され
ている。特に駆動回路一体型の表示装置においては、駆
動回路部からガラス基板端部までの距離を可能な限り縮
小することが必要となる。
伴い、駆動回路の占有面積を低減させることが要求され
ている。特に駆動回路一体型の表示装置においては、駆
動回路部からガラス基板端部までの距離を可能な限り縮
小することが必要となる。
【０００３】一方、液晶表示装置の生産効率を向上させ
るため、一般的には大判のガラス基板に複数の表示部及
びこれを駆動する駆動回路部を形成した後、この大判基
板を単個の表示部及び駆動回路部に分割して切り出す工
程が採用されている。
るため、一般的には大判のガラス基板に複数の表示部及
びこれを駆動する駆動回路部を形成した後、この大判基
板を単個の表示部及び駆動回路部に分割して切り出す工
程が採用されている。
【０００４】
【発明が解決しようとする課題】ところが、大判基板を
複数の基板に切り出す際に、駆動回路部を保護する保護
膜が損傷するという問題が生じた。特に上記のように狭
額縁化に対応して駆動回路からガラス基板端部までの距
離が小さくなると、保護膜が駆動回路部の近くで損傷
し、駆動回路に水分などの不純物が侵入して駆動回路の
特性劣化を生じたり破壊させるおそれがある。この発明
は、上記の技術的背景に鑑み、駆動回路部の占有面積を
軽減しかつ製造歩留りの高い駆動回路一体型表示装置を
提供することを目的とする。
複数の基板に切り出す際に、駆動回路部を保護する保護
膜が損傷するという問題が生じた。特に上記のように狭
額縁化に対応して駆動回路からガラス基板端部までの距
離が小さくなると、保護膜が駆動回路部の近くで損傷
し、駆動回路に水分などの不純物が侵入して駆動回路の
特性劣化を生じたり破壊させるおそれがある。この発明
は、上記の技術的背景に鑑み、駆動回路部の占有面積を
軽減しかつ製造歩留りの高い駆動回路一体型表示装置を
提供することを目的とする。
【０００５】
【課題を解決するための手段】この発明は、表示部の周
辺に配置された駆動回路部の外周に沿って配線層を配置
し、この配線層と駆動回路部とを連続的に覆う保護膜を
形成したことを特徴とする。
辺に配置された駆動回路部の外周に沿って配線層を配置
し、この配線層と駆動回路部とを連続的に覆う保護膜を
形成したことを特徴とする。
【０００６】この構成を採用することにより、保護膜に
クラックが発生した場合、配線層の部分でクラックが終
端することが実験により判明した。この原因は明かでは
ないが、保護膜とその下地の配線層との密着性が高いた
め、この配線層の内側の領域（表示部）に向かってクラ
ックが進行できないものと推測される。
クラックが発生した場合、配線層の部分でクラックが終
端することが実験により判明した。この原因は明かでは
ないが、保護膜とその下地の配線層との密着性が高いた
め、この配線層の内側の領域（表示部）に向かってクラ
ックが進行できないものと推測される。
【０００７】
【発明の実施の形態】図１は、本発明による液晶表示装
置のアレイ基板の各配線位置を示す概略平面図である。
アレイ基板１０の表示部領域には、信号線１０１、走査
線１０２、及び補助容量線１０３がマトリクス状に配線
され、信号線１０１と走査線１０２との各交差部近くに
は、スイッチング素子としてＴＦＴ１０４、このＴＦＴ
に接続した画素電極１０５及び補助容量１０６が形成さ
れている。画素電極１０５は、液晶１１０を介して対向
電極１１１と容量結合して液晶容量を形成している。
置のアレイ基板の各配線位置を示す概略平面図である。
アレイ基板１０の表示部領域には、信号線１０１、走査
線１０２、及び補助容量線１０３がマトリクス状に配線
され、信号線１０１と走査線１０２との各交差部近くに
は、スイッチング素子としてＴＦＴ１０４、このＴＦＴ
に接続した画素電極１０５及び補助容量１０６が形成さ
れている。画素電極１０５は、液晶１１０を介して対向
電極１１１と容量結合して液晶容量を形成している。
【０００８】また、表示部領域の周辺には、信号線１０
１に映像信号を供給する信号線駆動回路１０７及び走査
線１０２に走査信号を供給するゲート線駆動回路１０８
が形成されている。信号線駆動回路１０７は、シフトレ
ジスタ１０７１及びこのシフトレジスタ１０７１から出
力されるタイミング信号によって制御されるサンプルホ
ールド回路１０７２を有し、この信号線駆動回路１０７
には外部よりクロック等の制御信号及び映像信号１２０
が入力される。シフトレジスタ１０７１は図示しないカ
スケード接続された複数段のフリップフロップにより構
成され、このフリップフロップはクロックに基づきタイ
ミング信号を順次次段のフリップフロップに転送する。
そしてサンプルホールド回路１０７２は、このタイミン
グ信号が入力されるタイミングで外部から入力される映
像信号をサンプリングし、信号線１０１に出力する。尚
図示しないが、サンプルホールド回路１０７２と信号線
１０１との間には、通常バッファアンプが配置される。
１に映像信号を供給する信号線駆動回路１０７及び走査
線１０２に走査信号を供給するゲート線駆動回路１０８
が形成されている。信号線駆動回路１０７は、シフトレ
ジスタ１０７１及びこのシフトレジスタ１０７１から出
力されるタイミング信号によって制御されるサンプルホ
ールド回路１０７２を有し、この信号線駆動回路１０７
には外部よりクロック等の制御信号及び映像信号１２０
が入力される。シフトレジスタ１０７１は図示しないカ
スケード接続された複数段のフリップフロップにより構
成され、このフリップフロップはクロックに基づきタイ
ミング信号を順次次段のフリップフロップに転送する。
そしてサンプルホールド回路１０７２は、このタイミン
グ信号が入力されるタイミングで外部から入力される映
像信号をサンプリングし、信号線１０１に出力する。尚
図示しないが、サンプルホールド回路１０７２と信号線
１０１との間には、通常バッファアンプが配置される。
【０００９】一方、走査線駆動回路１０８は、シフトレ
ジスタ１０８１で構成され、外部からクロック等の制御
信号及びシフトデータ１２１が入力される。シフトレジ
スタ１０８１は図示しないカスケード接続された複数段
のフリップフロップにより構成され、このフリップフロ
ップはクロックに基づきシフトデータを順次次段のフリ
ップフロップに転送し、走査信号を生成して走査線１０
２に出力する。尚図示しないが、サンプルホールド回路
１０７２と信号線１０１との間及びシフトレジスタ１０
８１と走査線１０２との間には、通常バッファアンプが
配置される。
ジスタ１０８１で構成され、外部からクロック等の制御
信号及びシフトデータ１２１が入力される。シフトレジ
スタ１０８１は図示しないカスケード接続された複数段
のフリップフロップにより構成され、このフリップフロ
ップはクロックに基づきシフトデータを順次次段のフリ
ップフロップに転送し、走査信号を生成して走査線１０
２に出力する。尚図示しないが、サンプルホールド回路
１０７２と信号線１０１との間及びシフトレジスタ１０
８１と走査線１０２との間には、通常バッファアンプが
配置される。
【００１０】そして、信号線駆動回路１０７と走査線駆
動回路１０８の外側には、その外周に沿って駆動回路の
電源ライン１１２が配置される。さらに、この電源ライ
ン１１２の外周には、対向電極電位供給線１０９が、駆
動回路１０７及び１０８を囲むように配置されている。
動回路１０８の外側には、その外周に沿って駆動回路の
電源ライン１１２が配置される。さらに、この電源ライ
ン１１２の外周には、対向電極電位供給線１０９が、駆
動回路１０７及び１０８を囲むように配置されている。
【００１１】次に、図２（ａ）〜（ｅ）及び図３（ａ）
〜（ｃ）を用いて、上記アレイ基板の製造工程を説明す
る。先ず、図２( ａ) に示すようにおいて、ＳｉＯ２及
びＳｉＮｘを積層したアンダーコート付きガラス基板２
０１にプラズマＣＶＤ法でアモルファスシリコン薄膜を
形成し、エキシマレーザー照射を行って、多結晶化シリ
コン膜２０２を得、その後エッチングを行いＴＦＴ部及
び補助容量部の一部を形成し、常圧ＣＶＤ法を用いて、
ゲート絶縁膜及び補助容量の絶縁膜を形成するためのシ
リコン酸化膜２０３を成膜する。
〜（ｃ）を用いて、上記アレイ基板の製造工程を説明す
る。先ず、図２( ａ) に示すようにおいて、ＳｉＯ２及
びＳｉＮｘを積層したアンダーコート付きガラス基板２
０１にプラズマＣＶＤ法でアモルファスシリコン薄膜を
形成し、エキシマレーザー照射を行って、多結晶化シリ
コン膜２０２を得、その後エッチングを行いＴＦＴ部及
び補助容量部の一部を形成し、常圧ＣＶＤ法を用いて、
ゲート絶縁膜及び補助容量の絶縁膜を形成するためのシ
リコン酸化膜２０３を成膜する。
【００１２】次に図２（ｂ）に示すようにスパッタ法に
よってＭｏＷ薄膜２０４を形成し、これをパターンニン
グして、ｎｃｈＴＦＴのソース領域、ドレイン領域及び
補助容量電極を形成する予定のポリシリコン部を開口す
る。
よってＭｏＷ薄膜２０４を形成し、これをパターンニン
グして、ｎｃｈＴＦＴのソース領域、ドレイン領域及び
補助容量電極を形成する予定のポリシリコン部を開口す
る。
【００１３】その後、図２（ｃ）に示すように、上記の
ＭｏＷ薄膜２０４をマスクとして用い、イオンドーピン
グ法によりｎ型の不純物添加をゲート酸化膜スルーで行
い、ｎｃｈＴＦＴのソース領域、ドレイン領域を形成す
るのと同時に補助容量部のポリシリコン層２０５をメタ
ル化する（図２−（ｃ））。
ＭｏＷ薄膜２０４をマスクとして用い、イオンドーピン
グ法によりｎ型の不純物添加をゲート酸化膜スルーで行
い、ｎｃｈＴＦＴのソース領域、ドレイン領域を形成す
るのと同時に補助容量部のポリシリコン層２０５をメタ
ル化する（図２−（ｃ））。
【００１４】次にもう一度 ＭｏＷ薄膜２０６をスパッ
タ法で成膜した後、ｐｃｈＴＦＴのソース領域及びドレ
イン領域を開口する。これをマスクとし、イオンドーピ
ング法によりｐ型不純物添加を行いｐｃｈＴＦＴを形成
する（図２−（ｄ））。
タ法で成膜した後、ｐｃｈＴＦＴのソース領域及びドレ
イン領域を開口する。これをマスクとし、イオンドーピ
ング法によりｐ型不純物添加を行いｐｃｈＴＦＴを形成
する（図２−（ｄ））。
【００１５】次にｐｃｈＴＦＴの部分はマスクをし、ｎ
ｃｈＴＦＴのゲート及び補助容量部の電極を形成する。
このとき、マスクの合わせマージンを考慮して、ｎｃｈ
ＴＦＴのはじめの（下層）のＭｏＷ薄膜からなるゲート
よりもゲート長さを短く（細く）パターンニングする。
こうすることでｎｃｈＴＦＴのチャネルとゲートとの
間にイントリンシックなポリシリコン領域がゲート酸化
膜をつけた状態で露出する。
ｃｈＴＦＴのゲート及び補助容量部の電極を形成する。
このとき、マスクの合わせマージンを考慮して、ｎｃｈ
ＴＦＴのはじめの（下層）のＭｏＷ薄膜からなるゲート
よりもゲート長さを短く（細く）パターンニングする。
こうすることでｎｃｈＴＦＴのチャネルとゲートとの
間にイントリンシックなポリシリコン領域がゲート酸化
膜をつけた状態で露出する。
【００１６】ここで再度、パターンニングされたＭｏＷ
をマスクとし、ｎ型の不純物をイオンドーピング法でラ
イトドープすることで、ＬＤＤ構造を持つｎｃｈＴＦＴ
とＭＩＭ型の補助容量を形成することができる（図２
（ｅ））。これにより駆動回路部にｎｃｈＴＦＴとｐｃ
ｈＴＦＴからなるＣＭＯＳ回路を形成し、一方表示領域
にはｎｃｈＴＦＴをマトリクス状に配置して画素電極を
駆動する画素ＴＦＴを得る。
をマスクとし、ｎ型の不純物をイオンドーピング法でラ
イトドープすることで、ＬＤＤ構造を持つｎｃｈＴＦＴ
とＭＩＭ型の補助容量を形成することができる（図２
（ｅ））。これにより駆動回路部にｎｃｈＴＦＴとｐｃ
ｈＴＦＴからなるＣＭＯＳ回路を形成し、一方表示領域
にはｎｃｈＴＦＴをマトリクス状に配置して画素電極を
駆動する画素ＴＦＴを得る。
【００１７】次に、透明導電膜である酸化インジウム錫
膜（ＩＴＯ）を成膜、これをパターンニングして画素電
極１０５を形成する。この後、層間絶縁膜を常圧ＣＶＤ
で形成後、ＴＦＴソース・ドレイン部のコンタクトホー
ル３０１を開口する（図３（ａ））。
膜（ＩＴＯ）を成膜、これをパターンニングして画素電
極１０５を形成する。この後、層間絶縁膜を常圧ＣＶＤ
で形成後、ＴＦＴソース・ドレイン部のコンタクトホー
ル３０１を開口する（図３（ａ））。
【００１８】さらに、Ｍｏ／Ａｌを成膜し、これをパタ
ーンニングしてソース／ドレイン電極３０２を形成す
る。このとき同時に駆動回路の電源ライン１１２及び対
向電極電位供給線１０９をソース／ドレイン電極と同一
材料で形成する（図３（ｂ））。
ーンニングしてソース／ドレイン電極３０２を形成す
る。このとき同時に駆動回路の電源ライン１１２及び対
向電極電位供給線１０９をソース／ドレイン電極と同一
材料で形成する（図３（ｂ））。
【００１９】最後にアレイ基板上の回路素子を保護する
パッシベーションとして窒化シリコン膜３０４を成膜、
画素開口部及びパッド部を開口する（図３（ｃ））。図
４は、このようにして得られたアレイ基板１０と対向基
板２０とを対向配置して液晶セルを構成した場合の断面
図を示す。対向基板２０の内面には、対向電極１１１が
形成され、この対向電極１１１は銀ペースト等の導電材
１４０を介して、アレイ基板１０側の対向電極電位供給
線１０９に接続される。
パッシベーションとして窒化シリコン膜３０４を成膜、
画素開口部及びパッド部を開口する（図３（ｃ））。図
４は、このようにして得られたアレイ基板１０と対向基
板２０とを対向配置して液晶セルを構成した場合の断面
図を示す。対向基板２０の内面には、対向電極１１１が
形成され、この対向電極１１１は銀ペースト等の導電材
１４０を介して、アレイ基板１０側の対向電極電位供給
線１０９に接続される。
【００２０】上記の構造を採用した結果、ガラス基板の
端部近傍でパッシベーション膜である窒化シリコン膜３
０４に製造工程中でクラックが発生した場合、このクラ
ックの進行は対向電極電位供給線１０９の位置でとどま
り、駆動回路までは達していないことが判った。これ
は、対向電極電位供給線１０９とパッシベーション膜の
密着性が高いため、クラックがこの領域より内側に進行
しなかったものと推測される。
端部近傍でパッシベーション膜である窒化シリコン膜３
０４に製造工程中でクラックが発生した場合、このクラ
ックの進行は対向電極電位供給線１０９の位置でとどま
り、駆動回路までは達していないことが判った。これ
は、対向電極電位供給線１０９とパッシベーション膜の
密着性が高いため、クラックがこの領域より内側に進行
しなかったものと推測される。
【００２１】尚上記実施例において、対向電極電位供給
線１０９を最外周に配置せず、駆動回路の電源ライン１
１２を駆動回路の外周に配置することにより、クラック
の進行を止める役割を担わせることもできる。但し、電
源ライン１１２を駆動回路の最外周に配置すると、駆動
回路への接続のための引き回しが長くなり、基板上にお
ける駆動回路の占有面積が大きくなる場合もある。これ
を回避するためには、駆動回路を構成する素子群と独立
の配線である対向電極供給線１０９を最外周に配置する
ことが望ましい。
線１０９を最外周に配置せず、駆動回路の電源ライン１
１２を駆動回路の外周に配置することにより、クラック
の進行を止める役割を担わせることもできる。但し、電
源ライン１１２を駆動回路の最外周に配置すると、駆動
回路への接続のための引き回しが長くなり、基板上にお
ける駆動回路の占有面積が大きくなる場合もある。これ
を回避するためには、駆動回路を構成する素子群と独立
の配線である対向電極供給線１０９を最外周に配置する
ことが望ましい。
【００２２】また、上記実施例においては、対向電極電
位供給線１０９は信号線１０１と同一工程で作成される
ため、製造工程を簡略化できる。また、クラックの進行
を止める配線として、対向電極供給線１０９を兼用する
ため、新たな配線を基板上に設ける必要がなく、基板上
の額縁サイズを小さくすることが可能となる。
位供給線１０９は信号線１０１と同一工程で作成される
ため、製造工程を簡略化できる。また、クラックの進行
を止める配線として、対向電極供給線１０９を兼用する
ため、新たな配線を基板上に設ける必要がなく、基板上
の額縁サイズを小さくすることが可能となる。
【００２３】
【発明の効果】この発明によれば、駆動回路部の占有面
積を軽減しかつ製造歩留りの高い駆動回路一体型表示装
置が得られる。
積を軽減しかつ製造歩留りの高い駆動回路一体型表示装
置が得られる。
【図１】本発明の一実施例における液晶表示装置のアレ
イ基板の平面図を示す。
イ基板の平面図を示す。
【図２】図１のアレイ基板の製造工程を示す。
【図３】図１のアレイ基板の製造工程を示す。
【図４】図１に示すアレイ基板を用いた液晶表示装置の
断面図を示す。
断面図を示す。
１０１…信号線 １０２…走査線 １０７…信号線駆動回路 １０８…走査線駆動回路 １０９…対向電極電位供給線 １１２…駆動回路電源ライン
Claims (3)
- 【請求項１】 基板上にマトリクス状に配設された複数
の信号線及び走査線及び前記信号線と走査線の交点部分
に配置され、前記信号線と薄膜トランジスタを介して接
続される画素電極を含む表示部を有する第一の基板と、 前記画素電極と対向する対向電極が内面に形成された第
二の基板と、 前記第一の基板上の表示部周辺に前記薄膜トランジスタ
と同一工程で形成され、前記信号線または走査線を駆動
する駆動回路部と、 前記駆動回路部の外周に沿って配置された配線層と、 前記配線層及び前記駆動回路部を連続的に覆う保護膜と
を備えたことを特徴とする駆動回路一体型表示装置。 - 【請求項２】 前記配線層は、前記信号線と同一工程で
形成されてなることを特徴とする請求項１記載の駆動回
路一体型表示装置。 - 【請求項３】 前記配線層は、前記対向電極と電気的に
接続されていることを特徴とする請求項１記載の駆動回
路一体型表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4790497A JPH10240149A (ja) | 1997-03-03 | 1997-03-03 | 駆動回路一体型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4790497A JPH10240149A (ja) | 1997-03-03 | 1997-03-03 | 駆動回路一体型表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10240149A true JPH10240149A (ja) | 1998-09-11 |
Family
ID=12788384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4790497A Pending JPH10240149A (ja) | 1997-03-03 | 1997-03-03 | 駆動回路一体型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10240149A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6911960B1 (en) | 1998-11-30 | 2005-06-28 | Sanyo Electric Co., Ltd. | Active-type electroluminescent display |
-
1997
- 1997-03-03 JP JP4790497A patent/JPH10240149A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6911960B1 (en) | 1998-11-30 | 2005-06-28 | Sanyo Electric Co., Ltd. | Active-type electroluminescent display |
| KR100768392B1 (ko) * | 1998-11-30 | 2007-10-18 | 산요덴키가부시키가이샤 | 액티브형 el 표시 장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8934066B2 (en) | Semiconductor device having stick drivers and a method of manufacturing the same | |
| US5889291A (en) | Semiconductor integrated circuit | |
| US5166816A (en) | Liquid crystal display panel with reduced pixel defects | |
| US4582395A (en) | Active matrix assembly for a liquid crystal display device including an insulated-gate-transistor | |
| JP4126156B2 (ja) | 液晶表示装置 | |
| WO2022222204A1 (zh) | 一种显示器件 | |
| US4961629A (en) | Liquid crystal display device | |
| US8124974B2 (en) | Display device | |
| JPH0133833B2 (ja) | ||
| JP2584290B2 (ja) | 液晶表示装置の製造方法 | |
| US20110186845A1 (en) | Crystallization method of amorphous semiconductor film, thin film transistor, and manufacturing method of thin film transistor | |
| US20020038893A1 (en) | Thin film transistor flat display | |
| US20010024245A1 (en) | Liquid crystal display device | |
| US6177916B1 (en) | Integrated driver circuit type liquid crystal display device | |
| US5546207A (en) | Liquid crystal display device and method for fabricating the same | |
| US6894755B2 (en) | Liquid crystal display device integrating driving circuit on matrix substrate | |
| JPH11111993A (ja) | 半導体装置の製造方法 | |
| JP2898509B2 (ja) | アクティブマトリックス基板及びその製造方法 | |
| JPH10240149A (ja) | 駆動回路一体型表示装置 | |
| JP3440764B2 (ja) | 液晶表示装置 | |
| CN101097367A (zh) | 液晶显示器及其制造方法 | |
| JPH10209452A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3272873B2 (ja) | 液晶表示装置 | |
| JP3223394B2 (ja) | 液晶表示装置の製造方法 | |
| JPH10307543A (ja) | 駆動回路一体型表示装置 |