JPH11111993A

JPH11111993A - 半導体装置の製造方法

Info

Publication number: JPH11111993A
Application number: JP26736297A
Authority: JP
Inventors: Kotaro Ando; 浩太郎安藤; Hajime Sato; 肇佐藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-09-30
Filing date: 1997-09-30
Publication date: 1999-04-23

Abstract

(57)【要約】【課題】生産性の高い液晶表示装置の製造方法を提供
する。【解決手段】ゲート線１０７を、各画素電極１１２に
対応した画素領域ごとに分断したパターンで形成し、こ
のゲート線１０７をマスクとして不純物イオンをドーピ
ングして半導体膜１０２のコンタクト領域１０２ｂ、１
０２ｃ、ＬＤＤ領域１０２ｄを形成する。ゲート線１０
７は分断されているのでドーピングによりチャージアッ
プを小さく抑制し、ゲート線と半導体膜との間の静電破
壊を防止することができ、液晶表示装置の生産性を向上
することができる。分断されているゲート線１０７は、
例えば信号線１１４と同時に接続領域１０７ｘを形成し
て導通を確保する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関する。また本発明は、例えば薄膜トランジスタが
マトリクス状に配設された液晶表示装置のアレイ基板な
どの半導体装置の製造方法に関する。

【０００２】

【従来の技術】半導体素子は、薄膜トランジスタ、密着
センサ、光電変換素子をはじめとして様々な分野で大量
に用いられている。

【０００３】シリコンからなる半導体膜をチャネルに用
いた薄膜トランジスタを、キャリア走行層（活性層）の
構成材料から分類すると、非晶質シリコン（アモルファ
スシリコン：ａ−Ｓｉ）からなる半導体膜を用いたもの
と、結晶相を有する非単結晶の結晶質シリコン（多結晶
（ポリ）シリコン：ｐｏｌｙ−Ｓｉ、または微結晶シリ
コン：μｃ−Ｓｉ）からなる半導体膜を用いたものとに
分類することができる。ｐｏｌｙ−Ｓｉ、またはμｃ
−Ｓｉなどの多結晶質シリコン（非単結晶の結晶質シリ
コン）からなる半導体膜は、アモルファスシリコンから
なる半導体膜と比較してキャリアの移動度が１０倍から
１００倍程度大きいという特徴があり、スイッチング素
子の構成材料として非常に優れた特性を有する。

【０００４】また多結晶質シリコンを活性層に用いた薄
膜トランジスタは高速動作が可能なことから、近年で
は、各種論理回路（例えばドミノ論理、ＣＭＯＳトラン
スミッションゲート回路）やこれらを用いたマルチプレ
クサ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＣＣＤ、ＲＡＭ、さ
らに液晶表示装置の駆動回路などを構成するスイッチン
グ素子としても注目されている。例えば液晶表示装置を
はじめとする平面型表示装置は、表示部の薄型化か可能
で、消費電力が小さいことから、事務機器やコンピュー
タ等の表示装置あるいは家電製品の表示装置として幅広
く用いられている。

【０００５】特に、液晶表示装置においては、画素部
（画素アレイ）と、ゲート線駆動回路や信号線駆動回路
などの周辺駆動回路とを同一の基板上に形成する、いわ
ゆる画素部・駆動回路部一体型の液晶表示装置の研究・
開発も精力的に行われている。このような画素部・駆動
回路部一体型の液晶表示装置の画素のスイッチン素子、
周辺駆動回路のスイッチング素子としてはｐｏｌｙ−Ｓ
ｉ、μｃ−Ｓｉなどの多結晶質シリコンからなる半導体
膜をチャネルに用いた薄膜トランジスタを用いることが
適している。

【０００６】このようにｐｏｌｙ−Ｓｉ、μｃ−Ｓｉな
どの多結晶質シリコンからなる半導体膜をチャネルに用
いた薄膜トランジスタは優れた特性を有するが、例えば
液晶表示装置のアレイ基板などの薄膜トランジスタアレ
イなどを作製するには解決しなければならない問題点が
残されている。

【０００７】図６は従来の液晶表示装置の単位画素領域
の平面構成を概略的に示す図である。画素電極９１と
信号線９２との間には薄膜トランジスタ９３のソース・
ドレインが介挿されている。この薄膜トランジスタ９３
のゲート電極９３ｇはゲート線９４の一部として形成さ
れており、図示しないゲート絶縁膜を介して半導体膜９
３ａのチャネル領域に電位を印加して、薄膜トランジス
タ９３のオン・オフを制御する。薄膜トランジスタがオ
ン状態になったとき、信号線９２に印加されている表示
信号電位が薄膜トランジスタのソース・ドレインを通じ
て画素電極９１に印加される。このような画素電極９１
を基板上にマトリクス状に配設し、各画素電極に表示信
号を選択的に供給することにより液晶層の光学応答を２
次元的に制御することにより画像が表示される。さて、
このような薄膜トランジスタの製造工程は以下のような
ものである。ここでは、ｐｏｌｙ−Ｓｉ、μｃ−Ｓｉな
どの多結晶質シリコンからなる半導体膜をチャネルに用
いた薄膜トランジスタの代表的な作製プロセスを例にと
って説明する。例えばガラスなどからなる絶縁性基板
（例えばＣｏｒｎｉｎｇ社１７３７等）を用意し、この
絶縁性基板上に例えばＳｉＯ₂等からなるアンダーコー
ト層（バッファ層）を成膜し、さらにその上に膜厚約５
０ｎｍ程度のａ−Ｓｉ半導体膜を成膜する。次に、ａ−
Ｓｉ半導体膜中の脱水素処理を行い、続いてエキシマ・
レーザー・アニール法（ＥＬＡ法）等によりａ−Ｓｉ半
導体膜の溶融再結晶化を行ってｐ−Ｓｉ半導体膜９３ａ
に形成する。ｐ−Ｓｉ半導体膜９３ａを薄膜トランジス
タの形状にパターニングした後、ＳｉＯ₂、ＳｉＮ_x等
からなる厚さ約１００ｎｍ程度のゲート絶縁膜を成膜す
る。ゲート絶縁膜上にゲート電極９３ｇを配設した後、
ゲート絶縁膜上からｐ−Ｓｉ半導体膜のソース領域およ
びドレイン領域にｎ型不純物あるいはｐ型不純物をイオ
ン・ドーピング法（Ｉ／Ｄ法）などにより添加する。つ
いで、ＳｉＯ₂等により層間絶縁膜（膜厚は５００ｎｍ
程度）を形成する。層間絶縁膜を形成した後、例えば約
６００℃程度の熱アニールなどの方法により半導体膜の
ソース領域、ドレイン領域の不純物の活性化を行う。

【０００８】この後、層間絶縁膜のソース領域・ドレイ
ン領域に対応する位置にコンタクト・ホール９３ｘを形
成し、この上から信号線金属を堆積してソース領域、ド
レイン領域と接合したソース電極９３ｓ、ドレイン電極
９３ｄを引き出す。最後に信号線９２をパターニングす
ることにより薄膜トランジスタが完成する。

【０００９】このように薄膜トランジスタを形成するた
めには、イオン注入法、イオンドーピング法などにより
不純物を半導体膜に添加してコンタクト領域やＬＤＤ領
域を形成する必要がある。

【００１０】このようなゲート線９３のパターンをマス
クとしたイオン注入法、イオンドーピング法などにより
不純物の添加工程中には、多くの陰イオンあるいは陽イ
オンが半導体膜９３ａだけでなく、マスクであるゲート
線９３にも打ち込まれることになる。そして、不純物イ
オンのドーピング中にゲート線９３はチャージアップし
てしまうという問題がある。特に液晶表示装置のアレイ
基板のように大規模な薄膜トランジスタアレイでは、ゲ
ート線９３は表示領域の一端から他端まで走り、走査方
向１行分の薄膜トランジスタのゲート電極９３ｇと電気
的に接続しているため、薄膜トランジスタのゲート電極
９３ｇはゲート線一本分の面積に打ち込まれるイオンの
電荷分だけチャージアップすることとなる。ゲート線が
チャージアップすると、ゲート電極９３ｇと半導体膜９
３との間に大きな電位差が生じることとなり、ゲート電
極９３ｇを含むゲート線９４と半導体膜９３ａのチャネ
ル領域との間の電位差により薄膜トランジスタ９３の静
電破壊が起こるという問題がある。この問題については
例えば「半導体プロセス・デバイス計測技術、プレスジ
ャーナル社刊」の２７ページにもにも記載されている。
薄膜トランジスタが静電破壊されるとその画素に表示
信号に対応した電位を供給することが不可能となり、画
面の表示品位を著しく劣化させ、また生産性を大きく低
下させることになる。

【００１１】

【発明が解決しようとする課題】本発明はこのような問
題点を解決するためになされたものである。すなわち本
発明は、不純物の添加工程などの製造工程中に薄膜トラ
ンジスタの静電破壊を防止することができる液晶表示装
置の製造方法を提供することを特徴とする。また本発明
は製造工程中に静電破壊の生じにくい、生産性の高い構
造を有する液晶表示装置を提供することを特徴とする。

【００１２】

【課題を解決するための手段】このような課題を解決す
るため本発明は以下のような構成を備えている。

【００１３】本発明の半導体装置の製造方法は、基板上
に半導体膜を形成する第１の工程と、前記半導体膜を覆
うようにゲート絶縁膜を形成する第２の工程と、前記ゲ
ート絶縁膜上に、前記半導体膜に対向し、かつ互いに絶
縁された複数のゲート電極パターンを形成する第３の工
程と、前記ゲート電極パターンをマスクとして前記半導
体膜に不純物を打ち込む第４の工程と、前記第４の工程
の後、前記複数のゲート電極パターンを互いに電気的に
接続する接続配線パターンを形成する第５の工程とを有
することを特徴とする。前記第２の工程の前に、前記半
導体膜を所定形状にパターニングするようにしてもよ
い。

【００１４】また、本発明の液晶表示装置の製造方法
は、マトリクス状に配列した画素領域を有する基板の前
記画素領域ごとに、第１の領域と、前記第１の領域を挟
持する第２の領域とを有する半導体膜を形成する工程
と、第１の領域を有する半導体膜を形成する工程と、前
記半導体膜を覆うように第１の絶縁膜を形成する工程
と、前記第１の絶縁膜上に、前記画素領域毎に分離し
て、かつ前記画素領域毎に前記半導体膜の第１の領域を
覆うような第１のゲート線パターンを形成する工程と、
前記第１のゲート線パターンをマスクとして前記半導体
膜に不純物を添加する第１の添加工程と、前記画素領域
毎に分離して形成した前記第１のゲート線パターンを接
続するような第２のゲート線パターンを形成する工程と
を有するようにしてもよい。ここで半導体膜の第１の領
域は例えばチャネル領域であり、第２の領域は例えばコ
ンタクト領域（ソース・ドレイン領域）である。このよ
うな工程によれば、不純物がヘビードープされた半導体
膜のコンタクト領域を形成するために不純物イオンをイ
オン注入法、イオンドーピング法などにより添加する際
の、マスク金属である第１のゲート線パターンのチャー
ジアップを小さく抑制することができる。したがって、
第１のゲート線パターンと半導体膜との間の静電破壊を
防止し、液晶表示装置のアレイ基板の製造の生産性を向
上することができる。

【００１５】また本発明の液晶表示装置の製造方法は、
マトリクス状に配列した画素領域を有する基板の前記画
素領域ごとに、第１の領域と、前記第１の領域を挟持す
る第２の領域と、前記第１の領域と前記第２の領域とに
挟まれた第３の領域とを有する半導体膜を形成する工程
と、前記半導体膜を覆うように第１の絶縁膜を形成する
工程と、前記第１の絶縁膜上に、前記画素領域毎に分離
して、かつ前記画素領域毎に前記半導体膜の第１の領域
および第３の領域を覆うように第１のゲート線パターン
を形成する工程と、前記第１のゲート線パターンをマス
クとして前記半導体膜の前記第２の領域に不純物を添加
する第１の添加工程と、前記第１のゲート線パターンの
前記半導体膜の前記第３の領域に対応する領域を除去す
る工程と、前記第１のゲート線パターンをマスクとして
前記半導体膜の前記第２の領域および前記第３の領域と
に前記不純物を添加する第２の添加工程と、前記画素領
域毎に分離して形成した前記第１のゲート線パターンを
接続するような第２のゲート線パターンを形成する工程
とを有するようにしてもよい。

【００１６】ここで半導体膜の第１の領域は例えばチャ
ネル領域であり、第２の領域は例えばコンタクト領域
（ソース・ドレイン領域）であり、第３の領域は例えば
ＬＤＤ領域である。このような工程によれば、不純物が
ヘビードープされた半導体膜のコンタクト領域、不純物
が低濃度でドープされたＬＤＤ領域を形成するために不
純物イオンをイオン注入法、イオンドーピング法などに
より添加する際の、マスク金属である第１のゲート線パ
ターンのチャージアップを小さく抑制することができ
る。したがって、第１のゲート線パターンと半導体膜と
の間の静電破壊を防止し、液晶表示装置のアレイ基板の
製造の生産性を向上することができる。

【００１７】また本発明の液晶表示装置の製造方法は、
マトリクス状に配列した画素領域を有する基板の前記画
素領域ごとに、第１の領域と、前記第１の領域を挟持す
る第２の領域とを有する半導体膜を形成する工程と、第
１の領域を有する半導体膜を形成する工程と、前記半導
体膜を覆うように第１の絶縁膜を形成する工程と、前記
絶縁膜上に、前記画素領域毎に分離して、かつ前記画素
領域毎に前記半導体膜の第１の領域を覆うように第１の
ゲート線パターンを形成する工程と、前記第１のゲート
線パターンをマスクとして前記半導体膜に不純物を添加
する第１の添加工程と、前記第１のゲート線パターンの
上側から第２の絶縁膜を形成する工程と、前記半導体膜
の前記第２の領域に開口部を有するように前記第１の絶
縁膜および前記第２の絶縁膜をパターニングする工程
と、前記第２の絶縁膜上に導体層を形成し、前記画素領
域毎に分離して形成した前記第１のゲート線パターンを
接続するような第２のゲート線パターンおよび前記開口
部で前記半導体膜と接合したソース・ドレイン電極にパ
ターニングする工程とを有するようにしてもよい。

【００１８】この方法は前述の方法に加え、特に分断さ
れている第１のゲート線パターンを接続する第２のゲー
ト線パターンを、信号線、ソース・ドレイン電極と同時
に成膜、パターニングするものである。したがって、従
来の製造方法と同様の工程をマスクパターンを変えて行
うことで、不純物イオンを添加する際のマスク金属であ
る第１のゲート線パターンのチャージアップを小さく抑
制することができる。したがって、第１のゲート線パタ
ーンと半導体膜との間の静電破壊を防止し、液晶表示装
置のアレイ基板の製造の生産性を向上することができ
る。

【００１９】本発明の液晶表示装置は、マトリクス状に
配列した画素領域を有する基板と、前記画素領域ごとに
配設され、第１の領域と、前記第１の領域を挟持するよ
うに配設され、不純物が添加された第２の領域をを有す
る半導体膜と、前記第２の領域に開口部を有して前記半
導体膜を覆うように配設された第１の絶縁膜と、前記第
１の絶縁性膜を介して前記第１の領域と対向したゲート
電極部を有するゲート線と、前記第２の領域に開口部を
有するように前記半導体膜および第１のゲート線上に配
設された第２の絶縁膜と、第１の導体材料からなり、前
記第１の絶縁膜および前記第２の絶縁膜の開口部を介し
て前記半導体膜の前記第２の領域と接合したソース・ド
レイン電極と、前記画素領域の行ごとまたは列ごとに前
記ゲート電極と一括するとともに、前記不純物を含有す
る第１の領域と、実質的に前記不純物フリーな第２の領
域とを具備するようにしてもよい。この液晶表示装置で
は、アレイ基板にアレイ状に配設された薄膜トランジス
タのゲート電極と接続したゲート線の第１の領域が画素
領域ごとに分断して配設されており、この分断されたゲ
ート線の第１の領域は第２の領域により接続されてい
る。ここで第１の領域は上述の第１のゲート線パターン
に相当し、第２の領域は上述の第２のゲート線パターン
に相当する。そして、第１の領域は半導体膜のコンタク
ト領域、ＬＤＤ領域を形成するための不純物のドープ工
程でのマスクとして機能するため、この第１の領域には
ｎ型不純物、あるいはｐ型不純物が含まれることにな
る。これに対して第２の領域はこれらの不純物を実質的
に含有しない。これは、第２の領域が素子の静電破壊を
防止するために、ドーピング工程の後に形成されるため
である。

【００２０】また、前記ゲート線の前記ゲート電極部は
前記第１の領域に含まれ、前記ゲート線の第２の領域は
前記第１の導体材料から構成するようにしてもよい。こ
のような構造はゲート線の第２の領域を信号線、ソース
・ドレイン電極を同時に成膜、パターニングすることに
より形成される。したがって、従来の液晶表示装置のア
レイ基板の製造工程と同様の工程により、マスクパター
ンを変更するだけで生産性を向上することができる。ま
た前記ゲート線の前記第１の領域と前記第２の領域とは
前記第２の絶縁膜を介して絶縁されているから、これら
を少なくとも一部が重複するように配設しておき、この
重複した領域で前記第２の絶縁層を貫通して層間接続す
るようにすることが好適である。層間接続としては例え
ばＮｄ−ＹＡＧレーザーなどをパルス照射して第１の領
域と第２の領域とを接続するようにしてもよい。

【００２１】すなわち本発明の液晶表示装置は、ゲート
線が１画素ごとに切り刻まれており、それぞれがコンタ
クトホールを介して、信号線と同材料の配線で電気的に
接続していることによって１本のゲート線を構成してい
る。このようなゲート線の構成によって従来の液晶表示
装置のアレイ基板の製造工程をまったく変更することな
く、ｐチャネル及びｎチャネルの薄膜トランジスタの形
成に際して、ドーピング工程でのチャージアップを防止
し、薄膜トランジスタの静電破壊を防止することができ
る。また、ゲート線と平行に、ゲート線と独立して予備
のゲート電極を形成しておき、ゲート線と半導体膜との
間が静電破壊にされたとしても、予備のゲート電極をゲ
ート電極として薄膜トランジスタを構成するようにして
もよい。すなわちゲート線と同材料でかつ前記ゲート線
と電気的に独立である冗長のゲート電極を備えることに
より、従来の液晶表示装置のアレイ基板の製造工程をま
ったく変更することなく薄膜トランジスタの静電破壊を
効果的に防止することができる。

【００２２】

【発明の実施の形態】以下に本発明のについて図面を参
照しながら詳細に説明する。

【００２３】（実施形態１）図１、図２、図３は本発明
の液晶表示装置の製造方法を説明するための図であり、
ｎ−ｃｈ薄膜トランジスタ、ｐ−ｃｈ薄膜トランジス
タ、画素部の形成工程を示している。

【００２４】まず、例えばガラスなどからなる透明な絶
縁性基板１０１上に、プラズマＣＶＤ法等により厚さ約
５０ｎｍのａ−Ｓｉ（アモルファスシリコン）からなる
半導体膜１０２ｉを堆積する。なおここでは絶縁性基板
１０１上にシリコン酸化膜（ＳｉＯx ）、シリコン窒化
膜（ＳｉＮx ）の積層膜からなるアンダーコート層１０
１ａを形成して基板を保護すると同時に、基板からのア
ルカリイオンの拡散などを防止している。そして、ａ−
Ｓｉ半導体膜を先駆膜として、ＸｅＣｌエキシマレーザ
を用いたＥＬＡ法などによりアニールして瞬時溶融、再
結晶化することにより多結晶質シリコンからなる半導体
膜１０２を得る。その際、レーザ照射エネルギーを段階
的に上げて複数回照射を行うことにより、ａ−Ｓｉ半導
体膜１０２ｉ中の水素を効果的に抜くことができ、結晶
化時のアブレーションを防ぐことができる。ここでは照
射エネルギーは約２００〜５００ｍＪ／ｃｍ²とした。

【００２５】つぎに、ｐチャネル、ｎチャネルを構成す
る半導体膜のしきい値を制御するために、成膜した多結
晶質シリコンからなる半導体膜１０２の全面にｐ型不純
物をイオンドーピング法などにより添加する（チャネル
ドープ）（図１（ｂ））。

【００２６】そして、多結晶質シリコンからなる半導体
膜１０２をフォトリソグラフィ法等によりパタ−ニング
し、ｎ−ｃｈ薄膜トランジスタ、ｐ−ｃｈ薄膜トランジ
スタの半導体膜形状にパターニングする。その後、ｐ−
ｃｈ薄膜トランジスタの半導体膜１０２のみが露出する
ようにレジスト１０５を積層し、このレジスト１０５を
マスクとしてｐチャネル薄膜トランジスタのしきい値を
制御するために、ｐチャネル薄膜トランジスタの半導体
膜１０２に再びｐ型不純物をイオンドーピング法などに
より添加する（図１（ｃ））。

【００２７】レジスト１０５を剥離した後、半導体膜１
０２の上側から酸化シリコン（ＳｉＯx ）などからなる
ゲート絶縁膜１０６を、例えばプラズマＣＶＤ法などに
より形成する。さらに、例えばモリブデン−タングステ
ン合金（以下ＭｏＷとする）などのゲート電極材料から
なる導体層１０７ｉを例えばスパッタ法などで成膜す
る。この導体層１０７ｉをｎ−ｃｈ薄膜トランジスタの
コンタクト領域１０２ｂに対応する領域が露出するよう
にパターニングする。このとき図示しないゲート線１０
７ｇも同時にパターニングするが、各画素領域ごとに分
断された島状のパターンを有するように形成する。これ
により不純物ドーピングの際のチャージアップの影響を
最小限に抑制し、静電破壊の発生を抑制することができ
る。なお、ゲート絶縁膜１０６としてはこのほかに窒化
シリコン膜（ＳｉＮx ）や常圧ＣＶＤ法によるシリコン
酸化膜（ＳｉＯx ）を用いるようにしてもよい（図１
（ｄ））。

【００２８】導体層をパターニングした後、この導体層
１０７ｉをマスクとして、ゲート絶縁膜１０６スルー
で、例えばＰ（リン）などのｎ型不純物をイオンドーピ
ング法などによりｎ−ｃｈ薄膜トランジスタの半導体膜
１０２のコンタクト領域１０２ｂに添加する。このとき
ｐ−ｃｈ薄膜トランジスタ、画素領域の半導体膜１０２
は導体層１０７ｉに覆われており、不純物は添加されな
い）（図２（ｅ））。

【００２９】つぎに、導体層１０７ｉの上側からさらに
導体層１０８を形成し、ｎ−ｃｈ薄膜トランジスタの半
導体膜が覆われ、ｐ−ｃｈ薄膜トランジスタのコンタク
ト領域１０２ｃに対応する領域が露出するようにパター
ニングする。そしてこの状態で例えばＢ（硼素）などの
ｐ型不純物をイオンドーピング法などによりｐ−ｃｈ薄
膜トランジスタの半導体膜１０２に添加してｐ−ｃｈ薄
膜トランジスタのコンタクト領域１０２ｃを形成する
（図２（ｆ））。

【００３０】さらに、例えば画素部の薄膜トランジスタ
についてはオフリーク電流を抑えるためにＬＤＤ（Ｌｉ
ｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造を形成する
ことが好ましいため、上述の不純物注入後にさらに導体
層１０７ｉを再パタ−ニングしてＬＤＤ領域の幅だけ細
くしてゲート電極１０７ｇに形成した後、再度低濃度の
不純物打ち込みを行う。ここではｎ−ｃｈ薄膜トランジ
スタのチャネル領域１０２ａとコンタクト領域１０２ｂ
との間にＬＤＤ領域１０２ｄを形成した（図２
（ｇ））。

【００３１】つぎに、多結晶質シリコンからなる半導体
膜１０２のシート抵抗を小さくするために、半導体膜１
０２を約３００〜４００℃、数Ｔｏｒｒの水素プラズマ
雰囲気中に約１時間封入し、半導体膜１０２の水素化を
行う（図３（ｈ））。

【００３２】この後、ゲート電極１０７ｇの上側からプ
ラズマＣＶＤ法または常圧ＣＶＤ法でシリコン酸化膜に
よる層間絶縁膜１１１を形成する（図３（ｉ））。

【００３３】そして、層間絶縁膜１１１上にＩＴＯ（Ｉ
ｎｄｉｕｍＴｉｎＯｘｉｄｅ）などからなる画素電
極１１２を形成後、層間絶縁膜１１１およびゲート絶縁
膜１０６にコンタクトホール１１３を形成し、スパッタ
法でＡｌなどの金属層を形成、パタ−ニングすることで
ソース／ドレイン電極１１４を形成する。このとき信号
線１１４ｓ、さらにゲート線１０７の断続部を接続する
接続領域１０７ｘも同時に形成している。パタ−ニング
された金属層上にプラズマＣＶＤ法でＳｉＮx による厚
さ約４５０ｎｍのパッシベーション膜１１５を形成す
る。このような工程で液晶表示装置のアレイ基板が完成
する。この後、対向電極が形成された対向基板と対向配
置し、周囲をエポキシ樹脂によるシール材で囲み、内部
に液晶を注入、封止することで液晶表示装置が完成す
る。

【００３４】本発明においては、ｎ型不純物、ｐ型不純
物の添加工程を行う段階では、マスクとなるゲート電極
を含むゲート線パターンを画素領域ごとに分断している
ため、ドーピングによる電荷の蓄積、摩擦による電荷の
蓄積などに起因する静電破壊を防止することができる。

【００３５】（実施形態２）図４は上述のように形成し
た本発明の液晶表示装置のアレイ基板の単位画素領域の
構造を概略的に示す図である。

【００３６】本発明の液晶表示装置はその製造工程にお
いて、不純物のドーピングを行うときにはゲート線１０
７は画素領域ごとに分断したパターンで形成されてお
り。ドーピング工程が終了したあとにこの分断された領
域を接続領域１０７ｘにより接続している。したがっ
て、ゲート線パターンのうちドーピング工程のマスクと
して用いられた部分１０７にはｐ型不純物、あるいはｎ
型不純物が添加されており、後から形成した接続領域１
０７ｘには実質的にこのような不純物は添加されていな
いという特徴がある。また、この例では、ゲート線の接
続領域１０７ｘは信号線１１４と同時に成膜パターニン
グして形成しているため、信号線の構成材料と同一材料
から構成されている。

【００３７】このような構成を採用することにより、本
発明の液晶表示装置においては、ゲート線１０７は画素
領域毎に分断された島状パターンに形成され、信号線１
１４と同様にＡｌからなる接続領域１０７ｘとは、コン
タクトホール１０７ｙを介して電気的に接続されてい
る。したがって薄膜トランジスタのコンタクト領域、Ｌ
ＤＤ領域を形成するためのドーピング工程では、ゲート
線１０７は画素領域ごとに電気的に絶縁されており、各
々の島状領域の面積は従来例に比べて格段に小さくする
ことができる。したがって、島状のゲート線１０７に打
ち込まれる電荷量が小さくなり、薄膜トランジスタにお
けるゲート電極１０７ｉ、１０７ｇとその下に存在する
多結晶質シリコンからなる半導体膜１０２ａとの間の電
位差を格段に小さくすることができる。これにより、信
号線１１４の形成工程までに薄膜トランジスタが静電破
壊する可能性を極めて小さく低減することができ、生産
性を向上することができる。

【００３８】例として、ＸＧＡ（画素数が１０２４×Ｒ
ＧＢ×７６８）において１画素ごとに島状のゲート線１
０７を形成した場合、従来例に比べてゲート線に打ち込
まれる電荷量を｛１／（１０２４×ＲＧＢ）｝＝（１／
３０７２）にまで低減することができる。

【００３９】（実施形態３）図５は本発明の液晶表示装
置のアレイ基板の画素構造の別の例を概略的に示す図で
ある。

【００４０】ゲート線１０７、およびゲート線１０７と
同材料で、かつゲート線１０７と電気的に独立である部
分１０７ｇが薄膜トランジスタのゲート電極を構成し、
ゲート線１０７とゲート電極１０７ｇとを接続領域１０
７ｘ、コンタクトホール１０７ｙを介して電気的に接続
している。これにより、ゲート線１０７がイオンドーピ
ング工程中にチャージアップし、ゲート線１０７と半導
体膜１０２とにより構成されるゲート部１０７ｈが静電
破壊されたとしても、ゲート線１０７と同材料でかつゲ
ート線１０７と電気的に独立である部分ゲート電極１０
７ｇは、ゲート線１０７に比べて極めて面積が小さくほ
とんどチャージアップしないため、この部分が静電破壊
する可能性は極めて小さい。すなわち、ゲート線１０７
と同材料でかつゲート線１０７と電気的に独立である部
分１０７ｇが冗長のゲート部として機能し、信号配線１
１４の形成前までに薄膜トランジスタが静電破壊される
ことを防止することができる。

【００４１】

【発明の効果】以上説明してように、本発明の液晶表示
装置の製造方法および液晶表示装置によれば、従来の液
晶表示装置の製造工程をまったく変更することなく、ド
ーピング工程でのマスク勤続のチャージアップに起因す
る薄膜トランジスタの静電破壊を防止することができ
る。したがって、アレイ基板の生産性を向上し、液晶表
示装置を低コストで提供することができる。

【図面の簡単な説明】

【図１】本発明の液晶表示装置の製造方法の例を説明す
るための図。

【図２】本発明の液晶表示装置の製造方法の例を説明す
るための図。

【図３】本発明の液晶表示装置の製造方法の例を説明す
るための図。

【図４】本発明の液晶表示装置のアレイ基板の画素領域
の構造を概略的に示す図。

【図５】本発明の液晶表示装置のアレイ基板の画素領域
の構造の別の例を概略的に示す図。

【図６】従来の液晶表示装置のアレイ基板の画素領域の
構造を概略的に示す図。

【符号の説明】

１０１……………絶縁性基板１０１ａ…………アンダーコート層１０２……………半導体膜１０２ａ…………チャネル領域１０２ｂ…………ｎ型コンタクト領域１０２ｃ…………ｐ型コンタクト領域１０２ｄ…………ＬＤＤ領域１０５……………レジスト１０６……………ゲート絶縁膜１０７……………ゲート線（ゲート電極を含む）１０７ｉ…………導体層１０７ｇ…………ゲート電極１０７ｘ…………接続領域１０７ｙ…………コンタクトホール１０８……………導体層１１１……………層間絶縁膜１１２……………画素電極１１４……………ソース・ドレイン電極／信号線１１５……………パッシベーション膜

Claims

【特許請求の範囲】

【請求項１】基板上に半導体膜を形成する第１の工程
と、前記半導体膜を覆うようにゲート絶縁膜を形成する第２
の工程と、前記ゲート絶縁膜上に、前記半導体膜に対向し、かつ互
いに絶縁された複数のゲート電極パターンを形成する第
３の工程と、前記ゲート電極パターンをマスクとして前記半導体膜に
不純物を打ち込む第４の工程と、前記第４の工程の後、前記複数のゲート電極パターンを
互いに電気的に接続する接続配線パターンを形成する第
５の工程とを有することを特徴とする半導体装置の製造
方法。
【請求項２】前記第２の工程の前に、前記半導体膜を
所定形状にパターニングする工程を含むことを特徴とす
る請求項１に記載の半導体装置の製造方法。