JPH10247648A

JPH10247648A - 半導体装置とその製造方法

Info

Publication number: JPH10247648A
Application number: JP9050079A
Authority: JP
Inventors: Shunji Nakamura; 俊二中村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-03-05
Filing date: 1997-03-05
Publication date: 1998-09-14
Anticipated expiration: 2017-03-05
Also published as: JP3962443B2

Abstract

(57)【要約】【課題】低製造コストで製造できる高速かつ低消費電
力の高集積度半導体装置とその製造方法に関し、配線層
間の絶縁層の表面を平坦化でき、かつ配線間の寄生容量
を低減することのできる半導体装置を提供することであ
る。【解決手段】デバイス構造を有する半導体チップと、
前記半導体チップ上に形成され、同一レベルの上面を有
し、空隙によって互いに分離されている複数の第１配線
構造体と、前記第１配線構造体の上面上に貼り付けら
れ、第１配線構造の少なくとも一部の上面上に貫通孔を
有する絶縁膜と、前記絶縁膜上に形成され、一部前記貫
通孔を介して前記一部の第１配線構造体に電気的に接続
された複数の第２配線層とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高集積度の半導体
装置とその製造方法に関し、特に低製造コストで製造で
きる高速かつ低消費電力の高集積度半導体装置とその製
造方法に関する。

【０００２】

【従来の技術】半導体集積回路装置の集積度の向上と共
に半導体チップ上に形成されるトランジスタ、キャパシ
タ等の回路素子の占有面積は減少する。回路素子の占有
面積減少は、その上に形成される電極構造や配線パター
ンの占有面積減少につながる。

【０００３】配線の幅を半分にして、同一の電流を流そ
うとする場合、電流密度の上昇による配線寿命の劣化を
避けるには配線の高さを２倍にすることになる。配線パ
ターン形成後の配線間隔が同一であっても、配線間の間
隙部のアスペクト比は２倍になる。配線間隔も半分にす
れば、間隙部のアスペクト比は４倍になる。

【０００４】高集積度の半導体装置において、多層配線
は必須である。下層配線層に上層配線を形成する際に
は、下層配線表面を層間絶縁膜で覆う必要がある。層間
絶縁膜表面の凹凸が激しいと、リソグラフィが困難とな
るばかりでなく、電流を流した際、凹凸部での配線が、
マイグレーションにより断線し易くなり、上層配線の信
頼性が低下する。そこで、配線層の下地表面を平坦化す
るための種々の技術が開発されている。

【０００５】図７、８を参照して従来技術の例を説明す
る。図７（Ａ）において、半導体基板１０１には、既に
半導体デバイス構造が形成され、層間絶縁膜がその上に
設けられ、表面が平坦化されているとする。この半導体
基板１０１の上に、電極構造体１０２が形成される。

【０００６】図７（Ｂ）に示すように、電極構造体１０
２を形成した基板１０１表面上に絶縁膜１０３が、たと
えばＣＶＤによって形成される。この際、電極構造体１
０２間の間隙部のアスペクトレシオが高いと、間隙部を
絶縁膜１０３で完全に埋め込むことができず、空洞１０
４が生じることがある。また、電極構造体１０２表面上
形成される絶縁膜１０３は、下地形状を引継ぎ、その表
面に凹凸が生じる。

【０００７】図７（Ｃ）に示すように、絶縁膜１０３上
に配線層１１０を形成する。配線層１１０は、下地表面
の形状に倣って成長し、電極構造体１０２間の境界に対
応する位置に粒界が発生し、かつその表面にはくびれ部
分１１１を発生し易い。

【０００８】このような配線層１１０をパターニングし
て配線パターンを形成し、電流を流した場合、粒界部分
において抵抗が高く、エレクトロマイグレーションを発
生し易い。エレクトロマイグレーションにより配線パタ
ーン１１０内の原子が移動すると、配線の断線の原因と
なる。このような故障を解消するためには、絶縁層１０
３表面を平坦化し、平坦化された表面上に配線層１１０
を形成することが望まれる。

【０００９】ＣＶＤ絶縁膜を形成する代わりに、または
ＣＶＤ絶縁膜と共に塗布絶縁膜（ＳＯＧ等）を用いる方
法がある。塗布絶縁膜は、液体であるため、段差のある
表面上に塗布しても平坦な表面を形成することができ
る。しかしながら、塗布絶縁膜により形成した酸化膜の
膜質はＣＶＤ絶縁膜に及ばない。また、厚い塗布絶縁膜
を形成すると、絶縁膜中にヒビ割れが入りやすい。この
ように、塗布絶縁膜のみで信頼性の高い絶縁膜を形成す
ることは困難である。

【００１０】図８は、表面を平坦化した絶縁膜上に上層
配線を形成する例を示す。図７（Ｂ）に示すように、絶
縁膜１０３を成長した半導体基板表面を、たとえば化学
機械研磨（ＣＭＰ）によって研磨し、表面を平坦化し、
電極構造体１０２表面を露出させる。

【００１１】図８（Ａ）に示すように、この時、内部の
空洞１０４の上端が上面に露出することがある。

【００１２】図８（Ｂ）に示すように、空洞１０４の上
端が露出している場合、空洞１０４の内部をＳＯＧ１０
６等で埋め込み、必要に応じさらに研磨を行い、表面を
平坦化すると共に電極構造体１０２を露出させる。

【００１３】図８（Ｃ）に示すように、表面を平坦化し
た基板上に絶縁膜１０７を形成する。絶縁膜１０７は、
平坦化された表面上に平坦に形成できる。

【００１４】図８（Ｄ）に示すように、平坦な表面を有
する絶縁膜１０７上に配線層１１０を形成する。配線層
１１０は、平坦な下地上に形成されるため、平坦な表面
を有し、内部に粒界が発生することを防止することがで
きる。その後、配線層１１０をパターニングして配線パ
ターンを形成する。

【００１５】配線層１１０は平坦な表面上に形成される
ため、ホトリソグラフィにおける精度低下や使用中の断
線等の事故を防止することができる。

【００１６】また、シリコン酸化膜中にボロン（Ｂ）お
よび燐（Ｐ）を含むＢＰＳＧは、加熱処理によってリフ
ローさせることができる。堆積直後のＢＰＳＧ膜の表面
に凹凸があっても、たとえば８５０℃以上の温度で１０
分間程度以上の熱処理を行なうことにより、凹凸を低減
化することができる。しかしながら、ＢＰＳＧに含まれ
るボロンには、放射性を有する同位元素があり、中性子
が発生し、アルファ線同様のソフトエラーの原因になる
ことが報告されている。このため、Ｂを含むＢＰＳＧは
使用をさける方向にある。また、ＢＰＳＧの使用は、高
融点材料を用いた配線の場合に限られ、Ａｌ等の低融点
材料では８５０℃の熱に耐えられないので使用すること
ができない。

【００１７】このように、絶縁層表面を平坦化すること
により、上層配線の形成が容易になる。しかしながら、
配線パターンの幅が狭く、高さが高くなるにつれ、表面
の段差とは別の問題も生じる。配線層の高さが２倍にな
ると、配線層の側面の面積も２倍となり、隣接する配線
間の寄生容量も増加する。寄生容量の増加は、集積回路
の高速動作と低消費電力化を妨げる。

【００１８】配線抵抗を低減させるため、Ａｌに代わり
Ｃｕを用いることが研究されている。しかし、Ｃｕはシ
リコン酸化膜中を容易に拡散することが知られている。
配線間の絶縁膜としてシリコン酸化膜を用いる場合、Ｃ
ｕ配線間の絶縁性が劣化するおそれが高い。Ｃｕ配線を
用い、かつ配線間の絶縁を良好に実現する技術が望まれ
ている。

【００１９】

【発明が解決しようとする課題】半導体装置の高集積化
と共に、配線層間の絶縁層の表面平坦化が要求され、か
つ配線間の寄生容量の減少が望まれる。

【００２０】本発明の目的は、配線層間の絶縁層の表面
を平坦化でき、かつ配線間の寄生容量を低減することの
できる半導体装置を提供することである。

【００２１】本発明の他の目的は、このような半導体装
置を効率的に製造することのできる製造方法を提供する
ことである。

【００２２】

【課題を解決するための手段】本発明の一観点によれ
ば、デバイス構造を有する半導体チップと、前記半導体
チップ上に形成され、同一レベルの上面を有し、空隙に
よって互いに分離されている複数の第１配線構造体と、
前記第１配線構造体の上面上に貼り付けられ、第１配線
構造の少なくとも一部の上面上に貫通孔を有する絶縁膜
と、前記絶縁膜上に形成され、一部前記貫通孔を介して
前記一部の第１配線構造体に電気的に接続された複数の
第２配線層とを有する半導体装置が提供される。

【００２３】本発明の他の観点によれば、デバイス構造
を有する半導体チップ上に、同一レベルの上面を有し、
空隙によって分離される多数の第１配線構造体を形成す
る工程と、前記多数の第１配線構造体の上面上に絶縁膜
を貼り付け、隣接する第１配線構造体間に空洞を形成す
る平坦化工程と、前記絶縁膜上に第２配線を形成する配
線形成工程とを含む半導体装置の製造方法が提供され
る。

【００２４】多数の第１配線構造体の上面を同一レベル
にし、その上面に絶縁膜を貼り付けることにより、絶縁
層の表面平坦化が実現できる。また、第１配線構造体間
は空隙によって分離されているため、寄生容量が減少す
る。

【００２５】

【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。

【００２６】図１（Ａ）に示すように、デバイス構造を
形成した半導体基板１の絶縁表面上に、第１配線構造２
を形成する。第１配線構造２は、所定位置において半導
体基板１内の半導体デバイスと電気的に接続されてい
る。各第１配線構造の幅は、たとえば０．２５μｍ以下
であり、高さは０．５μｍ以上である。特に高集積度の
半導体装置においては、第１配線構造２の幅は０．１５
μｍ以下であり、高さは０．４５μｍである。これらの
配線構造においては、アスペクト比が２以上または３以
上となる。

【００２７】図１（Ｂ）に示すように、半導体基板１と
は別に、支持基板３上に絶縁層４、接着層５を形成した
補助基盤を準備する。支持基板３は、たとえばＡｌやス
テンレス等の金属、あるいはシリコンやポリイミド等プ
ラスチック等の半導体または絶縁体で形成される。絶縁
層４は、たとえば厚さ１００ｎｍ〜５００ｎｍ程度のシ
リコン酸化膜であり、スパッタリング、ＣＶＤ、ＳＯＧ
等によって形成することができる。

【００２８】支持基板３と絶縁層４の材質は、支持基板
３が選択的にエッチング等によって除去できるように選
択する。また、支持基板３がプラスチック等の膜で形成
される場合には、絶縁層４から支持基板３を剥離できる
ものでもよい。接着層５は、必要に応じて設けられ、絶
縁層４を第１配線構造２に接着するためのものであり、
接着後絶縁層４と一体化して絶縁体となるもの等で形成
される。

【００２９】第１配線構造２は、たとえばＡｌやＣｕ等
の配線パターンである。また、ＤＲＡＭのキャパシタの
蓄積電極のような多結晶シリコン等の半導体材料であっ
てもよい。第１配線構造２は、その上面が同一レベルと
なるように平坦化処理されているものとする。平坦化処
理は、たとえば、化学機械研磨（ＣＭＰ）等によって実
施できる。もちろん、特に平坦化処理をするまでもなく
同一レベルの上面を有するものであれば、そのままでよ
い。

【００３０】図１（Ｃ）に示すように、補助基盤６を裏
返しにし、半導体基板１上の第１配線構造２上面上に配
置する。この状態で、補助基盤６を半導体基板１上の第
１配線構造に貼り合わせる（仮止め）。貼り合わせは、
静電吸着法、真空吸着法、接着剤による接着等によって
行なうことができる。

【００３１】たとえば、支持基板３として金属基板を用
いる場合、半導体基板１と支持基板３との間に電圧を印
加し、両者を静電的に接着する。なお、その後の熱処理
等により強固な接着が得られる。

【００３２】支持基板３を、表面に酸化膜を形成したア
ルミニウム基板で形成し、その表面にＳＯＧ膜を塗布
し、このＳＯＧ膜を接着層として両基板を貼り合わせる
こともできる。

【００３３】別の方法として、支持基板３としてアルミ
ニウム基板を用い、その上に絶縁層４としてＳＯＧ層を
用い、半乾きの状態とする。別個の接着層は用いない。
この半乾きのＳＯＧ層は、貼り合わせ後も平面形状を維
持できる程度の強度を有するが、圧力により接着できる
程度の柔らかさを有する状態とする。このような両基板
を貼り合わせることもできる。

【００３４】両基板を重ねた後、両基板を含む環境を真
空状態とし、基板間の内部空間の圧力を下げ、その後外
気中に取り出す。内部の低圧と外気圧との差により両基
板は強く押しつけられ、貼り合わされる。さらに熱処理
を行い、界面のメルトを利用したり、ＯＨ結合等により
両基板を強く接合してもよい。

【００３５】また、両基板を重ねた後、両側から圧力を
印加することにより、両者を圧着してもよい。

【００３６】貼り合わせ時には、両基板を弓型に反ら
せ、中央から徐々に貼り合わせれば、中央付近に気泡を
残す可能性を低減することができる。

【００３７】補助基盤６を半導体基板上に貼り合わせた
後、図１（Ｄ）に示すように、支持基板３を除去する。
支持基板がＡｌの場合、弗酸以外の酸を用いてＡｌを溶
解すれば、絶縁層４のみが残る。絶縁層４をシリコン酸
化膜で形成している場合、シリコン酸化膜は弗酸以外の
酸ではエッチングされない。

【００３８】なお、絶縁層４として、窒化膜を用いる場
合、シリコン窒化膜は耐弗酸性があるため、支持基板の
除去に弗酸を使用することもできる。また、支持基板に
プラスチック等を使用する場合、支持基板の耐熱性に合
わせ、絶縁層４はＳＯＧ法やスパッタ法等で作成するこ
とが好ましい。

【００３９】支持基板３として比較的柔らかいビニール
等の膜を使用し、表面にＳＯＧ膜を塗布し、外力によっ
て平坦な表面を保った状態で半導体基板１上の第１配線
構造に貼り合わせることも可能である。支持基板として
プラスチック等の有機材料を用いる場合、支持基板の除
去を有機溶剤等を用いて行なうこともできる。

【００４０】さらに、補助基盤６として支持基板のない
絶縁膜を用いることもできる。たとえば、ポリイミド等
の薄い絶縁膜を支持治具上に保持し、配線構造上にソフ
トに貼り合わせてもよい。

【００４１】補助基盤は、同一構造のものを種々の半導
体装置に用いることができるため、大量生産することが
可能である。大量生産によりコストダウンを図れば、補
助基盤を用いることによるコスト上昇は僅かなものとな
る。一方、平坦な表面を有する層間絶縁膜の形成が容易
となるため、製造コストの低減が可能である。

【００４２】隣接する第１配線構造２間には、空洞７が
形成される。この空洞は、真空、低圧ガス雰囲気、空気
等で形成されるため、その誘電率は真空の誘電率と同等
であり、シリコン酸化膜の約１／３である。したがっ
て、配線間の寄生容量は約１／３になる。

【００４３】絶縁層４は、第１配線構造２上に平坦な絶
縁表面を提供する。このため、絶縁層４上に上層配線層
を容易に形成することができる。

【００４４】なお、必要に応じ、絶縁層４（および接着
層５）を貫通してコンタクトホールを形成し、絶縁層４
上に形成する上層配線層と第１配線構造２との電気的接
触を形成する。

【００４５】図２は、図１に示すような工程により多層
配線を形成した半導体装置の配線構造を概略的に示す。
図２（Ａ）は断面図を示し、図２（Ｂ）は１層の配線構
造の一部平面構造を概略的に示す。

【００４６】図２（Ａ）において、半導体基板１１表面
上に第１配線層１２が形成される。第１配線層１２は、
Ｔｉ層１２ａ、ＴｉＮ層１２ｂ、Ａｌ合金層１２ｃの積
層で形成される。第１配線層１２は、所定位置において
半導体基板１１表面上のデバイス構造に電気的に接続し
ている。

【００４７】第１配線層１２上に、図１に説明した工程
により、層間絶縁層２１が配置されている。層間絶縁層
２１は、コンタクトホール２３を有する。層間絶縁層２
１の上には、第２配線層２２が配置されている。第２配
線の一部は、コンタクトホール２３を介して第１配線層
１２に電気的に接続されている。

【００４８】第２配線層２２の上面には、層間絶縁層３
１が配置されている。層間絶縁層３１には、コンタクト
ホール３３、３４が形成されている。

【００４９】層間絶縁層３１の上には、第３配線層３２
が形成されている。第２配線層３２の一部はコンタクト
ホール３３、３４を介して第２配線層２２に電気的に接
続されている。第３配線層３２の上面には、全体を覆っ
て絶縁層４１が配置されている。この絶縁層４１も、図
１に示した工程によって形成することができる。

【００５０】この３層配線構造において、各配線層内の
配線は隣接する配線とエアギャップによって分離されて
いる。したがって、同一間隔で配置された配線間の寄生
容量はシリコン酸化物によって絶縁分離されている場合
と較べ、寄生容量が１／３に低減する。

【００５１】各層間絶縁層表面は平坦化されているた
め、上層配線層を容易に形成することができる。

【００５２】図２（Ｂ）は、コンタクトホール下部分の
第１配線層の平面構造を概略的に示す。配線層１２は、
コンタクトホール下に配置される部分で幅が広く形成さ
れている。この幅広部分の上にコンタクトホール２３が
形成され、上層配線がコンタクトホール２３を介して電
気的に接続される。

【００５３】図３は、チップ周辺部の構成例を示す。図
３（Ａ）はウエハの平面図を示し、図３（Ｂ）はウエハ
内のチップの平面図を示し、図３（Ｃ）はチップ端部で
の断面図を示す。

【００５４】図３（Ａ）に示すように、シリコンウエハ
５１はその表面内に多数の半導体チップ５２を含む。

【００５５】図３（Ｂ）は、１つの半導体チップ５２を
拡大して示す。各チップ間にはスクライブ領域５３が形
成されている。スクライブ領域５３内において、スクラ
イブライン５４に沿って半導体ウエハを切断することに
より、各チップ５２が分離される。

【００５６】図３（Ｃ）は、スクライブ領域周辺の断面
構造を示す。半導体基板１１表面上には、図２に示した
ような３層配線構造が形成されている。スクライブ領域
５３においては、全領域が配線層１２、２２、３２によ
って占有されている。スクライブライン５４に沿ってチ
ップを切断すると、チップ外周の側面は、配線層１２、
２２、３２および層間絶縁層２１、３１、４１によって
気密に封じられることになる。

【００５７】なお、スクライブ領域５３に配置される配
線層１２、２２、３２は、配線として用いられるもので
はなく、封止部材として用いられている。したがって、
実際に配線として用いられる配線層とは別の材料、たと
えば誘電体材料で形成してもよい。

【００５８】また、実際に配線が配置される領域以外に
も、配線層と同一の高さを有するダミー配線層を配置
し、層間絶縁層の支持の役割を持たせてもよい。

【００５９】図３（Ｃ）において、スクライブ領域５３
の配線層はチップ全周をループ状に囲っている。これに
より、チップ内部を気密に封じているが、さらにその内
側に複数のループ状ダミー配線層を形成し、多重シール
構造を形成してもよい。

【００６０】以上、配線層の上面を同一レベルに調整
し、その上に層間絶縁層を配置する場合を説明したが、
半導体基板上の配線層の代わりに、電極構造を利用する
こともできる。この意味で、本明細書において、配線構
造とは電極構造を含むものとする。

【００６１】図４は、ＤＲＡＭに上述のエアーアイソレ
ーション型多層配線構造を適用した場合を示す。

【００６２】図４（Ａ）に示すように、半導体基板６１
表面上に、フィールド酸化膜６２を形成し、活性領域を
画定する。図中左側に示した部分がメモリセル領域に対
応し、右側に示した部分が周辺回路のコンタクト部に対
応する。

【００６３】メモリセル領域においては、活性領域表面
上に絶縁ゲート電極構造６３を形成する。ゲート電極６
３側壁には側壁スペーサ６４が絶縁物等によって形成さ
れている。絶縁ゲート電極構造およびフィールド酸化膜
６２をマスクとしてイオン注入を行い、不純物ドープ領
域６５、６６を形成する。不純物ドープ領域６５は、メ
モリセル領域のソース／ドレイン領域となるものであ
り、不純物ドープ領域６６は、周辺コンタクト部におけ
るコンタクト形成領域となる。

【００６４】図４（Ｂ）に示すように、半導体基板６１
表面上に絶縁膜６７を形成し、その表面をＣＭＰ等によ
って平坦化する。

【００６５】図４（Ｃ）に示すように、絶縁膜６７表面
上にレジストパターンを形成し、絶縁膜６７を貫通する
コンタクトホール７０を形成する。その後、レジストパ
ターンは除去する。コンタクトホールの形成により、コ
ンタクトホール内に不純物ドープ領域６５、６６が露出
される。

【００６６】図４（Ｄ）に示すように、コンタクトホー
ル７０内に埋込電極７１を形成する。たとえば、金属層
または半導体層を表面上に堆積し、ＣＭＰ等によって研
磨することにより絶縁膜６７が露出した平坦な表面を形
成する。

【００６７】図４（Ｅ）に示すように、平坦化された表
面上に金属等の導電層を形成し、レジストパターンを用
いてパターニングすることによりビット線７２を形成す
る。

【００６８】図４（Ｆ）に示すように、ビット線７２を
覆って絶縁層７３を形成し、ＣＭＰ等により表面を平坦
化する。

【００６９】図５（Ｇ）に示すように、絶縁層７３上に
レジストパターンを形成し、埋込電極７１を露出するコ
ンタクトホール７４を形成する。コンタクトホール形成
後、レジストパターンは除去する。

【００７０】図５（Ｈ）に示すように、半導体基板上に
第１ドープト多結晶シリコン層７５を形成し、さらにそ
の上にシリコン窒化膜７６をＣＶＤにより形成する。シ
リコン窒化膜７６表面上にレジストパターンを形成し、
シリコン窒化膜７６、第１ドープト多結晶シリコン層７
５をパターニングし、メモリセル領域において蓄積電極
７５ａ、周辺コンタクト領域において引出電極７５ｂを
形成する。その後、表面にキャパシタ絶縁膜となる絶縁
層７７をＣＶＤ等により堆積する。たとえば、キャパシ
タ絶縁膜７７は窒化酸化シリコン膜によって形成する。

【００７１】図５（Ｉ）に示すように、基板表面上に薄
く（１００ｎｍ程度に）第２ドープト多結晶シリコン層
７８を堆積し、異方性エッチングを行い、第１ドープト
多結晶シリコン層７５ａ、７５ｂの外周にサイドウォー
ルとして残させる。セル部では、第１ドープト多結晶シ
リコン層７５ａの間隔は狭いので、図５（Ｉ）に示すよ
うに、第１ドープトシリコン層７５ａの間は完全に第２
ドープト多結晶シリコンにより埋められるが、周辺コン
タクト領域の７５ｂの部分ではサイドウォールとなる。
第２ドープト多結晶シリコン層７８は、メモリセル領域
において対向電極となる。

【００７２】なお、ここまでの工程は特願平８−２９３
５９３号の実施例の欄に記載されている。次に、上述の
実施例において説明した補助基盤を上面上に貼り付け、
層間絶縁層を形成する。

【００７３】図６（Ｊ）に示すように、基板表面上に貼
り付けた絶縁層８０にコンタクトホール８１を形成す
る。周辺コンタクト領域においては、コンタクトホール
８１内に露出した窒化シリコン層７６を除去する。この
ようにして、メモリセル領域において、対向電極７８を
露出すると共に、周辺コンタクト領域において引出電極
７５ｂを露出する。

【００７４】その後、配線層８０上にアルミニウム等の
配線層８２を形成し、パターニングすることによって上
層配線層を形成する。なお、８３は空洞のまま残る。

【００７５】なお、必要に応じ、さらに上層配線層８２
表面を平坦化し、層間絶縁層、上層配線層を形成する。

【００７６】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
配線層としてＡｌ層の代わりにＣｕ層を用いてもよい。
Ｃｕ層を用いる場合、その下層にＣｕの拡散バリアとな
るバリアメタルを用いることが好ましい。Ｃｕ配線の側
壁は、空隙によってアイソレーションされるため、側壁
部でのＣｕ拡散の問題は生じない。

【００７７】その他、種々の変更、改良、組み合わせ等
が可能なことは当業者に自明であろう。

【００７８】

【発明の効果】以上説明したように、本発明によれば、
隣接する配線間を空洞でアイソレーションすることによ
り、配線間の寄生容量を誘電体分離の場合と較べ、低減
することができる。たとえば、酸化シリコン絶縁体を用
いた場合と較べ、寄生容量は約１／３になる。

【００７９】上面を同一レベルに調整した多数の配線構
造上に平坦な表面を有する絶縁層を配置することによ
り、上層配線の形成が容易となる。このような配線層の
形成は、たとえば補助基盤の張り合わせ工程と支持基板
除去工程によって実現できるため、工程が単純化され
る。また、平坦な絶縁層を貼り合わせることにより、極
めて優れた平坦性を得ることができる。

【００８０】汎用性の高い補助基盤を用いることによ
り、製造コストの低減が可能となる。

【図面の簡単な説明】

【図１】本発明の実施例による半導体装置の製造方法を
説明するための概略断面図である。

【図２】本発明の実施例による多層配線半導体装置の構
成を概略的に示す断面図および底面図である。

【図３】本発明の実施例による半導体ウエハおよびその
中の各半導体チップの構成を示す平面図および断面図で
ある。

【図４】本発明の実施例によるＤＲＡＭの製造工程を説
明するための断面図である。

【図５】本発明の実施例によるＤＲＡＭの製造工程を説
明するための断面図である。

【図６】本発明の実施例によるＤＲＡＭの製造工程を説
明するための断面図である。

【図７】従来技術の例を説明するための断面図である。

【図８】従来技術の例を説明するための断面図である。

【符号の説明】

１半導体基板２第１配線構造３支持基板４絶縁層５接着層６補助基盤７空洞１１半導体基板１２第１配線層２１層間絶縁層２２第２配線層３１層間絶縁層３２第３配線層４１絶縁層２３、３３、３４コンタクトホール５３スクライブ領域５４スクライブライン６１半導体基板６２フィールド絶縁膜６３絶縁ゲート電極６５、６６不純物ドープ領域６７絶縁膜７１埋込電極７２ビット線７３絶縁膜７５第１ドープト多結晶シリコン７７キャパシタ絶縁膜７８第２ドープト多結晶シリコン層８０層間絶縁層８２上層配線層

Claims

【特許請求の範囲】

【請求項１】デバイス構造を有する半導体チップと、前記半導体チップ上に形成され、同一レベルの上面を有
し、空隙によって互いに分離されている複数の第１配線
構造体と、前記第１配線構造体の上面上に貼り付けられ、第１配線
構造の少なくとも一部の上面上に貫通孔を有する絶縁膜
と、前記絶縁膜上に形成され、一部前記貫通孔を介して前記
一部の第１配線構造体に電気的に接続された複数の第２
配線層とを有する半導体装置。
【請求項２】前記複数の第２配線層が同一レベルの上
面を有し、空隙によって互いに分離されており、さらに
前記複数の第２配線層上に貼り付けられた他の絶縁膜を
有する請求項１記載の半導体装置。
【請求項３】さらに、前記半導体チップ周辺部にルー
プ状に形成され、前記多数の第１配線構造と同一レベル
の上面を有するシール部材を有し、前記絶縁膜はシール
部材の全上面にも貼り付けられている請求項１または２
記載の半導体装置。
【請求項４】デバイス構造を有する半導体チップ上
に、同一レベルの上面を有し、空隙によって分離される
多数の第１配線構造体を形成する工程と、前記多数の第１配線構造体の上面上に絶縁膜を貼り付
け、隣接する第１配線構造体間に空洞を形成する平坦化
工程と、前記絶縁膜上に第２配線を形成する配線形成工程とを含
む半導体装置の製造方法。
【請求項５】前記平坦化工程と前記配線形成工程との
間に、前記絶縁膜を貫通して前記第１配線構造体の少な
くとも一部に達するコンタクトホールを形成する工程を
含む請求項４記載の半導体装置の製造方法。
【請求項６】前記平坦化工程が、支持基板上に絶縁膜を有する補助基盤を準備する工程
と、前記半導体チップ上の第１配線構造体の上面に前記補助
基盤の絶縁膜を貼り付ける工程と、前記補助基盤の支持基板を選択的に除去する工程とを含
む請求項４または５記載の半導体装置の製造方法。
【請求項７】前記補助基盤が絶縁膜上に接着剤層を有
し、前記絶縁膜を貼り付ける工程が該接着剤層を用いる
ものである請求項６記載の半導体装置の製造方法。
【請求項８】前記絶縁膜が接着剤機能を有するもので
ある請求項６記載の半導体装置の製造方法。
【請求項９】さらに、前記半導体チップの周辺上に、
前記多数の第１配線構造体と同一レベルの上面を有し、
ループ状の平面形状を有するシール部材を形成する工程
を含み、前記平坦化工程は該シール部材の上面全面上に
も絶縁膜を貼り付ける請求項４〜８のいずれかに記載の
半導体装置の製造方法。