JPH10209305A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH10209305A JPH10209305A JP9006052A JP605297A JPH10209305A JP H10209305 A JPH10209305 A JP H10209305A JP 9006052 A JP9006052 A JP 9006052A JP 605297 A JP605297 A JP 605297A JP H10209305 A JPH10209305 A JP H10209305A
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Abstract
(57)【要約】
【課題】 捕獲電荷が半導体基板に容易に放出されるの
を抑制することができるＭＯＮＯＳ型不揮発性半導体記
憶装置を提供する。 【解決手段】 半導体基板１９上に、ゲート絶縁膜１２
を介してゲート電極１１が配置されている。ゲート絶縁
膜１２は、第一の酸化ケイ素膜１７、窒化ケイ素膜１
５、そして第二の酸化ケイ素膜１３を積層したものであ
る。第一の酸化ケイ素膜１７は比較的厚めであり、一部
分のみ（電荷注入可能領域１７ａ）が薄くなっている。
図１（ｃ）に示すように、電荷注入用の酸化膜厚１７の
薄い部分１７ａ以外の部分１７ｂでは、電荷がトンネル
できないよう厚い酸化膜を用いているため、電荷２７が
第一の酸化膜１７に到達しても、ケイ素基板１９へと逃
げることができず、電荷の放出が抑制される。
を抑制することができるＭＯＮＯＳ型不揮発性半導体記
憶装置を提供する。 【解決手段】 半導体基板１９上に、ゲート絶縁膜１２
を介してゲート電極１１が配置されている。ゲート絶縁
膜１２は、第一の酸化ケイ素膜１７、窒化ケイ素膜１
５、そして第二の酸化ケイ素膜１３を積層したものであ
る。第一の酸化ケイ素膜１７は比較的厚めであり、一部
分のみ（電荷注入可能領域１７ａ）が薄くなっている。
図１（ｃ）に示すように、電荷注入用の酸化膜厚１７の
薄い部分１７ａ以外の部分１７ｂでは、電荷がトンネル
できないよう厚い酸化膜を用いているため、電荷２７が
第一の酸化膜１７に到達しても、ケイ素基板１９へと逃
げることができず、電荷の放出が抑制される。
Description
【０００１】
【産業上の利用分野】本発明は、記憶保持特性の優れた
高性能のＭＯＮＯＳ型不揮発性半導体記憶装置の構造に
関するものである。なお、ＭＯＮＯＳ型半導体記憶装置
とは、ゲート電極から下方にむかって金属（Metal)−酸
化ケイ素膜（Silicon Oxide)−窒化ケイ素膜（Silicon
Nitride)−酸化ケイ素膜（Silicon Oxide)−半導体（Si
licon)という層構造を有する半導体記憶装置である。
高性能のＭＯＮＯＳ型不揮発性半導体記憶装置の構造に
関するものである。なお、ＭＯＮＯＳ型半導体記憶装置
とは、ゲート電極から下方にむかって金属（Metal)−酸
化ケイ素膜（Silicon Oxide)−窒化ケイ素膜（Silicon
Nitride)−酸化ケイ素膜（Silicon Oxide)−半導体（Si
licon)という層構造を有する半導体記憶装置である。
【０００２】
【従来の技術】電気的に書き換え可能な不揮発性半導体
記憶装置として、ＭＯＮＯＳ型半導体記憶装置が知られ
ている。図３は、従来より知られているＭＯＮＯＳ型半
導体記憶装置の構造を模式的に示す断面図である。Ｓｉ
基板１９には、ゲート間隔をおいて対向するソース領域
１９ａ、ドレイン領域１９ｂが設けられている。基板１
９上には、両領域１９ａ、１９ｂの端部をブリッジする
ように、ゲート絶縁膜１２を介してゲート電極１１が配
置されている。ここで、ゲート絶縁膜１２は第一の酸化
ケイ素膜１７、窒化ケイ素膜１５、そして第二の酸化ケ
イ素膜１３を積層したものである。
記憶装置として、ＭＯＮＯＳ型半導体記憶装置が知られ
ている。図３は、従来より知られているＭＯＮＯＳ型半
導体記憶装置の構造を模式的に示す断面図である。Ｓｉ
基板１９には、ゲート間隔をおいて対向するソース領域
１９ａ、ドレイン領域１９ｂが設けられている。基板１
９上には、両領域１９ａ、１９ｂの端部をブリッジする
ように、ゲート絶縁膜１２を介してゲート電極１１が配
置されている。ここで、ゲート絶縁膜１２は第一の酸化
ケイ素膜１７、窒化ケイ素膜１５、そして第二の酸化ケ
イ素膜１３を積層したものである。
【０００３】このＭＯＮＯＳ型半導体記憶装置１′は、
半導体１９側からトンネル媒体となる第一の酸化ケイ素
膜１７を通して電気的な電荷注入を行い、窒化ケイ素膜
１５と第二の酸化ケイ素膜１３界面、または窒化ケイ素
膜１５のバルク中に存在する電荷捕獲準位２１に電荷を
蓄積させることにより、電界効果トランジスタの閾値電
圧（Vth)を変化させ、情報を記憶させるものである。そ
のため、ＭＯＮＯＳ型半導体記憶装置の特性を左右する
要因には、閾値電圧（Vth)変化を大きくするために多量
の電荷を捕獲することや、記憶した情報を保持するため
に捕獲した電荷がゲート電極または半導体基板へ放出さ
れにくいことなどが挙げられる。
半導体１９側からトンネル媒体となる第一の酸化ケイ素
膜１７を通して電気的な電荷注入を行い、窒化ケイ素膜
１５と第二の酸化ケイ素膜１３界面、または窒化ケイ素
膜１５のバルク中に存在する電荷捕獲準位２１に電荷を
蓄積させることにより、電界効果トランジスタの閾値電
圧（Vth)を変化させ、情報を記憶させるものである。そ
のため、ＭＯＮＯＳ型半導体記憶装置の特性を左右する
要因には、閾値電圧（Vth)変化を大きくするために多量
の電荷を捕獲することや、記憶した情報を保持するため
に捕獲した電荷がゲート電極または半導体基板へ放出さ
れにくいことなどが挙げられる。
【０００４】窒化ケイ素膜質という立場からこれらの課
題を見ると、多量の電荷を捕獲するためには、窒化ケイ
素膜／酸化ケイ素膜界面や窒化ケイ素膜バルク中に含ま
れる電荷捕獲準位密度を上げることが、また、捕獲した
電荷の半導体基板への放出を抑制するためには、窒化ケ
イ素膜の電気伝導度を下げることが有効である。
題を見ると、多量の電荷を捕獲するためには、窒化ケイ
素膜／酸化ケイ素膜界面や窒化ケイ素膜バルク中に含ま
れる電荷捕獲準位密度を上げることが、また、捕獲した
電荷の半導体基板への放出を抑制するためには、窒化ケ
イ素膜の電気伝導度を下げることが有効である。
【０００５】
【発明が解決しようとする課題】一般に窒化ケイ素膜の
特性は、膜の窒素対ケイ素の組成比に大きく依存し、そ
の組成比が窒素過剰になると電荷捕獲準位密度が低くな
ると共に電気伝導度が下がり、一方、ケイ素過剰になる
と電荷捕獲準位密度は高くなり電気伝導度も上がること
が知られている（S. Minami, Y. Kamigaki; 電子情報通
信学会論文誌(1994) vol.J77-C-II No.12 及びS. Fujit
a, A. Sasaki; 応用物理、第54巻、第１２号(1985)）。
したがって、ＭＯＮＯＳ型半導体記憶装置のゲート絶縁
膜に用いる窒化ケイ素膜には、閾値電圧（Vth)の変化を
大きくするために、電荷捕獲準位密度の高い例えばケイ
素過剰な膜が要求されるが、ケイ素過剰な場合、膜の電
気伝導度が高いため捕獲電荷が漏れ易いという欠点も併
せ持ってしまう。
特性は、膜の窒素対ケイ素の組成比に大きく依存し、そ
の組成比が窒素過剰になると電荷捕獲準位密度が低くな
ると共に電気伝導度が下がり、一方、ケイ素過剰になる
と電荷捕獲準位密度は高くなり電気伝導度も上がること
が知られている（S. Minami, Y. Kamigaki; 電子情報通
信学会論文誌(1994) vol.J77-C-II No.12 及びS. Fujit
a, A. Sasaki; 応用物理、第54巻、第１２号(1985)）。
したがって、ＭＯＮＯＳ型半導体記憶装置のゲート絶縁
膜に用いる窒化ケイ素膜には、閾値電圧（Vth)の変化を
大きくするために、電荷捕獲準位密度の高い例えばケイ
素過剰な膜が要求されるが、ケイ素過剰な場合、膜の電
気伝導度が高いため捕獲電荷が漏れ易いという欠点も併
せ持ってしまう。
【０００６】ＭＯＮＯＳ型半導体記憶装置では、捕獲電
荷の半導体基板への放出に対し第一の酸化膜が障壁とな
っている。電荷の放出を抑制するためには、第一の酸化
膜を厚くすることで可能となるが、厚膜は電荷注入時に
おいても障壁となるため、動作電圧低下及び高速書き込
みを妨げることとなってしまう。本発明は、大きな閾値
電圧（Vth)変化を得るために電気伝導度の高い窒化ケイ
素膜を用いた場合にも、捕獲電荷が半導体基板に容易に
放出されるのを抑制することができるＭＯＮＯＳ型不揮
発性半導体記憶装置を提供することを目的とする。
荷の半導体基板への放出に対し第一の酸化膜が障壁とな
っている。電荷の放出を抑制するためには、第一の酸化
膜を厚くすることで可能となるが、厚膜は電荷注入時に
おいても障壁となるため、動作電圧低下及び高速書き込
みを妨げることとなってしまう。本発明は、大きな閾値
電圧（Vth)変化を得るために電気伝導度の高い窒化ケイ
素膜を用いた場合にも、捕獲電荷が半導体基板に容易に
放出されるのを抑制することができるＭＯＮＯＳ型不揮
発性半導体記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、本発明の不揮発性半導体記憶装置は、半導体基板上
に形成された第一の酸化ケイ素膜と、 該第一の酸化ケ
イ素膜上に形成された電荷捕獲層としての窒化ケイ素膜
と、 該窒化ケイ素膜上に形成された第二の酸化ケイ素
膜と、を有するゲート絶縁膜、及び、 該第二の酸化ケ
イ素膜上に形成されたゲート電極、 を備えたＭＯＮＯ
Ｓ型半導体記憶装置であって； 上記第一の酸化ケイ素
膜の一部分にのみ電荷注入可能な領域を設け、他の第一
の酸化ケイ素膜の部分を電荷通過が困難な領域としたこ
とを特徴とする。
め、本発明の不揮発性半導体記憶装置は、半導体基板上
に形成された第一の酸化ケイ素膜と、 該第一の酸化ケ
イ素膜上に形成された電荷捕獲層としての窒化ケイ素膜
と、 該窒化ケイ素膜上に形成された第二の酸化ケイ素
膜と、を有するゲート絶縁膜、及び、 該第二の酸化ケ
イ素膜上に形成されたゲート電極、 を備えたＭＯＮＯ
Ｓ型半導体記憶装置であって； 上記第一の酸化ケイ素
膜の一部分にのみ電荷注入可能な領域を設け、他の第一
の酸化ケイ素膜の部分を電荷通過が困難な領域としたこ
とを特徴とする。
【０００８】
【発明の実施の形態】本発明においては、上記第一の酸
化ケイ素膜の電荷注入可能領域を、第一の酸化ケイ素膜
の他の部分よりも薄いこととすることができる。すなわ
ち、半導体基板側酸化膜の狭い一部のみを電荷がトンネ
ルして電荷注入できるように薄くし、残りの部分の酸化
膜厚を厚くすることで、電荷捕獲準位密度が高く電気伝
導度の高い窒化ケイ素膜を用いる場合であっても、捕獲
電荷の半導体基板への放出を抑制し、記憶保持特性の劣
化を防ぐものである。
化ケイ素膜の電荷注入可能領域を、第一の酸化ケイ素膜
の他の部分よりも薄いこととすることができる。すなわ
ち、半導体基板側酸化膜の狭い一部のみを電荷がトンネ
ルして電荷注入できるように薄くし、残りの部分の酸化
膜厚を厚くすることで、電荷捕獲準位密度が高く電気伝
導度の高い窒化ケイ素膜を用いる場合であっても、捕獲
電荷の半導体基板への放出を抑制し、記憶保持特性の劣
化を防ぐものである。
【０００９】以下、図面を参照しつつより詳しく説明す
る。図１は、本発明の１実施例に係るＭＯＮＯＳ型半導
体記憶装置のゲート構造及びその作用を模式的に示す断
面図である。半導体基板１９上に、ゲート絶縁膜１２を
介してゲート電極１１が配置されている。ここで、ゲー
ト絶縁膜１２は、第一の酸化ケイ素膜１７、窒化ケイ素
膜１５、そして第二の酸化ケイ素膜１３を積層したもの
である。ゲート電極１１には、書き込み電圧を印加する
ためのリード線１０が付設されている。
る。図１は、本発明の１実施例に係るＭＯＮＯＳ型半導
体記憶装置のゲート構造及びその作用を模式的に示す断
面図である。半導体基板１９上に、ゲート絶縁膜１２を
介してゲート電極１１が配置されている。ここで、ゲー
ト絶縁膜１２は、第一の酸化ケイ素膜１７、窒化ケイ素
膜１５、そして第二の酸化ケイ素膜１３を積層したもの
である。ゲート電極１１には、書き込み電圧を印加する
ためのリード線１０が付設されている。
【００１０】ただし、第一の酸化ケイ素膜１７は従来の
ものよりも比較的厚め（例えば５〜６nm）であり、か
つ、ソース領域、ドレイン領域に挟まれて、かつソース
領域、ドレイン領域から独立した酸化ケイ素膜の一部分
のみ（電荷注入可能領域１７ａ）が薄く（例えば２〜３
nm）なっている。なお、この電荷注入可能領域上には、
選択的エッチングの跡である凹部２３が残っている。
ものよりも比較的厚め（例えば５〜６nm）であり、か
つ、ソース領域、ドレイン領域に挟まれて、かつソース
領域、ドレイン領域から独立した酸化ケイ素膜の一部分
のみ（電荷注入可能領域１７ａ）が薄く（例えば２〜３
nm）なっている。なお、この電荷注入可能領域上には、
選択的エッチングの跡である凹部２３が残っている。
【００１１】情報書き込み時、すなわち電荷注入時に
は、図１（ｂ）に示すように、ゲート電極１１に書き込
み電圧を印加することにより、第一の酸化膜１７の薄い
領域１７ａを通して電荷２５を窒化ケイ素膜１５中へ侵
入させ、窒化ケイ素膜１５／第二の酸化ケイ素膜１３界
面付近、または窒化ケイ素膜１５バルク中に分布してい
る電荷捕獲準位２１に捕獲させる。この実施例では窒化
ケイ素膜１３はケイ素過剰であり、電気伝導度が高いた
め、電荷が窒化ケイ素膜１５内を移動し、膜内に高密度
に分布する電荷捕獲準位２１に到達することができる。
は、図１（ｂ）に示すように、ゲート電極１１に書き込
み電圧を印加することにより、第一の酸化膜１７の薄い
領域１７ａを通して電荷２５を窒化ケイ素膜１５中へ侵
入させ、窒化ケイ素膜１５／第二の酸化ケイ素膜１３界
面付近、または窒化ケイ素膜１５バルク中に分布してい
る電荷捕獲準位２１に捕獲させる。この実施例では窒化
ケイ素膜１３はケイ素過剰であり、電気伝導度が高いた
め、電荷が窒化ケイ素膜１５内を移動し、膜内に高密度
に分布する電荷捕獲準位２１に到達することができる。
【００１２】続いて図１（ｃ）に、情報保持状態を示
す。捕獲準位に捕えられた電荷２７は捕獲準位から徐々
に脱出するものがあるが、電荷注入用の酸化膜厚１７の
薄い部分１７ａ以外の部分１７ｂでは、電荷がトンネル
できないよう厚い酸化膜を用いているため、電荷２７が
電気伝導度の高いケイ素過剰な窒化ケイ素膜１５を移動
し、第一の酸化膜１７に到達しても、そこからケイ素基
板１９へと逃げることができず、電荷の放出が抑制され
る。よって、第一の酸化膜１７全面で膜厚が薄い場合よ
りも閾値電圧（Vth)の低下、すなわち情報の抜けを抑制
することができる。
す。捕獲準位に捕えられた電荷２７は捕獲準位から徐々
に脱出するものがあるが、電荷注入用の酸化膜厚１７の
薄い部分１７ａ以外の部分１７ｂでは、電荷がトンネル
できないよう厚い酸化膜を用いているため、電荷２７が
電気伝導度の高いケイ素過剰な窒化ケイ素膜１５を移動
し、第一の酸化膜１７に到達しても、そこからケイ素基
板１９へと逃げることができず、電荷の放出が抑制され
る。よって、第一の酸化膜１７全面で膜厚が薄い場合よ
りも閾値電圧（Vth)の低下、すなわち情報の抜けを抑制
することができる。
【００１３】次に、本実施例のＭＯＮＯＳ型半導体記憶
装置の製造方法の一例について説明する。図２（ａ）〜
（ｆ）は、図１の実施例のＭＯＮＯＳ型半導体記憶装置
の製造工程を順に示した断面図である。まず、シリコン
基板１９上に素子分離用フィールド酸化膜（図示され
ず）を形成した後、ＭＯＮＯＳトランジスタを形成する
能動領域に、図２（ａ）に示すように熱酸化法により第
一の酸化ケイ素膜１７を、例えば５nmの厚さに形成す
る。
装置の製造方法の一例について説明する。図２（ａ）〜
（ｆ）は、図１の実施例のＭＯＮＯＳ型半導体記憶装置
の製造工程を順に示した断面図である。まず、シリコン
基板１９上に素子分離用フィールド酸化膜（図示され
ず）を形成した後、ＭＯＮＯＳトランジスタを形成する
能動領域に、図２（ａ）に示すように熱酸化法により第
一の酸化ケイ素膜１７を、例えば５nmの厚さに形成す
る。
【００１４】次に、図２（ｂ）、（ｃ）に示すように、
後の工程で形成されるソース領域、ドレイン領域に挟ま
れて、かつソース領域、ドレイン領域から独立した酸化
ケイ素膜１７の一部分のみを、マスク３１を利用し、通
常のフォトエッチング法、またはドライエッチング法に
より表面部を除去して凹部２３を形成し、この部分１７
ａでの酸化ケイ素の膜厚を例えば２〜３nm程度とする。
次いで、図２（ｄ）に示すように、電荷捕獲準位密度の
高いケイ素過剰な窒化ケイ素膜１５を、例えば流量比Ｎ
Ｈ3 ／ＳｉＨ2 Ｃｌ2 ＝１のアンモニア（ＮＨ3 ）とジ
クロロシラン（ＳｉＨ2 Ｃｌ2 ）を原料ガスに用い、成
長温度７００℃程度にて減圧気相成長法にて１０nm程度
形成する。
後の工程で形成されるソース領域、ドレイン領域に挟ま
れて、かつソース領域、ドレイン領域から独立した酸化
ケイ素膜１７の一部分のみを、マスク３１を利用し、通
常のフォトエッチング法、またはドライエッチング法に
より表面部を除去して凹部２３を形成し、この部分１７
ａでの酸化ケイ素の膜厚を例えば２〜３nm程度とする。
次いで、図２（ｄ）に示すように、電荷捕獲準位密度の
高いケイ素過剰な窒化ケイ素膜１５を、例えば流量比Ｎ
Ｈ3 ／ＳｉＨ2 Ｃｌ2 ＝１のアンモニア（ＮＨ3 ）とジ
クロロシラン（ＳｉＨ2 Ｃｌ2 ）を原料ガスに用い、成
長温度７００℃程度にて減圧気相成長法にて１０nm程度
形成する。
【００１５】次に、図２（ｅ）に示すように、例えば酸
素と水素の燃焼によって生じた水蒸気中で約１，０００
℃で熱処理して窒化ケイ素膜１５の上部表面側を酸化し
約３〜４nmの第二の酸化ケイ素膜１３を形成する。そし
て、図２（ｆ）に示すように、ゲート電極１１を形成
し、ＭＯＮＯＳ構造を形成することができる。
素と水素の燃焼によって生じた水蒸気中で約１，０００
℃で熱処理して窒化ケイ素膜１５の上部表面側を酸化し
約３〜４nmの第二の酸化ケイ素膜１３を形成する。そし
て、図２（ｆ）に示すように、ゲート電極１１を形成
し、ＭＯＮＯＳ構造を形成することができる。
【００１６】
【発明の効果】以上の説明から明らかなように、本発明
のＭＯＮＯＳ型不揮発性半導体記憶装置を用いれば、第
一の酸化膜の一部のみに電荷注入領域を設けることによ
り、捕獲電荷の放出を抑制し、ケイ素過剰な窒化ケイ素
膜の電気伝導度が高いという欠点を補うことができ、記
憶保持能力の高い高性能な不揮発性半導体記憶装置を提
供することができる。さらに、それに組み合わせて電荷
捕獲準位密度が多いケイ素過剰な窒化ケイ素膜を用いれ
ば、捕獲電荷が増大し閾値電圧（Vth)の変化を大きくで
きる。
のＭＯＮＯＳ型不揮発性半導体記憶装置を用いれば、第
一の酸化膜の一部のみに電荷注入領域を設けることによ
り、捕獲電荷の放出を抑制し、ケイ素過剰な窒化ケイ素
膜の電気伝導度が高いという欠点を補うことができ、記
憶保持能力の高い高性能な不揮発性半導体記憶装置を提
供することができる。さらに、それに組み合わせて電荷
捕獲準位密度が多いケイ素過剰な窒化ケイ素膜を用いれ
ば、捕獲電荷が増大し閾値電圧（Vth)の変化を大きくで
きる。
【図１】本発明の１実施例に係るＭＯＮＯＳ型半導体記
憶装置のゲート構造及びその作用を模式的に示す断面図
である。
憶装置のゲート構造及びその作用を模式的に示す断面図
である。
【図２】図１の実施例のＭＯＮＯＳ型半導体記憶装置の
製造工程を順に示した断面図である。
製造工程を順に示した断面図である。
【図３】従来より知られているＭＯＮＯＳ型半導体記憶
装置の構造を模式的に示す断面図である。
装置の構造を模式的に示す断面図である。
１…ＭＯＮＯＳ型半導体記憶装置（ゲート構造）、１０
…書き込み電圧線、１１…ゲート電極、１２…ゲート絶
縁膜、１３…第二の酸化ケイ素膜、１５…窒化ケイ素
膜、１７…第一の酸化ケイ素膜、１９…半導体基板、２
１…捕獲準位、２３…凹部、２５…電荷、２７…捕獲電
荷
…書き込み電圧線、１１…ゲート電極、１２…ゲート絶
縁膜、１３…第二の酸化ケイ素膜、１５…窒化ケイ素
膜、１７…第一の酸化ケイ素膜、１９…半導体基板、２
１…捕獲準位、２３…凹部、２５…電荷、２７…捕獲電
荷
Claims (4)
- 【請求項１】 半導体基板上に形成された第一の酸化ケ
イ素膜と、 該第一の酸化ケイ素膜上に形成された電荷捕獲層として
の窒化ケイ素膜と、 該窒化ケイ素膜上に形成された第二の酸化ケイ素膜と、
を有するゲート絶縁膜、及び、 該第二の酸化ケイ素膜上に形成されたゲート電極、を備
えたＭＯＮＯＳ型半導体記憶装置であって；上記第一の
酸化ケイ素膜の一部分にのみ電荷注入可能な領域を設
け、他の第一の酸化ケイ素膜の部分を電荷通過が困難な
領域としたことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 上記第一の酸化ケイ素膜の電荷注入可能
領域が、第一の酸化ケイ素膜の他の部分よりも薄いこと
を特徴とする請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 上記第一の酸化ケイ素膜の電荷注入可能
領域の膜厚が２〜３nmであり、第一の酸化ケイ素膜の他
の部分の膜厚が５〜６nmであることを特徴とする請求項
２記載の不揮発性半導体記憶装置。 - 【請求項４】 上記ゲート絶縁膜の窒化ケイ素膜の組成
が、化学量論比よりもケイ素を過剰に含むことを特徴と
する請求項１、２又は３記載の不揮発性半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9006052A JPH10209305A (ja) | 1997-01-17 | 1997-01-17 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9006052A JPH10209305A (ja) | 1997-01-17 | 1997-01-17 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209305A true JPH10209305A (ja) | 1998-08-07 |
Family
ID=11627856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9006052A Pending JPH10209305A (ja) | 1997-01-17 | 1997-01-17 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10209305A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002319637A (ja) * | 2001-04-23 | 2002-10-31 | Sharp Corp | 半導体記憶装置、その書き込み方法及び読み出し方法、並びにそれを用いた集積回路装置 |
| JP2005045012A (ja) * | 2003-07-22 | 2005-02-17 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR100803861B1 (ko) | 2004-06-23 | 2008-02-14 | 가부시끼가이샤 도시바 | 비휘발성 반도체 메모리 디바이스 및 그 제조 방법 |
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-
1997
- 1997-01-17 JP JP9006052A patent/JPH10209305A/ja active Pending
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