JPH10268361A - 液晶表示装置およびその製造方法 - Google Patents
液晶表示装置およびその製造方法Info
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- JPH10268361A JPH10268361A JP9094608A JP9460897A JPH10268361A JP H10268361 A JPH10268361 A JP H10268361A JP 9094608 A JP9094608 A JP 9094608A JP 9460897 A JP9460897 A JP 9460897A JP H10268361 A JPH10268361 A JP H10268361A
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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- G—PHYSICS
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Abstract
(57)【要約】
【課題】 均一なセル厚を有し、良好な表示特性を示す
液晶表示装置を提供する。 【解決手段】 画素ＴＦＴと駆動回路ＴＦＴとが同一基
板上に一体形成された、アクティブマトリクス型液晶表
示装置において、画素領域のみに液晶材料を閉じ込める
ように形成されたギャップ保持材によってセルギャップ
の制御を行う。これにより、液晶表示装置全体にわたっ
て均一なセル厚を得ることができ、かつ液晶材料が駆動
回路領域に進入することを防ぐことができる。さらに、
駆動回路ＴＦＴ上の不必要な絶縁層などが除去されるの
で、駆動回路の負荷容量が小さくなり、クロストークの
発生を抑制することができる。
液晶表示装置を提供する。 【解決手段】 画素ＴＦＴと駆動回路ＴＦＴとが同一基
板上に一体形成された、アクティブマトリクス型液晶表
示装置において、画素領域のみに液晶材料を閉じ込める
ように形成されたギャップ保持材によってセルギャップ
の制御を行う。これにより、液晶表示装置全体にわたっ
て均一なセル厚を得ることができ、かつ液晶材料が駆動
回路領域に進入することを防ぐことができる。さらに、
駆動回路ＴＦＴ上の不必要な絶縁層などが除去されるの
で、駆動回路の負荷容量が小さくなり、クロストークの
発生を抑制することができる。
Description
【０００１】
【発明の属する技術分野】本明細書で開示する発明は、
薄膜トランジスタを用いた液晶表示装置に関する。特
に、画素スイッチング回路と周辺駆動回路とが同一基板
上に一体形成された液晶表示装置に関する。
薄膜トランジスタを用いた液晶表示装置に関する。特
に、画素スイッチング回路と周辺駆動回路とが同一基板
上に一体形成された液晶表示装置に関する。
【０００２】
【従来の技術】最近安価なガラス基板上に半導体薄膜を
形成した半導体装置、例えば薄膜トランジスタ（ＴＦ
Ｔ）を作製する技術が急速に発達してきている。その理
由は、アクティブマトリクス型液晶表示装置の需要が高
まってきたことによる。
形成した半導体装置、例えば薄膜トランジスタ（ＴＦ
Ｔ）を作製する技術が急速に発達してきている。その理
由は、アクティブマトリクス型液晶表示装置の需要が高
まってきたことによる。
【０００３】アクティブマトリクス型液晶表示装置は、
マトリクス状に配置された数十〜数百万個もの画素領域
にそれぞれＴＦＴが配置され、各画素電極に出入りする
電荷をＴＦＴのスイッチング機能により制御するもので
ある。
マトリクス状に配置された数十〜数百万個もの画素領域
にそれぞれＴＦＴが配置され、各画素電極に出入りする
電荷をＴＦＴのスイッチング機能により制御するもので
ある。
【０００４】ここで、薄膜トランジスタが配置されたア
クティブマトリクス型液晶表示装置の基本的な構成を図
１を用いて説明する。まず、液晶表示装置を基板に対し
て垂直な方向に切断した断面図を、図１（Ａ）に示す。
この断面は、図１（Ｂ）のＡ−Ａ'で示される破線で切
断した断面図に相当する。
クティブマトリクス型液晶表示装置の基本的な構成を図
１を用いて説明する。まず、液晶表示装置を基板に対し
て垂直な方向に切断した断面図を、図１（Ａ）に示す。
この断面は、図１（Ｂ）のＡ−Ａ'で示される破線で切
断した断面図に相当する。
【０００５】基板１０１は、透光性であり、絶縁膜が基
板表面に形成されている（図示せず）。１０２はＴＦＴ
の活性層、１０３はゲイト電極、１０４はデータ線、１
０５はドレイン電極、１０６は層間絶縁膜、１０７はブ
ラックマトリクス、１０８は透明導電性膜から成る画素
電極、１０９は配向膜である。
板表面に形成されている（図示せず）。１０２はＴＦＴ
の活性層、１０３はゲイト電極、１０４はデータ線、１
０５はドレイン電極、１０６は層間絶縁膜、１０７はブ
ラックマトリクス、１０８は透明導電性膜から成る画素
電極、１０９は配向膜である。
【０００６】上記のような構成を有するＴＦＴが配置さ
れた基板全体をアクティブマトリクス基板と呼ぶことに
する。なお、図１（Ａ）では１つの画素のみに注目して
いるが、実際には、数十〜数百万個の画素スイッチング
ＴＦＴ（画素ＴＦＴと呼ぶ）を含む画素領域と、それら
を駆動する複数のＴＦＴを含む周辺駆動回路領域とによ
ってアクティブマトリクス基板が構成される。
れた基板全体をアクティブマトリクス基板と呼ぶことに
する。なお、図１（Ａ）では１つの画素のみに注目して
いるが、実際には、数十〜数百万個の画素スイッチング
ＴＦＴ（画素ＴＦＴと呼ぶ）を含む画素領域と、それら
を駆動する複数のＴＦＴを含む周辺駆動回路領域とによ
ってアクティブマトリクス基板が構成される。
【０００７】一方、１１０は透光性を有する基板であ
り、１１１は透明導電性膜から成る対向電極、１１２は
配向膜である。このような構成をとるアクティブマトリ
クス基板と対向する基板全体を、対向基板と呼ぶことに
する。
り、１１１は透明導電性膜から成る対向電極、１１２は
配向膜である。このような構成をとるアクティブマトリ
クス基板と対向する基板全体を、対向基板と呼ぶことに
する。
【０００８】図２（Ａ）に示すように、上記アクティブ
マトリクス基板および対向基板には、液晶材料の配向性
を整えるためのラビングなどの配向処理が行われる。そ
の後、アクティブマトリクス基板と対向基板との基板間
隔（セルギャップ）を制御するために、アクティブマト
リクス基板側に粒形のスペーサ２０１が基板全面に均一
に散布される。次に、シール剤２０２が印刷される。シ
ール剤２０２は、基板同士を貼り合わせる接着剤として
の役割と、基板間に注入される液晶材料が基板外部に漏
れないように封入するための封止剤としての役割とを果
たす。
マトリクス基板および対向基板には、液晶材料の配向性
を整えるためのラビングなどの配向処理が行われる。そ
の後、アクティブマトリクス基板と対向基板との基板間
隔（セルギャップ）を制御するために、アクティブマト
リクス基板側に粒形のスペーサ２０１が基板全面に均一
に散布される。次に、シール剤２０２が印刷される。シ
ール剤２０２は、基板同士を貼り合わせる接着剤として
の役割と、基板間に注入される液晶材料が基板外部に漏
れないように封入するための封止剤としての役割とを果
たす。
【０００９】図３は、アクティブマトリクス基板の断面
図である。図３に示すように、セルギャップを制御する
ために粒形のスペーサ３０１がアクティブマトリクス基
板全面上に均一に散布されるので、画素領域のみならず
周辺駆動回路領域にもスペーサ３０１が存在することに
なる。通常、画素ＴＦＴと駆動回路ＴＦＴとは素子の大
きさにそれほど違いはない。しかし、画素領域には、画
素ＴＦＴを覆うブラックマトリクス、透明導電性膜から
成る画素電極等が形成される。また、反射型の液晶表示
装置においては、画素領域には、反射電極が形成され
る。さらに、駆動回路領域には、画素ＴＦＴを駆動する
ＣＭＯＳ回路を構成するために接続配線が形成される。
よって、画素領域と駆動回路領域とは、基板表面からの
高さに違いが生じてくる。
図である。図３に示すように、セルギャップを制御する
ために粒形のスペーサ３０１がアクティブマトリクス基
板全面上に均一に散布されるので、画素領域のみならず
周辺駆動回路領域にもスペーサ３０１が存在することに
なる。通常、画素ＴＦＴと駆動回路ＴＦＴとは素子の大
きさにそれほど違いはない。しかし、画素領域には、画
素ＴＦＴを覆うブラックマトリクス、透明導電性膜から
成る画素電極等が形成される。また、反射型の液晶表示
装置においては、画素領域には、反射電極が形成され
る。さらに、駆動回路領域には、画素ＴＦＴを駆動する
ＣＭＯＳ回路を構成するために接続配線が形成される。
よって、画素領域と駆動回路領域とは、基板表面からの
高さに違いが生じてくる。
【００１０】ここで、駆動回路領域に比較して画素領域
の方が基板表面からの高さが高い場合を例にとる。この
とき、画素領域のみならず駆動回路領域にもスペーサが
存在することになる。ほぼの均一な大きさの粒形のスペ
ーサが、それぞれの領域に位置した場合、スペーサの位
置によって基板からの高低差が生じてくる。画素領域上
と駆動回路領域上とに位置するスペーサ上面の基板から
の高さをそれぞれ、ｈ p 、ｈd とする。画素領域と駆動
回路領域との大きさの違いによる高低差Δｈ＝ｈp −ｈ
d が生じていることがわかる。
の方が基板表面からの高さが高い場合を例にとる。この
とき、画素領域のみならず駆動回路領域にもスペーサが
存在することになる。ほぼの均一な大きさの粒形のスペ
ーサが、それぞれの領域に位置した場合、スペーサの位
置によって基板からの高低差が生じてくる。画素領域上
と駆動回路領域上とに位置するスペーサ上面の基板から
の高さをそれぞれ、ｈ p 、ｈd とする。画素領域と駆動
回路領域との大きさの違いによる高低差Δｈ＝ｈp −ｈ
d が生じていることがわかる。
【００１１】次に、図４（Ａ）に示すように、アクティ
ブマトリクス基板と対向基板とを貼り合わせる。その
後、アクティブマトリクス基板と対向基板との間に液晶
材料が充填され、液晶注入口が封止材で封止される（図
４（Ｂ））。こうして、図１（Ａ）に示すような構成を
有するアクティブマトリクス型液晶表示装置が作製され
る。
ブマトリクス基板と対向基板とを貼り合わせる。その
後、アクティブマトリクス基板と対向基板との間に液晶
材料が充填され、液晶注入口が封止材で封止される（図
４（Ｂ））。こうして、図１（Ａ）に示すような構成を
有するアクティブマトリクス型液晶表示装置が作製され
る。
【００１２】しかし、上記のような構成を有する液晶表
示装置には以下のような問題点がある。
示装置には以下のような問題点がある。
【００１３】画素領域と駆動回路領域との大きさの違い
による高低差Δｈのために、アクティブマトリクス基板
と対向基板とを貼り合わせたときに、セルギャップを均
一にすることができず、セル厚ムラが生じてしまう。そ
の上、図４（Ａ）および（Ｂ）に示すように、対向基板
にひずみが生じてしまう。セル厚ムラおよび対向基板に
ひずみの生じた液晶表示装置には、表示ムラが生じる、
対向基板上面に干渉縞が生じるなどの欠陥が現れる。
による高低差Δｈのために、アクティブマトリクス基板
と対向基板とを貼り合わせたときに、セルギャップを均
一にすることができず、セル厚ムラが生じてしまう。そ
の上、図４（Ａ）および（Ｂ）に示すように、対向基板
にひずみが生じてしまう。セル厚ムラおよび対向基板に
ひずみの生じた液晶表示装置には、表示ムラが生じる、
対向基板上面に干渉縞が生じるなどの欠陥が現れる。
【００１４】また、画素領域に比較して駆動回路領域の
方が基板表面からの高さが高い場合を例にとると、上述
した高低差Δｈのために、アクティブマトリクス基板と
対向基板とを貼り合わせる際に、駆動回路領域上に散布
されたスペーサには必要以上の大きな力がかかることに
なり、画素ＴＦＴよりも複雑な構造を有する駆動回路Ｔ
ＦＴに少なからずダメージを与えることになる。その結
果、製品の歩留まりに影響を及ぼすことになる。
方が基板表面からの高さが高い場合を例にとると、上述
した高低差Δｈのために、アクティブマトリクス基板と
対向基板とを貼り合わせる際に、駆動回路領域上に散布
されたスペーサには必要以上の大きな力がかかることに
なり、画素ＴＦＴよりも複雑な構造を有する駆動回路Ｔ
ＦＴに少なからずダメージを与えることになる。その結
果、製品の歩留まりに影響を及ぼすことになる。
【００１５】また、図１（Ｂ）に示すように、粒形のス
ペーサ１１５が画素領域に存在する場合、スペーサ１１
５の近傍は液晶材料の配向性が乱れるため、画像表示の
乱れ（ディスクリネーション）が観測される場合があ
る。
ペーサ１１５が画素領域に存在する場合、スペーサ１１
５の近傍は液晶材料の配向性が乱れるため、画像表示の
乱れ（ディスクリネーション）が観測される場合があ
る。
【００１６】また、上述した高低さΔｈのために、アク
ティブマトリクス基板と対向基板とを貼り合わせる際
に、駆動回路ＴＦＴ上に散布されたスペーサには必要以
上の大きな力がかかることになり、画素ＴＦＴよりも複
雑な構造を有する駆動回路ＴＦＴに少なからずダメージ
を与えることになる。その結果、製品の歩留まりに影響
を及ぼすことになる。
ティブマトリクス基板と対向基板とを貼り合わせる際
に、駆動回路ＴＦＴ上に散布されたスペーサには必要以
上の大きな力がかかることになり、画素ＴＦＴよりも複
雑な構造を有する駆動回路ＴＦＴに少なからずダメージ
を与えることになる。その結果、製品の歩留まりに影響
を及ぼすことになる。
【００１７】上述したように、従来の粒形のスペーサを
用いてセルギャップを制御する場合は、さまざまな要因
により、良好な表示を得ることができないことがある。
用いてセルギャップを制御する場合は、さまざまな要因
により、良好な表示を得ることができないことがある。
【００１８】また、一般的に製造または試作されている
液晶表示装置は画素ピッチに関係なく、５〜６μｍ程度
のセルギャップを確保しているようであるが、今後は、
液晶パネルの高精細化が求められ、画素ピッチを更に微
細化する傾向が強まってきている。
液晶表示装置は画素ピッチに関係なく、５〜６μｍ程度
のセルギャップを確保しているようであるが、今後は、
液晶パネルの高精細化が求められ、画素ピッチを更に微
細化する傾向が強まってきている。
【００１９】例えば、投射型液晶表示装置（プロジェク
ション）は、パネルサイズが小さい上、画像をスクリー
ンに投射することを考えて可能な限り高精細な画像を表
示できるような構成とする必要がある。したがって、今
後は画素ピッチが４０μｍ以下、好ましくは３０μｍ以
下の液晶表示装置を作製する必要がある。
ション）は、パネルサイズが小さい上、画像をスクリー
ンに投射することを考えて可能な限り高精細な画像を表
示できるような構成とする必要がある。したがって、今
後は画素ピッチが４０μｍ以下、好ましくは３０μｍ以
下の液晶表示装置を作製する必要がある。
【００２０】その場合、セルギャップが５〜６μｍのま
までは、おそらく横方向電界の影響を受けてディスクリ
ネーションが発生すると考えられる。よって、画素ピッ
チが狭くなるに対応して、セルギャップをも小さくする
必要が生じてくる。
までは、おそらく横方向電界の影響を受けてディスクリ
ネーションが発生すると考えられる。よって、画素ピッ
チが狭くなるに対応して、セルギャップをも小さくする
必要が生じてくる。
【００２１】また、このような高精細な画像を必要とす
る液晶表示装置には、数μｍの粒形スペーサでさえも、
有効表示領域に存在する場合は表示品質の劣化につなが
る。
る液晶表示装置には、数μｍの粒形スペーサでさえも、
有効表示領域に存在する場合は表示品質の劣化につなが
る。
【００２２】また、最近注目されてきている強誘電性液
晶を用いた液晶表示装置や、反射型液晶表示装置には、
その特性上、小さいセルギャップが求められている。
晶を用いた液晶表示装置や、反射型液晶表示装置には、
その特性上、小さいセルギャップが求められている。
【００２３】しかし、従来のような粒形のスペーサを用
いて小さく均一なセルギャップを有するセルを作製する
ことは、一般的に困難である。
いて小さく均一なセルギャップを有するセルを作製する
ことは、一般的に困難である。
【００２４】また、従来の画素ＴＦＴと駆動回路ＴＦＴ
とが同一基板に一体形成された液晶表示装置では、その
構成上、駆動回路領域にも液晶材料および絶縁膜などが
存在する。これらの駆動回路領域上に存在する液晶材料
や絶縁膜などにより、駆動回路ＴＦＴの信号線に不必要
な負荷容量が生じる。この場合、この不必要な負荷容量
のために、駆動回路を流れる信号の減衰がおこり、画素
ＴＦＴに正確に信号を伝えることができない。また、隣
り合った、あるいは近くの信号線の間に存在する液晶材
料や絶縁層によって、信号線間に負荷容量が生じ、結果
としてクロストークの発生などの原因となっている。
とが同一基板に一体形成された液晶表示装置では、その
構成上、駆動回路領域にも液晶材料および絶縁膜などが
存在する。これらの駆動回路領域上に存在する液晶材料
や絶縁膜などにより、駆動回路ＴＦＴの信号線に不必要
な負荷容量が生じる。この場合、この不必要な負荷容量
のために、駆動回路を流れる信号の減衰がおこり、画素
ＴＦＴに正確に信号を伝えることができない。また、隣
り合った、あるいは近くの信号線の間に存在する液晶材
料や絶縁層によって、信号線間に負荷容量が生じ、結果
としてクロストークの発生などの原因となっている。
【００２５】
【発明が解決しようとする課題】本発明は、従来の粒形
のスペーサを用いては困難であった、小さく均一なセル
ギャップを有するセルを作製することによって、セル厚
ムラを解消し、良好な表示が行える半導体表示装置を提
供することを課題とする。また、本発明は、従来の粒形
のスペーサを用いた場合、基板の貼り合わせ時に周辺駆
動回路ＴＦＴに生じていた不必要な応力が生じないよう
にし、駆動回路ＴＦＴにダメージが生じないようにする
ことを課題とする。さらに、駆動回路の負荷容量をでき
る限り小さくし、クロストークの発生のない良好な表示
が行える半導体表示装置を提供することを課題とする。
のスペーサを用いては困難であった、小さく均一なセル
ギャップを有するセルを作製することによって、セル厚
ムラを解消し、良好な表示が行える半導体表示装置を提
供することを課題とする。また、本発明は、従来の粒形
のスペーサを用いた場合、基板の貼り合わせ時に周辺駆
動回路ＴＦＴに生じていた不必要な応力が生じないよう
にし、駆動回路ＴＦＴにダメージが生じないようにする
ことを課題とする。さらに、駆動回路の負荷容量をでき
る限り小さくし、クロストークの発生のない良好な表示
が行える半導体表示装置を提供することを課題とする。
【００２６】
【課題を解決するための手段】本発明の液晶表示装置
は，複数の薄膜トランジスタと前記複数の薄膜トランジ
スタに電気的に接続された複数の画素電極とを少なくと
も有する画素領域と、前記複数の薄膜トランジスタを駆
動する複数の薄膜トランジスタによって構成される駆動
回路を少なくとも有する，前記画素領域とは別の場所に
設けられる駆動回路領域と、を備える第１の基板と、前
記第１の基板に対向する第２の基板と、前記第１の基板
と前記第２の基板との間に狭持された液晶材料と、前記
第１の基板と前記第２の基板とのギャップを制御するギ
ャップ保持材と、シール剤と、を少なくとも備える液晶
表示装置であって、前記ギャップ保持材は前記画素領域
および前記駆動回路領域以外の領域に存在する．このこ
とによって上記目的が達成される．
は，複数の薄膜トランジスタと前記複数の薄膜トランジ
スタに電気的に接続された複数の画素電極とを少なくと
も有する画素領域と、前記複数の薄膜トランジスタを駆
動する複数の薄膜トランジスタによって構成される駆動
回路を少なくとも有する，前記画素領域とは別の場所に
設けられる駆動回路領域と、を備える第１の基板と、前
記第１の基板に対向する第２の基板と、前記第１の基板
と前記第２の基板との間に狭持された液晶材料と、前記
第１の基板と前記第２の基板とのギャップを制御するギ
ャップ保持材と、シール剤と、を少なくとも備える液晶
表示装置であって、前記ギャップ保持材は前記画素領域
および前記駆動回路領域以外の領域に存在する．このこ
とによって上記目的が達成される．
【００２７】前記画素領域は、前記ギャップ保持材によ
って取り囲まれていてもよい。
って取り囲まれていてもよい。
【００２８】前記駆動回路領域は、前記ギャップ保持材
によって取り囲まれていてもよい。
によって取り囲まれていてもよい。
【００２９】前記ギャップ保持材は、ポリイミド、アク
リル、ポリアミド、またはポリイミドアミドのうちの一
つから成っていてもよい。
リル、ポリアミド、またはポリイミドアミドのうちの一
つから成っていてもよい。
【００３０】前記ギャップ保持材は、紫外線硬化樹脂、
あるいはエポキシ樹脂から成っていてもよい。
あるいはエポキシ樹脂から成っていてもよい。
【００３１】本発明の液晶表示装置は・複数の画素電極
と前記複数の画素電極に電気的に接続された複数の薄膜
トランジスタとを少なくとも有する画素領域と、前記複
数の薄膜トランジスタを駆動する複数の薄膜トランジス
タによって構成される駆動回路を少なくとも有する、前
記画素領域とは別の場所に設けられる駆動回路領域と、
を備える第１の基板と、前記第１の基板に対向する第２
の基板と、前記第１の基板と前記第２の基板との間に狭
持された液晶材料と、前記第１の基板と前記第２の基板
とのギャップを制御するギャップ保持材と、シール剤
と、を少なくとも備える液晶表示装置であって、前記ギ
ャップ保持材は、前記画素領域を取り囲む連続性のある
壁であり、前記駆動回路を構成する複数の薄膜トランジ
スタのソース線の上面には、前記画素領域を構成する薄
膜トランジスタのソース線の上面よりも小さな誘電率を
有する物質に接触している。このことによって上記目的
が達成される。
と前記複数の画素電極に電気的に接続された複数の薄膜
トランジスタとを少なくとも有する画素領域と、前記複
数の薄膜トランジスタを駆動する複数の薄膜トランジス
タによって構成される駆動回路を少なくとも有する、前
記画素領域とは別の場所に設けられる駆動回路領域と、
を備える第１の基板と、前記第１の基板に対向する第２
の基板と、前記第１の基板と前記第２の基板との間に狭
持された液晶材料と、前記第１の基板と前記第２の基板
とのギャップを制御するギャップ保持材と、シール剤
と、を少なくとも備える液晶表示装置であって、前記ギ
ャップ保持材は、前記画素領域を取り囲む連続性のある
壁であり、前記駆動回路を構成する複数の薄膜トランジ
スタのソース線の上面には、前記画素領域を構成する薄
膜トランジスタのソース線の上面よりも小さな誘電率を
有する物質に接触している。このことによって上記目的
が達成される。
【００３２】前記画素領域は、前記ギャップ保持材によ
って取り囲まれていてもよい。
って取り囲まれていてもよい。
【００３３】前記駆動回路領域は、前記ギャップ保持材
によって取り囲まれていてもよい。
によって取り囲まれていてもよい。
【００３４】前記駆動回路を構成する複数の薄膜トラン
ジスタのゲート線の上面には、前記画素領域を構成する
薄膜トランジスタのソース線およびゲート線の上面より
も小さな誘電率を有する物質に接触してもよい。
ジスタのゲート線の上面には、前記画素領域を構成する
薄膜トランジスタのソース線およびゲート線の上面より
も小さな誘電率を有する物質に接触してもよい。
【００３５】前記小さな誘電率を有する物質は、空気で
あってもよい。
あってもよい。
【００３６】前記小さな誘電率を有する物質は、不活性
ガスであってもよい。
ガスであってもよい。
【００３７】前記ギャップ保持材は、ポリイミド、アク
リル、ポリアミド、またはポリイミドアミドのうちの一
つから成っていてもよい。
リル、ポリアミド、またはポリイミドアミドのうちの一
つから成っていてもよい。
【００３８】前記ギャップ保持材は、紫外線硬化樹脂，
あるいはエポキシ樹脂から成っていてもよい。
あるいはエポキシ樹脂から成っていてもよい。
【００３９】前記複数の画素電極および前記複数の画素
電極に電気的に接続された複数の薄膜トランジスタは、
マトリクス状に配置されていてもよい。
電極に電気的に接続された複数の薄膜トランジスタは、
マトリクス状に配置されていてもよい。
【００４０】本発明の液晶表示装置の製造方法は、複数
の薄膜トランジスタと前記複数の薄膜トランジスタに電
気的に接続された複数の画素電極とを少なくとも有する
画素領域と、前記複数の薄膜トランジスタを駆動する複
数の薄膜トランジスタによって構成される駆動回路を少
なくとも有する、前記画素領域とは別の場所に設けられ
る駆動回路領域と、を備える第１の基板を形成する工程
と、前記第１の基板に対向する第２の基板を形成する工
程と、前記第１の基板と前記第２の基板とのギャップを
制御するギャップ保持材を形成する工程と、記駆動回路
を構成する複数の薄膜トランジスタのソース線の上面を
露出する工程と、前記第１の基板と前記第２の基板とを
貼り合わせる工程と、前記第１の基板と前記第２の基板
との間に液晶材料を注入する工程と、を少なくとも含む
液晶表示装置の作成方法であって、 前記ギャップ保持
材は前記画素領域および前記駆動回路領域以外の領域に
存在する。このことによって上記目的が達成される。
の薄膜トランジスタと前記複数の薄膜トランジスタに電
気的に接続された複数の画素電極とを少なくとも有する
画素領域と、前記複数の薄膜トランジスタを駆動する複
数の薄膜トランジスタによって構成される駆動回路を少
なくとも有する、前記画素領域とは別の場所に設けられ
る駆動回路領域と、を備える第１の基板を形成する工程
と、前記第１の基板に対向する第２の基板を形成する工
程と、前記第１の基板と前記第２の基板とのギャップを
制御するギャップ保持材を形成する工程と、記駆動回路
を構成する複数の薄膜トランジスタのソース線の上面を
露出する工程と、前記第１の基板と前記第２の基板とを
貼り合わせる工程と、前記第１の基板と前記第２の基板
との間に液晶材料を注入する工程と、を少なくとも含む
液晶表示装置の作成方法であって、 前記ギャップ保持
材は前記画素領域および前記駆動回路領域以外の領域に
存在する。このことによって上記目的が達成される。
【００４１】本発明の液晶表示装置の製造方法は、前記
駆動回路領域を前記ギャップ保持材によって取り囲まむ
工程を更に含んでいてもよい。
駆動回路領域を前記ギャップ保持材によって取り囲まむ
工程を更に含んでいてもよい。
【００４２】本発明の液晶表示装置の製造方法は、前記
記駆動回路を構成する複数の薄膜トランジスタのゲート
線の上面を露出する工程をさらに含んでいてもよい。
記駆動回路を構成する複数の薄膜トランジスタのゲート
線の上面を露出する工程をさらに含んでいてもよい。
【００４３】本発明の液晶表示装置は、複数の薄膜トラ
ンジスタと前記複数の薄膜トランジスタに電気的に接続
された複数の画素電極とを少なくとも有する画素領域
と、前記複数の薄膜トランジスタを駆動する複数の駆動
回路を少なくとも有する、前記画素領域とは別の場所に
設けられる駆動回路領域と、を備える基板と、前記基板
の上に形成されるギャップ保持材と、高分子材料中に液
晶材料が分散された液晶層と、を少なくとも備える液晶
表示装置であって、前記ギャップ保持材は前記画素領域
および前記駆動回路領域以外の領域に存在する。このこ
とによって上記目的が達成される。
ンジスタと前記複数の薄膜トランジスタに電気的に接続
された複数の画素電極とを少なくとも有する画素領域
と、前記複数の薄膜トランジスタを駆動する複数の駆動
回路を少なくとも有する、前記画素領域とは別の場所に
設けられる駆動回路領域と、を備える基板と、前記基板
の上に形成されるギャップ保持材と、高分子材料中に液
晶材料が分散された液晶層と、を少なくとも備える液晶
表示装置であって、前記ギャップ保持材は前記画素領域
および前記駆動回路領域以外の領域に存在する。このこ
とによって上記目的が達成される。
【００４４】
【作用】本発明によると、画素領域を取り囲む連続性の
あるギャップ保持材によってセルギャップの制御を行う
ので、半導体表示装置全体にわたって小さく均一なセル
厚を得ることができる。
あるギャップ保持材によってセルギャップの制御を行う
ので、半導体表示装置全体にわたって小さく均一なセル
厚を得ることができる。
【００４５】また、本発明によると、アクティブマトリ
クス基板と対向基板との貼り合わせ時に、画素ＴＦＴお
よび駆動回路ＴＦＴには応力が生じないので、画素ＴＦ
Ｔおよび駆動回路ＴＦＴがダメージを受けることはな
い。
クス基板と対向基板との貼り合わせ時に、画素ＴＦＴお
よび駆動回路ＴＦＴには応力が生じないので、画素ＴＦ
Ｔおよび駆動回路ＴＦＴがダメージを受けることはな
い。
【００４６】さらに、本発明によると、駆動回路領域に
は液晶材料が存在せず、その上、不必要な絶縁層などが
除去されるので、駆動回路の負荷容量が小さくなり、ク
ロストークの発生を抑制することができる。
は液晶材料が存在せず、その上、不必要な絶縁層などが
除去されるので、駆動回路の負荷容量が小さくなり、ク
ロストークの発生を抑制することができる。
【００４７】
【発明の実施の形態】本発明では、画素スイッチングＴ
ＦＴと駆動回路ＴＦＴとを同一基板上に一体形成し、半
導体表示装置を作製する。
ＦＴと駆動回路ＴＦＴとを同一基板上に一体形成し、半
導体表示装置を作製する。
【００４８】
（実施例１）本実施例の半導体表示装置の作成方法を以
下に説明する。まず、アクティブマトリクス基板の作製
について図５を用いて説明する。図５の左側部分に駆動
回路ＴＦＴの作製工程を、右側部分に画素ＴＦＴの作製
工程を、それぞれ示す。
下に説明する。まず、アクティブマトリクス基板の作製
について図５を用いて説明する。図５の左側部分に駆動
回路ＴＦＴの作製工程を、右側部分に画素ＴＦＴの作製
工程を、それぞれ示す。
【００４９】最初に、図５を参照する。石英基板あるい
はガラス基板５０１上に下地酸化膜として酸化珪素膜５
０２を１００〜３００nmの厚さに形成する。この酸化珪
素膜５０２の形成方法としては、酸素雰囲気中でのスパ
ッタ法やプラズマＣＶＤ法を用いればよい。
はガラス基板５０１上に下地酸化膜として酸化珪素膜５
０２を１００〜３００nmの厚さに形成する。この酸化珪
素膜５０２の形成方法としては、酸素雰囲気中でのスパ
ッタ法やプラズマＣＶＤ法を用いればよい。
【００５０】次に、プラズマＣＶＤ法やＬＰＣＶＤ法に
よってアモルファスもしくは多結晶のシリコン膜を３０
〜１５０nm、好ましくは５０〜１００nmの厚さに形成す
る。そして、熱アニールを行い、シリコン膜を結晶化さ
せる。熱アニールは、５００℃以上、好ましくは８００
〜９００℃の温度で行う。熱アニールによってシリコン
膜を結晶化させた後、光アニールを行うことによって更
に結晶性を高めてもよい。また、熱アニールによってシ
リコン膜を結晶化させる際に、特開平６−２４４１０４
号広報に開示されているように、ニッケル等の元素（触
媒元素）を添加することによって、シリコンの結晶化を
促進させてもよい。
よってアモルファスもしくは多結晶のシリコン膜を３０
〜１５０nm、好ましくは５０〜１００nmの厚さに形成す
る。そして、熱アニールを行い、シリコン膜を結晶化さ
せる。熱アニールは、５００℃以上、好ましくは８００
〜９００℃の温度で行う。熱アニールによってシリコン
膜を結晶化させた後、光アニールを行うことによって更
に結晶性を高めてもよい。また、熱アニールによってシ
リコン膜を結晶化させる際に、特開平６−２４４１０４
号広報に開示されているように、ニッケル等の元素（触
媒元素）を添加することによって、シリコンの結晶化を
促進させてもよい。
【００５１】次に、島状の周辺駆動回路ＴＦＴの活性層
（Ｐチャネル型ＴＦＴ活性層５０３、Ｎチャネル型ＴＦ
Ｔ活性層５０４）、および画素ＴＦＴ活性層５０５を形
成する。図５では、便宜上、３つのＴＦＴが示されてい
るが、実際は、数百万個のＴＦＴが同時に形成されてい
る。
（Ｐチャネル型ＴＦＴ活性層５０３、Ｎチャネル型ＴＦ
Ｔ活性層５０４）、および画素ＴＦＴ活性層５０５を形
成する。図５では、便宜上、３つのＴＦＴが示されてい
るが、実際は、数百万個のＴＦＴが同時に形成されてい
る。
【００５２】さらに、酸素雰囲気中でスパッタすること
によって、厚さ５０〜２００nmの酸化珪素のゲイト絶縁
膜５０６を形成する。ゲイト絶縁膜を形成する方法とし
てプラズマＣＶＤ法を用いてもよい。プラズマＣＶＤ法
によって酸化珪素膜を形成する場合には、原料ガスとし
て、一酸化二窒素（Ｎ2 Ｏ）、あるいは酸素（Ｏ2 ）と
モノシラン（ＳｉＨ4 ）との混合ガスを用いるのが好ま
しい。
によって、厚さ５０〜２００nmの酸化珪素のゲイト絶縁
膜５０６を形成する。ゲイト絶縁膜を形成する方法とし
てプラズマＣＶＤ法を用いてもよい。プラズマＣＶＤ法
によって酸化珪素膜を形成する場合には、原料ガスとし
て、一酸化二窒素（Ｎ2 Ｏ）、あるいは酸素（Ｏ2 ）と
モノシラン（ＳｉＨ4 ）との混合ガスを用いるのが好ま
しい。
【００５３】その後、 ＬＰＣＶＤ法によって多結晶シ
リコン膜を、厚さ２００nm〜５μｍ、好ましくは２００
〜６００nmで基板全面に形成する。この多結晶シリコン
膜は、導電性を高めるために微量の燐を含有していても
よい。この多結晶シリコン膜をエッチングすることによ
って、ゲイト電極５０７、５０８および４０９を形成す
る。
リコン膜を、厚さ２００nm〜５μｍ、好ましくは２００
〜６００nmで基板全面に形成する。この多結晶シリコン
膜は、導電性を高めるために微量の燐を含有していても
よい。この多結晶シリコン膜をエッチングすることによ
って、ゲイト電極５０７、５０８および４０９を形成す
る。
【００５４】次に、図５（Ｂ）に示すように、イオンド
ーピング法によって全ての島状活性層にゲイト電極をマ
スクとした自己整合的な燐のドーピングを行う。ドーピ
ングガスとしては、フォスフィン（ＰＨ２）を用いる。
この時の、ドーズ量は、１×１０12〜５×１０13原子／
ｃｍ2 とする。この結果、弱いN 型領域（N −領域）５
１０、５１１、５１２が形成される。
ーピング法によって全ての島状活性層にゲイト電極をマ
スクとした自己整合的な燐のドーピングを行う。ドーピ
ングガスとしては、フォスフィン（ＰＨ２）を用いる。
この時の、ドーズ量は、１×１０12〜５×１０13原子／
ｃｍ2 とする。この結果、弱いN 型領域（N −領域）５
１０、５１１、５１２が形成される。
【００５５】次に、図５（Ｃ）に示すように、Ｐチャネ
ル型ＴＦＴの活性層５０３を覆うフォトレジストのマス
ク５１３、および画素ＴＦＴの活性層５０５のうち、ゲ
イト電極５０９を覆うフォトレジストのマスク５１４を
形成する。ゲイト電極を覆うフォトレジストのマスク
は、ゲイト電極と平行に、ゲイト電極の端から３μｍ離
れた部分までを覆う。そして、再びイオンドーピング法
によって燐を注入する。ドーピングガスは、フォスフィ
ンを用いる。ドーズ量は、１×１０14〜５×１０15原子
／ｃｍ2 とする。この結果、強いＮ型領域（Ｎ＋領域）
のソース／ドレイン５１５、５１６が形成される。画素
ＴＦＴの活性層５０５の弱いＮ型領域（Ｎ−領域）５１
２のうちマスク５１４で覆われていた領域５１７は、今
回のドーピングでは燐が注入されない。したがって、領
域５１７は、弱いＮ型領域のままである。
ル型ＴＦＴの活性層５０３を覆うフォトレジストのマス
ク５１３、および画素ＴＦＴの活性層５０５のうち、ゲ
イト電極５０９を覆うフォトレジストのマスク５１４を
形成する。ゲイト電極を覆うフォトレジストのマスク
は、ゲイト電極と平行に、ゲイト電極の端から３μｍ離
れた部分までを覆う。そして、再びイオンドーピング法
によって燐を注入する。ドーピングガスは、フォスフィ
ンを用いる。ドーズ量は、１×１０14〜５×１０15原子
／ｃｍ2 とする。この結果、強いＮ型領域（Ｎ＋領域）
のソース／ドレイン５１５、５１６が形成される。画素
ＴＦＴの活性層５０５の弱いＮ型領域（Ｎ−領域）５１
２のうちマスク５１４で覆われていた領域５１７は、今
回のドーピングでは燐が注入されない。したがって、領
域５１７は、弱いＮ型領域のままである。
【００５６】次に、図６（Ａ）に示すように、Ｎチャネ
ル型ＴＦＴの活性層５０４、５０５をフォトレジストの
マスク５１８で覆う。そして、ジボラン（Ｂ2 Ｈ6 ）を
ドーピングガスとしてイオンドーピングを行い、島状領
域５０３に硼素を注入する。ドーズ量は、５×１０14〜
８×１０15原子／ｃｍ2 とする。今回のドーピングで
は、硼素のドーズ量が前述の図７で示される工程におい
てドーピングされた燐のドーズ量を上回るため、先に形
成されていた弱いＮ型領域５１０は、強いＰ型領域５１
９に反転する。
ル型ＴＦＴの活性層５０４、５０５をフォトレジストの
マスク５１８で覆う。そして、ジボラン（Ｂ2 Ｈ6 ）を
ドーピングガスとしてイオンドーピングを行い、島状領
域５０３に硼素を注入する。ドーズ量は、５×１０14〜
８×１０15原子／ｃｍ2 とする。今回のドーピングで
は、硼素のドーズ量が前述の図７で示される工程におい
てドーピングされた燐のドーズ量を上回るため、先に形
成されていた弱いＮ型領域５１０は、強いＰ型領域５１
９に反転する。
【００５７】以上のドーピングにより、強いＮ型領域
（ソース／ドレイン）５１５，５１６、強いＰ型領域
（ソース／ドレイン）５１９、弱いＮ型領域（低濃度不
純物領域）５１７が形成される。本実施例においては、
低濃度不純物領域５１７の幅ｘは、約３μｍである（図
６（Ａ））。
（ソース／ドレイン）５１５，５１６、強いＰ型領域
（ソース／ドレイン）５１９、弱いＮ型領域（低濃度不
純物領域）５１７が形成される。本実施例においては、
低濃度不純物領域５１７の幅ｘは、約３μｍである（図
６（Ａ））。
【００５８】その後、４５０〜８５０℃で、０．５〜３
時間熱アニールを施すことにより、ドーピング不純物を
活性化させ、かつシリコンの結晶性を回復させる。この
熱アニール処理により、ドーピングによるシリコン膜の
ダメージを回復させる。
時間熱アニールを施すことにより、ドーピング不純物を
活性化させ、かつシリコンの結晶性を回復させる。この
熱アニール処理により、ドーピングによるシリコン膜の
ダメージを回復させる。
【００５９】次に、図６（Ｂ）示すように、プラズマＣ
ＶＤ法によって全面に酸化珪素の層間絶縁膜５２０を形
成する。層間絶縁膜５２０の厚さは、３００〜６０００
nmとする。この層間絶縁膜５２０は、窒化珪素膜、ある
いは酸化珪素膜と窒化珪素膜との多層膜であってもよ
い。次に、層間絶縁膜５２０をウエットエッチング法に
よってエッチングし、ソース／ドレインにコンタクトホ
ールを形成する。
ＶＤ法によって全面に酸化珪素の層間絶縁膜５２０を形
成する。層間絶縁膜５２０の厚さは、３００〜６０００
nmとする。この層間絶縁膜５２０は、窒化珪素膜、ある
いは酸化珪素膜と窒化珪素膜との多層膜であってもよ
い。次に、層間絶縁膜５２０をウエットエッチング法に
よってエッチングし、ソース／ドレインにコンタクトホ
ールを形成する。
【００６０】その後、スパッタ法によって、厚さ２００
〜６００nmのチタン膜を形成し、これをエッチングして
駆動回路の電極・配線５２１，５２２，５２３、および
画素ＴＦＴの電極・配線５２４，５２５を形成する。上
記駆動回路の電極・配線５２１，５２２，５２３、およ
び画素ＴＦＴの電極・配線５２４，５２５は、Ｔｉ−Ａ
ｌ−Ｔｉといった多層膜で構成されてもよい。さらに、
図６（Ｃ）に示すように、厚さ１００〜３００nmのポリ
イミド膜５２６を形成する。このポリイミド膜上に、フ
ォトレジスト５２７を形成し、フォトリソグラフィー法
によって画素ＴＦＴの電極５２５まで達するコンタクト
ホールを形成する。次に、図７（Ａ）に示すように、ス
パッタ法によりＩＴＯ（インディウム錫酸化物）膜５２
８を厚さ５０〜１５０nmに形成する。その後、図７
（Ｂ）に示すように、マスク５２９を形成し、エッチン
グすることによって画素電極５３０を形成する。画素領
域においては、それぞれの画素電極に少なくとも１つ以
上のＴＦＴが配置され、電気的に接続されている。駆動
回路としては、シフトレジスタやアドレスデコーダなど
が用いられる。また、その他の回路が必要に応じて構成
される。
〜６００nmのチタン膜を形成し、これをエッチングして
駆動回路の電極・配線５２１，５２２，５２３、および
画素ＴＦＴの電極・配線５２４，５２５を形成する。上
記駆動回路の電極・配線５２１，５２２，５２３、およ
び画素ＴＦＴの電極・配線５２４，５２５は、Ｔｉ−Ａ
ｌ−Ｔｉといった多層膜で構成されてもよい。さらに、
図６（Ｃ）に示すように、厚さ１００〜３００nmのポリ
イミド膜５２６を形成する。このポリイミド膜上に、フ
ォトレジスト５２７を形成し、フォトリソグラフィー法
によって画素ＴＦＴの電極５２５まで達するコンタクト
ホールを形成する。次に、図７（Ａ）に示すように、ス
パッタ法によりＩＴＯ（インディウム錫酸化物）膜５２
８を厚さ５０〜１５０nmに形成する。その後、図７
（Ｂ）に示すように、マスク５２９を形成し、エッチン
グすることによって画素電極５３０を形成する。画素領
域においては、それぞれの画素電極に少なくとも１つ以
上のＴＦＴが配置され、電気的に接続されている。駆動
回路としては、シフトレジスタやアドレスデコーダなど
が用いられる。また、その他の回路が必要に応じて構成
される。
【００６１】このようにして、複数の駆動回路ＴＦＴ
（駆動回路領域）と複数の画素ＴＦＴ（画素領域）とが
同一基板上に一体形成されたアクティブマトリクス基板
が作製される。なお本実施例では、画素数は、縦１０２
４×横７６８とした。
（駆動回路領域）と複数の画素ＴＦＴ（画素領域）とが
同一基板上に一体形成されたアクティブマトリクス基板
が作製される。なお本実施例では、画素数は、縦１０２
４×横７６８とした。
【００６２】ＴＦＴ基板を良く洗浄し、ＴＦＴ形成時の
表面処理に用いられたエッチング液、レジスト剥離液等
の各種薬品を十分に洗浄する。
表面処理に用いられたエッチング液、レジスト剥離液等
の各種薬品を十分に洗浄する。
【００６３】次に、ギャップ保持材の形成工程を説明す
る。以下の説明には、駆動回路領域と、画素領域の構成
を、図８（Ａ）に示すように簡略化することにする。
る。以下の説明には、駆動回路領域と、画素領域の構成
を、図８（Ａ）に示すように簡略化することにする。
【００６４】まず、図８（B ）に示すように、スピンコ
ート法によって感光性ポリイミド膜８０１を厚さ２．２
μｍに形成した。その後、感光性ポリイミド膜８０１の
膜厚をアクティブマトリクス基板全面に渡って均一にす
るために、３０分間、常温で放置した（レベリング）。
そして、上面に感光性ポリイミド膜８０１が形成された
アクティブマトリクス基板を１２０℃で３分間プリベー
クした。
ート法によって感光性ポリイミド膜８０１を厚さ２．２
μｍに形成した。その後、感光性ポリイミド膜８０１の
膜厚をアクティブマトリクス基板全面に渡って均一にす
るために、３０分間、常温で放置した（レベリング）。
そして、上面に感光性ポリイミド膜８０１が形成された
アクティブマトリクス基板を１２０℃で３分間プリベー
クした。
【００６５】次に、感光性ポリイミド膜８０１をパター
ンニングする。図８（C）に示すように、感光性ポリイ
ミド膜８０１をフォトマスク６０２で覆い、アクティブ
マトリクス基板上部より紫外線を照射した。その後、現
像処理を行い、２８０℃で１時間ポストベークを施し
た。こうして、図８（D ）に示すように、パターンニン
グされたセルギャップ保持材８０３を形成した。
ンニングする。図８（C）に示すように、感光性ポリイ
ミド膜８０１をフォトマスク６０２で覆い、アクティブ
マトリクス基板上部より紫外線を照射した。その後、現
像処理を行い、２８０℃で１時間ポストベークを施し
た。こうして、図８（D ）に示すように、パターンニン
グされたセルギャップ保持材８０３を形成した。
【００６６】図９（A ）に、アクティブマトリクス基板
の上面図を示す。図９（A ）に示されるように、ギャッ
プ保持材８０１は、幅２０μｍ、高さ２．２μm で、画
素領域から５０μm の間隔をおいて連続的に、かつ画素
領域を取り囲むように形成された。なお、セルギャップ
保持材９０１の一部には液晶注入口８０２が設けられて
いる。
の上面図を示す。図９（A ）に示されるように、ギャッ
プ保持材８０１は、幅２０μｍ、高さ２．２μm で、画
素領域から５０μm の間隔をおいて連続的に、かつ画素
領域を取り囲むように形成された。なお、セルギャップ
保持材９０１の一部には液晶注入口８０２が設けられて
いる。
【００６７】なお、本発明によるギャップ保持材８０１
は、その高さ精度が需要である。本実施例では、ギャッ
プ保持材８０１の高さ精度は、±０．１μｍとした。一
方、ギャップ保持材８０１の位置の精度に関しては、±
１０μｍ程度の精度で十分である。本実施例では、ギャ
ップ保持材８０１は画素領域と駆動回路領域との間に形
成される。画素領域と駆動回路領域との間隔はギャップ
保持材８０１の幅よりも十分大きいので、ギャップ保持
材８０１の位置の精度はそれほど重要ではない。しか
し、ギャップ保持材８０１が画素領域内および駆動回路
領域内に形成されることはない。
は、その高さ精度が需要である。本実施例では、ギャッ
プ保持材８０１の高さ精度は、±０．１μｍとした。一
方、ギャップ保持材８０１の位置の精度に関しては、±
１０μｍ程度の精度で十分である。本実施例では、ギャ
ップ保持材８０１は画素領域と駆動回路領域との間に形
成される。画素領域と駆動回路領域との間隔はギャップ
保持材８０１の幅よりも十分大きいので、ギャップ保持
材８０１の位置の精度はそれほど重要ではない。しか
し、ギャップ保持材８０１が画素領域内および駆動回路
領域内に形成されることはない。
【００６８】本実施例では、ギャップ保持材８０１の形
状は、図９（Ａ）および（Ｂ）に示すように、基板に対
して垂直に延びた連続した壁状であるが、ギャップ保持
材の側面に勾配がついていてもよい。ギャップ保持材
は、アクティブマトリクス基板と対向基板とのセルギャ
ップが制御でき、かつ画素領域に液晶材料を閉じ込める
ことができる形状であればよい。また、本実施例では、
セルギャップ保持材が画素領域から一定間隔をおいて、
画素領域を取り囲むように形成されたが、図１１に示す
ように、複数のセルギャップ保持材１１０１、１１０２
が画素領域から異なる間隔をおいて形成されてもよい。
また、図１３に示すように、画素領域を取り囲む壁上の
連続したギャップ保持材１３０１と、駆動回路領域を取
り囲む壁上の連続したギャップ保持材１３０２とが形成
されてもよい。また、本実施例では、ギャップ保持材の
材料には、ポリイミドを用いたが、アクリル、ポリアミ
ド、またはポリイミドアミドなどをギャップ保持材の材
料に用いてもよい。
状は、図９（Ａ）および（Ｂ）に示すように、基板に対
して垂直に延びた連続した壁状であるが、ギャップ保持
材の側面に勾配がついていてもよい。ギャップ保持材
は、アクティブマトリクス基板と対向基板とのセルギャ
ップが制御でき、かつ画素領域に液晶材料を閉じ込める
ことができる形状であればよい。また、本実施例では、
セルギャップ保持材が画素領域から一定間隔をおいて、
画素領域を取り囲むように形成されたが、図１１に示す
ように、複数のセルギャップ保持材１１０１、１１０２
が画素領域から異なる間隔をおいて形成されてもよい。
また、図１３に示すように、画素領域を取り囲む壁上の
連続したギャップ保持材１３０１と、駆動回路領域を取
り囲む壁上の連続したギャップ保持材１３０２とが形成
されてもよい。また、本実施例では、ギャップ保持材の
材料には、ポリイミドを用いたが、アクリル、ポリアミ
ド、またはポリイミドアミドなどをギャップ保持材の材
料に用いてもよい。
【００６９】また、本実施例では、複数のセルギャップ
保持材を画素領域と駆動回路領域との間に形成したが、
セルギャップを制御できる位置であるならば、画素領域
内と駆動回路領域内以外ならどこに形成されてもよい。
保持材を画素領域と駆動回路領域との間に形成したが、
セルギャップを制御できる位置であるならば、画素領域
内と駆動回路領域内以外ならどこに形成されてもよい。
【００７０】その次に、配向膜をアクティブマトリクス
基板上および対向基板上に形成する。配向膜には、ポリ
イミド系の垂直配向膜を用いた。このポリイミド系の垂
直配向膜をフレキソ印刷法、あるいはスクリーン印刷法
のいずれかによってアクティブマトリクス基板上および
対向基板上にコートする。本実施例では、フレキソ印刷
法によって画素領域のみに配向膜を形成した。配向膜の
厚さは、１００nmとし。その後、１８０℃の熱風を送り
込むことによって加熱（ベーク）し、ポリイミドを硬化
させた。
基板上および対向基板上に形成する。配向膜には、ポリ
イミド系の垂直配向膜を用いた。このポリイミド系の垂
直配向膜をフレキソ印刷法、あるいはスクリーン印刷法
のいずれかによってアクティブマトリクス基板上および
対向基板上にコートする。本実施例では、フレキソ印刷
法によって画素領域のみに配向膜を形成した。配向膜の
厚さは、１００nmとし。その後、１８０℃の熱風を送り
込むことによって加熱（ベーク）し、ポリイミドを硬化
させた。
【００７１】次に、配向膜が形成された対向基板表面
を、毛足の長さ２〜３ｍｍのバフ布（レイヨン、ナイロ
ン等の繊維）で一定方向に擦るラビング処理を行った。
なお、本実施例では、アクティブマトリクス基板側のラ
ビング処理は行わない。
を、毛足の長さ２〜３ｍｍのバフ布（レイヨン、ナイロ
ン等の繊維）で一定方向に擦るラビング処理を行った。
なお、本実施例では、アクティブマトリクス基板側のラ
ビング処理は行わない。
【００７２】その次に、図１０（Ａ）に示すように、ア
クティブマトリクス基板の外枠上にシール剤１００１を
塗布した。、アクティブマトリクス基板と対向基板とを
貼り合わせた（図１０（Ｂ））。
クティブマトリクス基板の外枠上にシール剤１００１を
塗布した。、アクティブマトリクス基板と対向基板とを
貼り合わせた（図１０（Ｂ））。
【００７３】次に、図１０（Ｂ）に示すように、表示媒
体としての液晶材料を注入口より注入する。よって、ア
クティブマトリクス基板と対向基板との間に液晶材料が
狭持された状態となる。なお、液晶材料は、画素領域を
取り囲むように形成された連続したギャップ保持材によ
って、画素領域のみに注入されることになる。よって、
駆動回路領域には、液晶材料は存在しない。
体としての液晶材料を注入口より注入する。よって、ア
クティブマトリクス基板と対向基板との間に液晶材料が
狭持された状態となる。なお、液晶材料は、画素領域を
取り囲むように形成された連続したギャップ保持材によ
って、画素領域のみに注入されることになる。よって、
駆動回路領域には、液晶材料は存在しない。
【００７４】その後、液晶材料注入口に封止剤を塗布
し、紫外線を照射することによって封止剤を硬化させ、
液晶材料をセル内に完全に封止した。
し、紫外線を照射することによって封止剤を硬化させ、
液晶材料をセル内に完全に封止した。
【００７５】このようにして、液晶材料が充填された液
晶表示装置が完成する。図１０（Ｂ）
晶表示装置が完成する。図１０（Ｂ）
【００７６】作製されたセルを用いて実際にその表示特
性を調べたところ、セル表面には干渉縞が観察されなか
った。また、ディスクリネーションのない良好な表示が
得られた。
性を調べたところ、セル表面には干渉縞が観察されなか
った。また、ディスクリネーションのない良好な表示が
得られた。
【００７７】（実施例２）本実施例は、複数の駆動回路
ＴＦＴ（駆動回路領域）と複数の画素ＴＦＴ（画素領
域）とを同一基板上に一体形成する工程（図７（Ｃ））
までは、実施例１と同じであるので、ここでは省略す
る。
ＴＦＴ（駆動回路領域）と複数の画素ＴＦＴ（画素領
域）とを同一基板上に一体形成する工程（図７（Ｃ））
までは、実施例１と同じであるので、ここでは省略す
る。
【００７８】図１２（Ａ）に、画素ＴＦＴと駆動回路Ｔ
ＦＴとが形成されたアクティブマトリクス基板の断面図
を示す。
ＦＴとが形成されたアクティブマトリクス基板の断面図
を示す。
【００７９】次に、図１２（Ｂ）に示すように、画素領
域の上のみにフォトレジスト１２０１を形成する。その
後、酸素プラズマを照射し、駆動回路領域のポリイミド
膜５２６除去し、画素領域のみにポリイミド膜５２０'
を残した（図１２（Ｃ））。よって、駆動回路ＴＦＴの
ソース／ドレイン電極５２１、５２２、５２３の上部に
はポリイミド膜が存在せず、ソース／ドレイン電極５２
１、５２２、５２３が空気に露出された状態となってい
る。
域の上のみにフォトレジスト１２０１を形成する。その
後、酸素プラズマを照射し、駆動回路領域のポリイミド
膜５２６除去し、画素領域のみにポリイミド膜５２０'
を残した（図１２（Ｃ））。よって、駆動回路ＴＦＴの
ソース／ドレイン電極５２１、５２２、５２３の上部に
はポリイミド膜が存在せず、ソース／ドレイン電極５２
１、５２２、５２３が空気に露出された状態となってい
る。
【００８０】次に、ギャップ保持材を形成する。ギャッ
プ保持材の形成方法は、実施例１と同じであるので省略
する。本実施例では、図１３に示すように、画素領域を
取り囲むギャップ保持材１３０１と、駆動回路領域を取
り囲むギャップ保持材１３０２とが形成された。
プ保持材の形成方法は、実施例１と同じであるので省略
する。本実施例では、図１３に示すように、画素領域を
取り囲むギャップ保持材１３０１と、駆動回路領域を取
り囲むギャップ保持材１３０２とが形成された。
【００８１】その後、アクティブマトリクス基板、およ
びアクティブマトリクス基板に対向して貼り合わせられ
る対向基板の上に、配向膜が印刷法によって塗布され
る。ただし、アクティブマトリクス基板上では、画素領
域の上部のみに配向膜が形成され、駆動回路領域の上部
には配向膜は形成されない。よって、駆動回路領域のソ
ース線は、依然として空気に露出されている。
びアクティブマトリクス基板に対向して貼り合わせられ
る対向基板の上に、配向膜が印刷法によって塗布され
る。ただし、アクティブマトリクス基板上では、画素領
域の上部のみに配向膜が形成され、駆動回路領域の上部
には配向膜は形成されない。よって、駆動回路領域のソ
ース線は、依然として空気に露出されている。
【００８２】次に、配向膜が形成された対向基板表面
を、毛足の長さ２〜３ｍｍのバフ布（レイヨン、ナイロ
ン等の繊維）で一定方向に擦るラビング処理を行った。
なお、本実施例では、アクティブマトリクス基板側のラ
ビング処理は行わない。
を、毛足の長さ２〜３ｍｍのバフ布（レイヨン、ナイロ
ン等の繊維）で一定方向に擦るラビング処理を行った。
なお、本実施例では、アクティブマトリクス基板側のラ
ビング処理は行わない。
【００８３】その次に、アクティブマトリクス基板の外
枠上にシール剤を塗布し、アクティブマトリクス基板と
対向基板とを貼り合わせた。
枠上にシール剤を塗布し、アクティブマトリクス基板と
対向基板とを貼り合わせた。
【００８４】その後、表示媒体としての液晶材料を注入
口より注入する。よって、アクティブマトリクス基板と
対向基板との間に液晶材料が狭持された状態となる。な
お、液晶材料は、画素領域を取り囲むように形成された
連続したギャップ保持材によって、画素領域のみに注入
されることになる。よって、駆動回路領域には、液晶材
料は存在しない。
口より注入する。よって、アクティブマトリクス基板と
対向基板との間に液晶材料が狭持された状態となる。な
お、液晶材料は、画素領域を取り囲むように形成された
連続したギャップ保持材によって、画素領域のみに注入
されることになる。よって、駆動回路領域には、液晶材
料は存在しない。
【００８５】その後、液晶材料注入口に封止剤を塗布
し、紫外線を照射することによって封止剤を硬化させ、
液晶材料をセル内に完全に封止した。
し、紫外線を照射することによって封止剤を硬化させ、
液晶材料をセル内に完全に封止した。
【００８６】本実施例の液晶表示装置は、実施例１の液
晶表示装置によって得られた効果に加えて、次のような
効果が得られた。
晶表示装置によって得られた効果に加えて、次のような
効果が得られた。
【００８７】本実施例の液晶表示装置は、駆動回路領域
の上部にはポリイミド膜が存在せず、ソース／ドレイン
線が空気に露出された状態にある。よって、ソース線に
生じる負荷容量が減少している。このことによって、ソ
ース／ドレイン線間に生じるクロストークを大幅に減少
させることができ、表示特性の改善がはかれる。
の上部にはポリイミド膜が存在せず、ソース／ドレイン
線が空気に露出された状態にある。よって、ソース線に
生じる負荷容量が減少している。このことによって、ソ
ース／ドレイン線間に生じるクロストークを大幅に減少
させることができ、表示特性の改善がはかれる。
【００８８】作製されたセルを用いて実際にその表示特
性を調べたところ、セル表面には干渉縞が観察されなか
った。また、クロストークの発生がなく、ディスクリネ
ーションのない良好な表示が得られた。
性を調べたところ、セル表面には干渉縞が観察されなか
った。また、クロストークの発生がなく、ディスクリネ
ーションのない良好な表示が得られた。
【００８９】なお、本実施例においては、駆動回路領域
の上部は空気に露出されているが、窒素などの不活性ガ
スを充填することによって、駆動回路ＴＦＴの劣化を防
いでもよい。
の上部は空気に露出されているが、窒素などの不活性ガ
スを充填することによって、駆動回路ＴＦＴの劣化を防
いでもよい。
【００９０】（実施例３）本実施例は、基板上に半導体
領域を形成する工程（図６（Ｂ））までは実施例１と同
じであるので省略する。
領域を形成する工程（図６（Ｂ））までは実施例１と同
じであるので省略する。
【００９１】図１４を参照する。図１４（Ａ）に示され
るように、基板上に強いＮ型領域（ソース／ドレイン）
５１５，５１６、強いＰ型領域（ソース／ドレイン）５
１９、弱いＮ型領域（低濃度不純物領域）５１７が形成
されてる。また、駆動回路の電極・配線５２１，５２
２，５２３、および画素ＴＦＴの電極／配線５２４，５
２５が形成されている。なお、本実施例では、層間絶縁
膜５２０には、ポリイミド膜を用いている。
るように、基板上に強いＮ型領域（ソース／ドレイン）
５１５，５１６、強いＰ型領域（ソース／ドレイン）５
１９、弱いＮ型領域（低濃度不純物領域）５１７が形成
されてる。また、駆動回路の電極・配線５２１，５２
２，５２３、および画素ＴＦＴの電極／配線５２４，５
２５が形成されている。なお、本実施例では、層間絶縁
膜５２０には、ポリイミド膜を用いている。
【００９２】次に、図１４（Ｂ）に示すように、プラズ
マＣＶＤ法によって全面にポリイミドの層間絶縁膜５２
６を形成する。層間絶縁膜５２０の厚さは、３００〜６
０００nmとする。この層間絶縁膜５２０は、絶縁性の取
れる他の有機あるいは無機膜であってもよい。
マＣＶＤ法によって全面にポリイミドの層間絶縁膜５２
６を形成する。層間絶縁膜５２０の厚さは、３００〜６
０００nmとする。この層間絶縁膜５２０は、絶縁性の取
れる他の有機あるいは無機膜であってもよい。
【００９３】その後、図１４（Ｂ）に示すように、スパ
ッタ法によって、厚さ２００〜６００nmのＴｉ膜１４０
１を形成する。このチタン膜１４０１をエッチングして
図１４（Ｃ）に示すように、パターンニングする。よっ
て、駆動回路ＴＦＴの全面、および画素ＴＦＴのコンタ
クトホール部のみにＴｉ膜が存在することになる。
ッタ法によって、厚さ２００〜６００nmのＴｉ膜１４０
１を形成する。このチタン膜１４０１をエッチングして
図１４（Ｃ）に示すように、パターンニングする。よっ
て、駆動回路ＴＦＴの全面、および画素ＴＦＴのコンタ
クトホール部のみにＴｉ膜が存在することになる。
【００９４】次に、アクティブマトリクス基板表面をド
ライエッチングすることによって、図１５（Ａ）に示す
ように、駆動回路ＴＦＴのソース／ドレイン／ゲート線
の上部のポリイミド膜５２６が除去され、同時に画素Ｔ
ＦＴの電極５２５まで達するコンタクトホールが形成さ
れる。
ライエッチングすることによって、図１５（Ａ）に示す
ように、駆動回路ＴＦＴのソース／ドレイン／ゲート線
の上部のポリイミド膜５２６が除去され、同時に画素Ｔ
ＦＴの電極５２５まで達するコンタクトホールが形成さ
れる。
【００９５】次に、スパッタ法によりＩＴＯ（インディ
ウム錫酸化物）膜を厚さ５０〜１５０nmに形成する（図
１５（Ｂ））。その後ウエットエッチングすることによ
って画素電極１５０３以外のＩＴＯ膜は除去され、画素
電極１５０３が形成される。図１５（Ｃ）に示されるよ
うに駆動回路領域のソース／ゲート線は、依然として空
気に露出されたままである。
ウム錫酸化物）膜を厚さ５０〜１５０nmに形成する（図
１５（Ｂ））。その後ウエットエッチングすることによ
って画素電極１５０３以外のＩＴＯ膜は除去され、画素
電極１５０３が形成される。図１５（Ｃ）に示されるよ
うに駆動回路領域のソース／ゲート線は、依然として空
気に露出されたままである。
【００９６】次に、ギャップ保持材を形成する。ギャッ
プ保持材の形成方法は、実施例１と同じであるので省略
する。本実施例では、図１６に示すように、画素領域を
取り囲むギャップ保持材１６０１と、駆動回路領域を取
り囲むギャップ保持材１６０２と、駆動回路領域と画素
領域との間のギャップ保持材１６０３が形成された。
プ保持材の形成方法は、実施例１と同じであるので省略
する。本実施例では、図１６に示すように、画素領域を
取り囲むギャップ保持材１６０１と、駆動回路領域を取
り囲むギャップ保持材１６０２と、駆動回路領域と画素
領域との間のギャップ保持材１６０３が形成された。
【００９７】その後、アクティブマトリクス基板、およ
びアクティブマトリクス基板に対向して貼り合わせられ
る対向基板の上に、配向膜が印刷法によって塗布され
る。ただし、アクティブマトリクス基板上では、画素領
域の上部のみに配向膜が形成され、駆動回路領域の上部
には配向膜は形成されない。よって、駆動回路領域のソ
ース／ゲート線は、依然として空気に露出されたままで
ある。
びアクティブマトリクス基板に対向して貼り合わせられ
る対向基板の上に、配向膜が印刷法によって塗布され
る。ただし、アクティブマトリクス基板上では、画素領
域の上部のみに配向膜が形成され、駆動回路領域の上部
には配向膜は形成されない。よって、駆動回路領域のソ
ース／ゲート線は、依然として空気に露出されたままで
ある。
【００９８】次に、配向膜が形成された対向基板表面
を、毛足の長さ２〜３ｍｍのバフ布（レイヨン、ナイロ
ン等の繊維）で一定方向に擦るラビング処理を行った。
なお、本実施例では、アクティブマトリクス基板側のラ
ビング処理は行わない。
を、毛足の長さ２〜３ｍｍのバフ布（レイヨン、ナイロ
ン等の繊維）で一定方向に擦るラビング処理を行った。
なお、本実施例では、アクティブマトリクス基板側のラ
ビング処理は行わない。
【００９９】その次に、アクティブマトリクス基板の外
枠上にシール剤を塗布し、アクティブマトリクス基板と
対向基板とを貼り合わせた。
枠上にシール剤を塗布し、アクティブマトリクス基板と
対向基板とを貼り合わせた。
【０１００】その後、表示媒体としての液晶材料を注入
口より注入する。よって、アクティブマトリクス基板と
対向基板との間に液晶材料が狭持された状態となる。な
お、液晶材料は、画素領域を取り囲むように形成された
連続したギャップ保持材によって、画素領域のみに注入
されることになる。よって、駆動回路領域には、液晶材
料は存在しない。
口より注入する。よって、アクティブマトリクス基板と
対向基板との間に液晶材料が狭持された状態となる。な
お、液晶材料は、画素領域を取り囲むように形成された
連続したギャップ保持材によって、画素領域のみに注入
されることになる。よって、駆動回路領域には、液晶材
料は存在しない。
【０１０１】その後、液晶材料注入口に封止剤を塗布
し、紫外線を照射することによって封止剤を硬化させ、
液晶材料をセル内に完全に封止した。
し、紫外線を照射することによって封止剤を硬化させ、
液晶材料をセル内に完全に封止した。
【０１０２】本実施例の液晶表示装置は、実施例１ある
いは２の液晶表示装置によって得られた効果に加えて、
次のような効果が得られた。
いは２の液晶表示装置によって得られた効果に加えて、
次のような効果が得られた。
【０１０３】本実施例の液晶表示装置は、駆動回路領域
の上部にはポリイミド膜が存在せず、ソース／ドレイン
線およびゲイト線が空気に露出された状態にある。よっ
て、ソース／ドレイン線およびゲイト線に生じる負荷容
量が減少している。このことによって、隣り合う、ある
いは近隣のソース／ドレイン線間、あるいはゲイト線間
に生じるクロストークを大幅に減少させることができ、
表示特性の改善がはかれる。
の上部にはポリイミド膜が存在せず、ソース／ドレイン
線およびゲイト線が空気に露出された状態にある。よっ
て、ソース／ドレイン線およびゲイト線に生じる負荷容
量が減少している。このことによって、隣り合う、ある
いは近隣のソース／ドレイン線間、あるいはゲイト線間
に生じるクロストークを大幅に減少させることができ、
表示特性の改善がはかれる。
【０１０４】作製されたセルを用いて実際にその表示特
性を調べたところ、セル表面には干渉縞が観察されなか
った。また、クロストークの発生がなく、ディスクリネ
ーションのない良好な表示が得られた。
性を調べたところ、セル表面には干渉縞が観察されなか
った。また、クロストークの発生がなく、ディスクリネ
ーションのない良好な表示が得られた。
【０１０５】なお、本実施例においては、駆動回路領域
の上部は空気に露出されているが、窒素等の不活性ガス
を充填するか、不活性ガスの雰囲気下でアクティブマト
リクス基板と対向基板との貼り合わせを行えばよい。
の上部は空気に露出されているが、窒素等の不活性ガス
を充填するか、不活性ガスの雰囲気下でアクティブマト
リクス基板と対向基板との貼り合わせを行えばよい。
【０１０６】（実施例４）図１７および図１８に、本発
明によるギャップ保持材の他の形状を示す。図１７で
は、櫛状にパターンニングされたギャップ保持材１７０
２によって、万が一液晶材料が液晶注入口から漏れ、画
素領域以外の部分にも進入した時でも、駆動回路領域に
液晶材料が進入することを防ぐことができる。また、図
１８では、駆動回路領域がギャップ保持材１８０２によ
って取り囲まれているので、画素領域をギャップ保持材
１８０１で完全に防ぐこと無しに、ギャップを制御し、
かつ駆動回路領域に液晶材料が進入することを防ぐこと
ができる。
明によるギャップ保持材の他の形状を示す。図１７で
は、櫛状にパターンニングされたギャップ保持材１７０
２によって、万が一液晶材料が液晶注入口から漏れ、画
素領域以外の部分にも進入した時でも、駆動回路領域に
液晶材料が進入することを防ぐことができる。また、図
１８では、駆動回路領域がギャップ保持材１８０２によ
って取り囲まれているので、画素領域をギャップ保持材
１８０１で完全に防ぐこと無しに、ギャップを制御し、
かつ駆動回路領域に液晶材料が進入することを防ぐこと
ができる。
【０１０７】（実施例５）実施例１〜３においては、画
素電極がＩＴＯ膜である場合（透過型液晶表示装置）に
ついてのみに、本発明の実施例が説明されてきたが、画
素電極をＴｉなどの反射率の高い金属で形成することに
よって、反射型の液晶表示装置にも適用されることは言
うまでもない。
素電極がＩＴＯ膜である場合（透過型液晶表示装置）に
ついてのみに、本発明の実施例が説明されてきたが、画
素電極をＴｉなどの反射率の高い金属で形成することに
よって、反射型の液晶表示装置にも適用されることは言
うまでもない。
【０１０８】（実施例６）実施例１〜３ではプレーナ型
ＴＦＴを例にとって説明してきたが、本発明は当然の如
くＴＦＴの構造には何ら影響されない。したがって、画
素領域および駆動回路領域の個々のＴＦＴが逆スタガ型
ＴＦＴであっても、あるいはマルチゲイト型ＴＦＴであ
ってもよい。
ＴＦＴを例にとって説明してきたが、本発明は当然の如
くＴＦＴの構造には何ら影響されない。したがって、画
素領域および駆動回路領域の個々のＴＦＴが逆スタガ型
ＴＦＴであっても、あるいはマルチゲイト型ＴＦＴであ
ってもよい。
【０１０９】また、上記実施例１〜３では特に示さない
が、カラー表示を行う必要がある場合には、対向基板側
にカラーフィルタを設ければ良い。カラーフィルタに
は、厚さが均一で平坦であること、耐熱性および耐薬品
性に優れていること等が要求される。
が、カラー表示を行う必要がある場合には、対向基板側
にカラーフィルタを設ければ良い。カラーフィルタに
は、厚さが均一で平坦であること、耐熱性および耐薬品
性に優れていること等が要求される。
【０１１０】なお、上記実施例１〜３では、画素領域の
高さが駆動回路領域の高さよりも高い場合について本発
明のギャップ保持材の効果を説明してきた。しかし、駆
動回路領域の高さが画素領域の高さよりも高い場合に
も、本発明のギャップ保持材は同じ効果を奏することは
当業者にとって理解される。
高さが駆動回路領域の高さよりも高い場合について本発
明のギャップ保持材の効果を説明してきた。しかし、駆
動回路領域の高さが画素領域の高さよりも高い場合に
も、本発明のギャップ保持材は同じ効果を奏することは
当業者にとって理解される。
【０１１１】さらに、上記実施例１〜３では、ギャップ
保持材は、アクティブマトリクス基板側に形成された
が、対向基板側に形成されてもよい。また、ギャップ保
持材は、アクティブマトリクス基板および対向基板の両
方に形成されてもよい。
保持材は、アクティブマトリクス基板側に形成された
が、対向基板側に形成されてもよい。また、ギャップ保
持材は、アクティブマトリクス基板および対向基板の両
方に形成されてもよい。
【０１１２】また、本発明のギャップ保持材によるギャ
ップ制御は、液晶材料を画素領域のみに閉じ込めること
ができる。よって、高分子分散系、すなわち液晶材料を
高分子材料中に分散させた液晶層を有する液晶表示装置
や横電界モードの液晶表示装置などにおいて、対向基板
の必要の無いような場合にも適用できる。
ップ制御は、液晶材料を画素領域のみに閉じ込めること
ができる。よって、高分子分散系、すなわち液晶材料を
高分子材料中に分散させた液晶層を有する液晶表示装置
や横電界モードの液晶表示装置などにおいて、対向基板
の必要の無いような場合にも適用できる。
【０１１３】
【発明の効果】本発明によると、画素領域を取り囲む連
続性のあるギャップ保持材によってセルギャップの制御
を行うので、半導体表示装置全体にわたって小さく均一
なセル厚を得ることができた。本発明によると、アクテ
ィブマトリクス基板と対向基板との貼り合わせ時に、画
素ＴＦＴおよび駆動回路ＴＦＴには応力が生じないの
で、画素ＴＦＴおよび駆動回路ＴＦＴがダメージを受け
ることはなく、製品の良品率を上げることができた。さ
らに、本発明によると、駆動回路領域には液晶材料が存
在せず、その上、駆動回路ＴＦＴ上の不必要な絶縁層な
どが除去されるので、駆動回路の負荷容量が小さくな
り、クロストークの発生を抑制することができた。
続性のあるギャップ保持材によってセルギャップの制御
を行うので、半導体表示装置全体にわたって小さく均一
なセル厚を得ることができた。本発明によると、アクテ
ィブマトリクス基板と対向基板との貼り合わせ時に、画
素ＴＦＴおよび駆動回路ＴＦＴには応力が生じないの
で、画素ＴＦＴおよび駆動回路ＴＦＴがダメージを受け
ることはなく、製品の良品率を上げることができた。さ
らに、本発明によると、駆動回路領域には液晶材料が存
在せず、その上、駆動回路ＴＦＴ上の不必要な絶縁層な
どが除去されるので、駆動回路の負荷容量が小さくな
り、クロストークの発生を抑制することができた。
【図１】 従来の液晶表示装置の断面図および平面図で
ある。
ある。
【図２】 従来の液晶表示装置の作製工程を示す図であ
る。
る。
【図３】 従来の液晶表示装置の断面図である。
【図４】 従来の液晶表示装置の断面図である。
【図５】 本発明による液晶表示装置の作製工程を示す
図である。
図である。
【図６】 本発明による液晶表示装置の作製工程を示す
図である。
図である。
【図７】 本発明による液晶表示装置の作製工程を示す
図である。
図である。
【図８】 本発明によるギャップ保持材の作製工程を示
す図である。
す図である。
【図９】 本発明による液晶表示装置の上面図および斜
視図である。
視図である。
【図１０】 本発明による液晶表示装置の上面図および
断面図である。
断面図である。
【図１１】 本発明による液晶表示装置の上面図であ
る。
る。
【図１２】 本発明による液晶表示装置の上面図であ
る。
る。
【図１３】 本発明による液晶表示装置の作製工程を示
す図である。
す図である。
【図１４】 本発明による液晶表示装置の作製工程を示
す図である。
す図である。
【図１５】 本発明による液晶表示装置の作製工程を示
す図である。
す図である。
【図１６】 本発明による液晶表示装置の上面図であ
る。
る。
【図１７】 本発明による液晶表示装置の上面図であ
る。
る。
【図１８】 本発明による液晶表示装置の上面図であ
る。
る。
１０１、１１０ 基板 １０２ ＴＦＴ活性層 １０３ ゲイト電極 １０４ ソース電極 １０５ ドレイン電極 １０６ 層間絶縁膜 １０７ ブラックマトリクス １０８ 画素電極 １０９、１１２ 配向膜 １１１ 対向電極 ８０３、１１０１、１２０１、１２０２ ギャップ保持
材 １６０１、１６０２、１６０３ ギャップ保持材 １７０１、１７０２ ギャップ保持材
材 １６０１、１６０２、１６０３ ギャップ保持材 １７０１、１７０２ ギャップ保持材
Claims (18)
- 【請求項１】 複数の薄膜トランジスタと前記複数の薄
膜トランジスタに電気的に接続された複数の画素電極と
を少なくとも有する画素領域と、前記複数の薄膜トラン
ジスタを駆動する複数の薄膜トランジスタによって構成
される駆動回路を少なくとも有する，前記画素領域とは
別の場所に設けられる駆動回路領域と、を備える第１の
基板と、前記第１の基板に対向する第２の基板と、 前記第１の基板と前記第２の基板との間に狭持された液
晶材料と、 前記第１の基板と前記第２の基板とのギャップを制御す
るギャップ保持材と、 シール剤と、を少なくとも備える液晶表示装置であっ
て、 前記ギャップ保持材は前記画素領域および前記駆動回路
領域以外の領域に形成される液晶表示装置。 - 【請求項２】 前記画素領域は、前記ギャップ保持材に
よって取り囲まれる請求項１記載の液晶表示装置。 - 【請求項３】 前記駆動回路領域は、前記ギャップ保持
材によって取り囲まれる請求項１記載の液晶表示装置。 - 【請求項４】 前記ギャップ保持材は、ポリイミド、ア
クリル、ポリアミド、またはポリイミドアミドのうちの
一つから成る請求項１乃至３記載の液晶表示装置。 - 【請求項５】 前記ギャップ保持材は、紫外線硬化樹
脂，あるいはエポキシ樹脂から成る請求項１乃至２記載
の液晶表示装置。 - 【請求項６】 複数の画素電極と前記複数の画素電極に
電気的に接続された複数の薄膜トランジスタとを少なく
とも有する画素領域と、前記複数の薄膜トランジスタを
駆動する複数の薄膜トランジスタによって構成される駆
動回路を少なくとも有する、前記画素領域とは別の場所
に設けられる駆動回路領域と、を備える第１の基板と、 前記第１の基板に対向する第２の基板と、 前記第１の基板と前記第２の基板との間に狭持された液
晶材料と、 前記第１の基板と前記第２の基板とのギャップを制御す
るギャップ保持材と、 シール剤と、を少なくとも備える液晶表示装置であっ
て、 前記ギャップ保持材は、前記画素領域を取り囲む連続性
のある壁であり、前記駆動回路を構成する複数の薄膜ト
ランジスタのソース線の上面には、前記画素領域を構成
する薄膜トランジスタのソース線の上面よりも小さな誘
電率を有する物質に接触している液晶表示装置。 - 【請求項７】 前記画素領域は、前記ギャップ保持材に
よって取り囲まれる請求項６記載の液晶表示装置。 - 【請求項８】 前記駆動回路領域は、前記ギャップ保持
材によって取り囲まれる請求項６記載の液晶表示装置。 - 【請求項９】 請求項６乃至８記載の液晶表示装置であ
って、前記駆動回路を構成する複数の薄膜トランジスタ
のゲート線の上面には、前記画素領域を構成する薄膜ト
ランジスタのソース線およびゲート線の上面よりも小さ
な誘電率を有する物質に接触している液晶表示装置． - 【請求項１０】 請求項６乃至９記載の液晶表示装置で
あって、前記小さな誘電率を有する物質は、空気である
液晶表示装置。 - 【請求項１１】 請求項６乃至９記載の液晶表示装置で
あって、前記小さな誘電率を有する物質は、不活性ガス
である液晶表示装置。 - 【請求項１２】 前記ギャップ保持材は、ポリイミド、
アクリル、ポリアミド、またはポリイミドアミドのうち
の一つから成る請求項６乃至１１記載の液晶表示装置。 - 【請求項１３】 前記ギャップ保持材は、紫外線硬化樹
脂，あるいはエポキシ樹脂から成る請求項６乃至１１記
載の液晶表示装置。 - 【請求項１４】 請求項１乃至１３記載の液晶表示装置
であって、前記複数の画素電極および前記複数の画素電
極に電気的に接続された複数の薄膜トランジスタは、マ
トリクス状に配置されている液晶表示装置。 - 【請求項１５】 複数の薄膜トランジスタと前記複数の
薄膜トランジスタに電気的に接続された複数の画素電極
とを少なくとも有する画素領域と、前記複数の薄膜トラ
ンジスタを駆動する複数の薄膜トランジスタによって構
成される駆動回路を少なくとも有する、前記画素領域と
は別の場所に設けられる駆動回路領域と、を備える第１
の基板を形成する工程と、 前記第１の基板に対向する第２の基板を形成する工程
と、 前記第１の基板と前記第２の基板とのギャップを制御す
るギャップ保持材を形成する工程と、 記駆動回路を構
成する複数の薄膜トランジスタのソース線の上面を露出
する工程と、 前記第１の基板と前記第２の基板とを貼
り合わせる工程と、 前記第１の基板と前記第２の基板との間に液晶材料を注
入する工程と、を少なくとも含む液晶表示装置の作成方
法であって、 前記ギャップ保持材は前記画素領域および前記駆動回路
領域以外の領域に存在する液晶表示装置。 - 【請求項１６】 前記駆動回路領域を前記ギャップ保持
材によって取り囲まむ工程を更に含む請求項１５記載の
液晶表示装置の製造方法。 - 【請求項１７】 請求項１６記載の液晶表示装置の製造
方法であって、 前記記駆動回路を構成する複数の薄膜トランジスタのゲ
ート線の上面を露出する工程をさらに含む、液晶表示装
置の製造方法。 - 【請求項１８】 複数の薄膜トランジスタと前記複数の
薄膜トランジスタに電気的に接続された複数の画素電極
とを少なくとも有する画素領域と、前記複数の薄膜トラ
ンジスタを駆動する複数の駆動回路を少なくとも有す
る、前記画素領域とは別の場所に設けられる駆動回路領
域と、を備える基板と、 前記基板の上に形成されるギ
ャップ保持材と、 高分子材料中に液晶材料が分散された液晶層、を少なく
とも備える液晶表示装置であって、 前記ギャップ保持材は前記画素領域および前記駆動回路
領域以外の領域に存在する液晶表示装置。
Priority Applications (2)
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| JP9094608A JPH10268361A (ja) | 1997-03-27 | 1997-03-27 | 液晶表示装置およびその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP9094608A JPH10268361A (ja) | 1997-03-27 | 1997-03-27 | 液晶表示装置およびその製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP9094608A Pending JPH10268361A (ja) | 1997-03-27 | 1997-03-27 | 液晶表示装置およびその製造方法 |
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