JPS62206883A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPS62206883A JPS62206883A JP4865186A JP4865186A JPS62206883A JP S62206883 A JPS62206883 A JP S62206883A JP 4865186 A JP4865186 A JP 4865186A JP 4865186 A JP4865186 A JP 4865186A JP S62206883 A JPS62206883 A JP S62206883A
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- Japan
- Prior art keywords
- mask
- layer
- gate electrode
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- forming
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半絶縁性化合物半導体基板を用いた電界効果ト
ランジスタの製造方法に関する。
ランジスタの製造方法に関する。
半絶縁性ＧａＡｓ基板を用いたショットキーゲート型電
界効果トランジスタ（ＭＥＳＦＥＴ）は、 ＧａＡｓの
持つ高い電子移動度のために、マイクロ波用素子として
、また現在のＳｉでは得られない超高速動作を可能とす
るＧａＡｓＩＣの基本素子として注目されている。
界効果トランジスタ（ＭＥＳＦＥＴ）は、 ＧａＡｓの
持つ高い電子移動度のために、マイクロ波用素子として
、また現在のＳｉでは得られない超高速動作を可能とす
るＧａＡｓＩＣの基本素子として注目されている。
、：：（７）ＭＥＳＦＥＴの高性能化のためには、直列
ｇＦＣＲｓ（１）ａＩａ ’Ｉｔ ｔ％ ’Ｆ’ ｔ”
＊ （７）’１ｎＫｉ ｈ”：’Ｆ Ｍ ’Ｘ ’ｔ
’ ｈ ６°＼このＲ８の低減のために近年、第４図（
ａ）のような ゛構造のＭＥＳＦＥＴが一般に用いられ
るようになっている。１！ｌにおいて、４１は半絶縁性
ＧａＡｓ基板であり、その表面部にｎ型動作層４２が形
成され、この動作層４２とジョツキ−接合を形成するゲ
ート電極４３が形成されている。ｎ＋型ソース、ドレイ
ン領域４４．４５はイオン注入によりゲート電極４３に
自己整合的に形成されており、それぞれの表面にソース
電極４６．ドレイン電極４７が形成されている。
ｇＦＣＲｓ（１）ａＩａ ’Ｉｔ ｔ％ ’Ｆ’ ｔ”
＊ （７）’１ｎＫｉ ｈ”：’Ｆ Ｍ ’Ｘ ’ｔ
’ ｈ ６°＼このＲ８の低減のために近年、第４図（
ａ）のような ゛構造のＭＥＳＦＥＴが一般に用いられ
るようになっている。１！ｌにおいて、４１は半絶縁性
ＧａＡｓ基板であり、その表面部にｎ型動作層４２が形
成され、この動作層４２とジョツキ−接合を形成するゲ
ート電極４３が形成されている。ｎ＋型ソース、ドレイ
ン領域４４．４５はイオン注入によりゲート電極４３に
自己整合的に形成されており、それぞれの表面にソース
電極４６．ドレイン電極４７が形成されている。
この様なＧａＡｓ−Ｍ Ｅ Ｓ Ｆ Ｅ Ｔが微細化す
ると、ソース電極４６とトレイン１ｔｔｔ４４７間の間
隔が狭くなり、この間に高電界が加わる効果とソース領
域４４とドレイン領域４５が極めて近接する効果とが相
まって、チャネルである動作層４２を流れる電流の他に
、基板側を流れる電流が増大する。
ると、ソース電極４６とトレイン１ｔｔｔ４４７間の間
隔が狭くなり、この間に高電界が加わる効果とソース領
域４４とドレイン領域４５が極めて近接する効果とが相
まって、チャネルである動作層４２を流れる電流の他に
、基板側を流れる電流が増大する。
そのため、閾値電圧ｖｔｈの負側へのシフト、性能を表
わすに値の低下といった。いわゆる短チヤネル効果がひ
き起こされる。そのため第４０！！Ｉ（ｂ）の様にｎ＋
型ソース・ドレイン領域４４．４５及び動作層４２の下
部に逆導電型層（Ｐ型領域４８）を形成する方法がある
が、ｎ十領域の下層にＰ型領域が形成されるために容量
が存在し、ＦＥＴの高速動作特性に問題が生じる。
わすに値の低下といった。いわゆる短チヤネル効果がひ
き起こされる。そのため第４０！！Ｉ（ｂ）の様にｎ＋
型ソース・ドレイン領域４４．４５及び動作層４２の下
部に逆導電型層（Ｐ型領域４８）を形成する方法がある
が、ｎ十領域の下層にＰ型領域が形成されるために容量
が存在し、ＦＥＴの高速動作特性に問題が生じる。
この問題を避けるために、ｎ中層側壁にのみ通導？ｔｌ
ｔｍを形成する方法が種々検討されているが、工程が複
雑になり、集積回路に適したＦＥＴを再現性よく、かつ
簡単に製造することが困難であった、〔発明の目的〕 本発明は上記の点に鑑みなされたもので、微細化に伴う
ＦＥＴ特性の劣化を解決し、集積回路に適した電界効果
トランジスタを容易に製造するための方法を提供するこ
とを目的とする。
ｔｍを形成する方法が種々検討されているが、工程が複
雑になり、集積回路に適したＦＥＴを再現性よく、かつ
簡単に製造することが困難であった、〔発明の目的〕 本発明は上記の点に鑑みなされたもので、微細化に伴う
ＦＥＴ特性の劣化を解決し、集積回路に適した電界効果
トランジスタを容易に製造するための方法を提供するこ
とを目的とする。
本発明にかかる電界効果トランジスタは、半絶縁性化合
物半導体基板の表面部に第１導電型の動作層が形成され
、その表面にゲート電極が形成された構造において、少
なくとも動作層下部のソース・ドレイン側端部に動作層
に接する第２Ｒ電型層を設けるための製造方法として、
まず第１導電 。
物半導体基板の表面部に第１導電型の動作層が形成され
、その表面にゲート電極が形成された構造において、少
なくとも動作層下部のソース・ドレイン側端部に動作層
に接する第２Ｒ電型層を設けるための製造方法として、
まず第１導電 。
型の動作層を形成してその表面にゲート電極となりうる
金属を被着し、ゲート電極を形成するためのマスクによ
りゲート加工を施すその際ゲート電極部に対してサイド
エッチを行なってから、ソース・トレオン領域の第１導
電型高濃度層をイオン注入により形成する。その後ゲー
ト電極を加工する為に用いたマスクを除去し、ゲート電
極をマスクとじて第２導電型層をイオン注入によって形
成する。
金属を被着し、ゲート電極を形成するためのマスクによ
りゲート加工を施すその際ゲート電極部に対してサイド
エッチを行なってから、ソース・トレオン領域の第１導
電型高濃度層をイオン注入により形成する。その後ゲー
ト電極を加工する為に用いたマスクを除去し、ゲート電
極をマスクとじて第２導電型層をイオン注入によって形
成する。
この製造方法によれば、第２Ｒ電型層を形成すめために
マスク合せなどの工程は不用であり、従来のセルファラ
イン型ＦＥＴに僅か１回のイオン注入工程を加えるだけ
である。
マスク合せなどの工程は不用であり、従来のセルファラ
イン型ＦＥＴに僅か１回のイオン注入工程を加えるだけ
である。
本発明の方法によれば、従来の工程に僅に１回のイオン
注入工程を加えるだけで、ソース・ドレイン高濃度層の
側壁あるいは周辺にこれを逆導電型層を形成できるため
に、ドレイン領域から基板にしみ出す電流を抑制するこ
とができる。
注入工程を加えるだけで、ソース・ドレイン高濃度層の
側壁あるいは周辺にこれを逆導電型層を形成できるため
に、ドレイン領域から基板にしみ出す電流を抑制するこ
とができる。
また第２弁な型層形成のためのマスク合せは不用であり
、ゲート加工の際に用いたマスクを除去するだけで、ゲ
ート及び第１導電型高濃度領域に自己整合的に第２導電
型層を形成できる。
、ゲート加工の際に用いたマスクを除去するだけで、ゲ
ート及び第１導電型高濃度領域に自己整合的に第２導電
型層を形成できる。
さらに、第２導電型層のイオン注入条件を選ぶことによ
り、第１導電型領域との接触面積を小さくすることがで
きる。そのためＦＥＴの高速動作時に問題となる容量の
低減を図ることが可能となる。
り、第１導電型領域との接触面積を小さくすることがで
きる。そのためＦＥＴの高速動作時に問題となる容量の
低減を図ることが可能となる。
以下本発明の詳細な説明する。
第１図は一実施例によって作られたのＧａＡｓ−ＭＥＳ
ＦＥＴの断面構造を示す図である。 １１は抵抗率１０
７〜１０１Ω国程度の半絶縁性ＧａＡｓ基板であり。
ＦＥＴの断面構造を示す図である。 １１は抵抗率１０
７〜１０１Ω国程度の半絶縁性ＧａＡｓ基板であり。
その表面部にチャネル領域となるｎ型（第１導電型）の
動作層１２が形成され、その表面には例えば２０００人
程度のＷＮ膜から成るジョツキ・ゲート電極１３が形成
されている。ゲート電極１３から両側にＬｎ”−ｇだけ
オフセットがかかったところに、イオン注入により動作
層１２より高濃度で深いｎ中型ソース領域１５及びドレ
イン領域１６が形成されている。
動作層１２が形成され、その表面には例えば２０００人
程度のＷＮ膜から成るジョツキ・ゲート電極１３が形成
されている。ゲート電極１３から両側にＬｎ”−ｇだけ
オフセットがかかったところに、イオン注入により動作
層１２より高濃度で深いｎ中型ソース領域１５及びドレ
イン領域１６が形成されている。
そして、動作層１２の下部のドレイン・ソース側端部に
Ｐ型（第２導電型）Ｍ１４が、後述する様イオン注入で
形成されている。 １７．１８は、各々ソース・ドレイ
ンのオーミック電極である。
Ｐ型（第２導電型）Ｍ１４が、後述する様イオン注入で
形成されている。 １７．１８は、各々ソース・ドレイ
ンのオーミック電極である。
次に第２図（ａ）〜（ｄ）を参照し、その製造工程を詳
細に説明する。
細に説明する。
先ず、半絶縁値ＧａＡｓ基板１１にＳ１イオンを５０Ｋ
ｅＶ、３Ｘ１０”／ａＪの条件でイオン注入してｎ型動
作層１２を形成する。次にこの上にＷＮＩＩＩ！！を２
０００人形成し、さらにゲート電極形成のためのマスク
１９をＳｉＯ□膜によって形成する（第２図（ａ））。
ｅＶ、３Ｘ１０”／ａＪの条件でイオン注入してｎ型動
作層１２を形成する。次にこの上にＷＮＩＩＩ！！を２
０００人形成し、さらにゲート電極形成のためのマスク
１９をＳｉＯ□膜によって形成する（第２図（ａ））。
この後、 Ｓｉｎ、膜１９をマスクとして公知のドライ
エツチング技術を用いてＷＮ膜１３を加工する。この際
、加工条件を適切に選ぶことにより、例えばＣＦ４２０
ｃｃ／ｓｉｎ、Ｏ，１Ｏｃｃ／ｗｉｎ、圧力１０Ｐａと
しＲＦパワー５０ＷでＲＩＥ加工することによりサイド
エッチ量０．２μ胆とする。
エツチング技術を用いてＷＮ膜１３を加工する。この際
、加工条件を適切に選ぶことにより、例えばＣＦ４２０
ｃｃ／ｓｉｎ、Ｏ，１Ｏｃｃ／ｗｉｎ、圧力１０Ｐａと
しＲＦパワー５０ＷでＲＩＥ加工することによりサイド
エッチ量０．２μ胆とする。
５ｉｎ２マスク１９を残したまま、ｎ＋型リソースドレ
イン領域を形成する。このとき、イオン注入条件を例え
ば１２０ＫｅＶ、 ５ Ｘｌ０ｉ３／−に選ぶことによ
り動作層により高濃度で深くなる（第２図（ｂ））。
イン領域を形成する。このとき、イオン注入条件を例え
ば１２０ＫｅＶ、 ５ Ｘｌ０ｉ３／−に選ぶことによ
り動作層により高濃度で深くなる（第２図（ｂ））。
その後、ゲートｔｔｔｍ上層の５ｉｎ２膜１９を除去し
。
。
逆導電層となるＢｅを９０ＫａＶ、６ Ｘｌ０１Ｌ／ａ
Ｊの条件で、ゲート電極１３をマスクとしてイオン注入
を施し、ソース・ドレインｎ十領域１５．１６の側壁と
動作層１２の下部にＰ型層１４を形成する（第２図（Ｃ
））。
Ｊの条件で、ゲート電極１３をマスクとしてイオン注入
を施し、ソース・ドレインｎ十領域１５．１６の側壁と
動作層１２の下部にＰ型層１４を形成する（第２図（Ｃ
））。
この後、注入不純物の活性化のためのアニールを８００
℃〜８５０℃で行ない、ＡｕＧｅ合金によりソース・ド
レインのオーミック電ｔ４１７．１８を形成して、セル
ファライン型ＧａＡｓ−ＭＥ Ｓ Ｆ Ｅ Ｔが完成す
る（第２図（ｄ））。
℃〜８５０℃で行ない、ＡｕＧｅ合金によりソース・ド
レインのオーミック電ｔ４１７．１８を形成して、セル
ファライン型ＧａＡｓ−ＭＥ Ｓ Ｆ Ｅ Ｔが完成す
る（第２図（ｄ））。
本実施例のＭＥＳＦＥＴでは、動作層１２の下部のソー
ス・ドレイン領域１５．１６側壁にのみ、Ｐ型層１４が
形成されているため、これが電子に対するポテンシャル
バリアとして働き、基板を通って流れる電流を抑制する
ことができる。
ス・ドレイン領域１５．１６側壁にのみ、Ｐ型層１４が
形成されているため、これが電子に対するポテンシャル
バリアとして働き、基板を通って流れる電流を抑制する
ことができる。
そのため第３図に示すようにゲート長しにに対する閾値
電圧ｖｔｈの変動が大きく改善されており。
電圧ｖｔｈの変動が大きく改善されており。
ゲート長０．５μｍまではｖｔｈの変化がほとんどない
。
。
また、リング発振器試作してゲート当りの遅延時間を調
べたところ、従来法に比べ約２０％速くなっておりτｐ
ｄ＝ ３５ｐｓｇａｔθが得られた。
べたところ、従来法に比べ約２０％速くなっておりτｐ
ｄ＝ ３５ｐｓｇａｔθが得られた。
これは、短チヤネル効果の抑制と容量の低減により達成
されたものである。
されたものである。
以上のように、本発明によれば簡単な工程で、短チヤネ
ル効果が防止され、またＦＥＴの高速動作時に問題とな
る容量を低減することができる。
ル効果が防止され、またＦＥＴの高速動作時に問題とな
る容量を低減することができる。
本発明は上記実施例に限られず、種々変形して実施する
ことができる。
ことができる。
例えばゲート電極としては、ｎ型ＧａＡｓと良好なショ
ットキー障壁を形成し、且つ熱処理後もその特性が保持
されるものであればよく、％ｌｌＮの他、Ｗ。
ットキー障壁を形成し、且つ熱処理後もその特性が保持
されるものであればよく、％ｌｌＮの他、Ｗ。
すＳｉ、 Ｗ−Ａｎ、 Ｍｏ、 ＭｏＡ１などを用いる
ことができる。
ことができる。
注入不純物は、ｎ型の場合はＳｉの他に、Ｓｅ、 Ｓな
どの、Ｐ型の場合はＢｅの他にＭｇなどを用い得る。
どの、Ｐ型の場合はＢｅの他にＭｇなどを用い得る。
更に実施例ではｎチャネルの場合を専ら説明したが、本
発明のチャネルにも適用できる。またＭＥＳＦＥＴの他
、接合型ＦＥＴにも本発明と同様に適用することができ
るし、 ＧａＡｓ以外の半絶縁性半導体基板を用いた場
合に同様に本発明を適用することができる。
発明のチャネルにも適用できる。またＭＥＳＦＥＴの他
、接合型ＦＥＴにも本発明と同様に適用することができ
るし、 ＧａＡｓ以外の半絶縁性半導体基板を用いた場
合に同様に本発明を適用することができる。
第１図は本発明による製造方法で実現されるＭＥＳＦＥ
Ｔの構造を示す図、第２図自←−一は本発明の一実施例
の製造工程を示す図、第３図は本実施例により試作した
閾値電圧のゲート長依存性を示す図、第４図は従来のＭ
ＥＴＦＥＴを示す図である。 １１．４１−・・半絶縁性ＧａＡｓ基板、１２．４２・
・・ｎ型動作層、 １３．４３・・・ショットキーゲート電極、１４・・・
Ｐ型層、 １５．４５・・・ｎ÷型ソース領域。 １６．４６・・・ｎ十型ドレイン領域、１７．１８，４
７，４８・・・オーミック電極、１９・・・５１０３ｇ
。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第１図 第２図 サート長、’９（Ａｍ）
Ｔの構造を示す図、第２図自←−一は本発明の一実施例
の製造工程を示す図、第３図は本実施例により試作した
閾値電圧のゲート長依存性を示す図、第４図は従来のＭ
ＥＴＦＥＴを示す図である。 １１．４１−・・半絶縁性ＧａＡｓ基板、１２．４２・
・・ｎ型動作層、 １３．４３・・・ショットキーゲート電極、１４・・・
Ｐ型層、 １５．４５・・・ｎ÷型ソース領域。 １６．４６・・・ｎ十型ドレイン領域、１７．１８，４
７，４８・・・オーミック電極、１９・・・５１０３ｇ
。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第１図 第２図 サート長、’９（Ａｍ）
Claims (2)
- （１）半絶縁性化合物半導体基板の表面に第１導電型の
動作層を形成する工程と、前記動作層表面にゲート金属
を被着し、ゲート電極形成のためのマスクを用いて、ゲ
ート電極を加工する工程と、前記ゲート電極形成に際し
、サイドエッチングを導入し、ゲート加工用のマスクを
残したまま第１導電型の高濃度ソース・ドレイン領域を
イオン注入によって形成する工程と、前記ゲート電極を
マスクとして第２導電型層をイオン注入によって形成す
る工程と、ソース・ドレイン領域表面にオーミック電極
を形成する工程とを備えたことを特徴とする電界効果ト
ランジスタの製造方法。 - （２）前記ゲート電極をマスクとして第２導電型層を形
成する際に第１導電型の高濃度ソース・ドレイン領域よ
り浅く、かつ第１導電型の動作層より深く形成するよう
にした特許請求の範囲第１項記載の電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4865186A JPS62206883A (ja) | 1986-03-07 | 1986-03-07 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4865186A JPS62206883A (ja) | 1986-03-07 | 1986-03-07 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62206883A true JPS62206883A (ja) | 1987-09-11 |
Family
ID=12809261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4865186A Pending JPS62206883A (ja) | 1986-03-07 | 1986-03-07 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62206883A (ja) |
-
1986
- 1986-03-07 JP JP4865186A patent/JPS62206883A/ja active Pending
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