JPH10270954A - Ｂ級出力増幅回路 - Google Patents
Ｂ級出力増幅回路Info
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- JPH10270954A JPH10270954A JP33473796A JP33473796A JPH10270954A JP H10270954 A JPH10270954 A JP H10270954A JP 33473796 A JP33473796 A JP 33473796A JP 33473796 A JP33473796 A JP 33473796A JP H10270954 A JPH10270954 A JP H10270954A
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Abstract
(57)【要約】 （修正有）
【課題】 低電圧動作、低い歪み特性で、動作効率もよ
く、負荷抵抗の変化による出力レベルの変動の少ないＢ
級出力増幅回路を提供する。 【解決手段】 入力端子Ｉｎにベースを接続しコレクタ
を接地しエミッタをエミッタ抵抗Ｒ１を介して電源Ｖｃ
ｃに接続したＰＮＰ型の第３のトランジスタＱ３、入力
端子にベースを接続しコレクタを電源に接続しエミッタ
をエミッタ抵抗Ｒ２を介して接地したＮＰＮ型の第４の
トランジスタＱ４、ベースを第３のトランジスタのエミ
ッタに接続したＮＰＮ型の第１のトランジスタＱ１、ベ
ースを第４のトランジスタのエミッタに接続したＰＮＰ
型の第２のトランジスタＱ２、第１、第２のトランジス
タに接続した出力端子Ｏｕｔと、第３のトランジスタに
接続されエミッタ電圧の正のピーク値を引き上げる第１
のコンデンサＣ１、第４のトランジスタに接続されエミ
ッタ電圧の負のピーク値を引き下げる第２のコンデンサ
Ｃ２を具備する。
く、負荷抵抗の変化による出力レベルの変動の少ないＢ
級出力増幅回路を提供する。 【解決手段】 入力端子Ｉｎにベースを接続しコレクタ
を接地しエミッタをエミッタ抵抗Ｒ１を介して電源Ｖｃ
ｃに接続したＰＮＰ型の第３のトランジスタＱ３、入力
端子にベースを接続しコレクタを電源に接続しエミッタ
をエミッタ抵抗Ｒ２を介して接地したＮＰＮ型の第４の
トランジスタＱ４、ベースを第３のトランジスタのエミ
ッタに接続したＮＰＮ型の第１のトランジスタＱ１、ベ
ースを第４のトランジスタのエミッタに接続したＰＮＰ
型の第２のトランジスタＱ２、第１、第２のトランジス
タに接続した出力端子Ｏｕｔと、第３のトランジスタに
接続されエミッタ電圧の正のピーク値を引き上げる第１
のコンデンサＣ１、第４のトランジスタに接続されエミ
ッタ電圧の負のピーク値を引き下げる第２のコンデンサ
Ｃ２を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、低電圧の電源で動
作することができ、歪み特性も良好で高効率で動作し、
かつ負荷の変動による出力レベルの変化の少ないＢ級出
力増幅回路に関する。
作することができ、歪み特性も良好で高効率で動作し、
かつ負荷の変動による出力レベルの変化の少ないＢ級出
力増幅回路に関する。
【０００２】
【従来の技術】従来、たとえば水晶発振回路では図５に
示すような回路構成のものが用いられている。この発振
回路では水晶振動子１を周波数源とするコルピッツ発振
回路２の発振出力を、ベース接地のバッファ回路３を介
して出力するようにしている。そして、ベース接地回路
の優れたアイソレート効果を利用して、負荷の状態の影
響を発振段が受けないようにしている。
示すような回路構成のものが用いられている。この発振
回路では水晶振動子１を周波数源とするコルピッツ発振
回路２の発振出力を、ベース接地のバッファ回路３を介
して出力するようにしている。そして、ベース接地回路
の優れたアイソレート効果を利用して、負荷の状態の影
響を発振段が受けないようにしている。
【０００３】しかしながら、このような回路構成では、
発振回路２のコレクタから取り出した比較的歪みの多い
信号を直線性の良好なベース接地のバッファ回路３に入
力するようにしている。このため出力信号に歪みが多
く、それによって高調波成分が多くなり、しかも負荷が
重くなると出力振幅が小さくなる問題があった。
発振回路２のコレクタから取り出した比較的歪みの多い
信号を直線性の良好なベース接地のバッファ回路３に入
力するようにしている。このため出力信号に歪みが多
く、それによって高調波成分が多くなり、しかも負荷が
重くなると出力振幅が小さくなる問題があった。
【０００４】さらに、このような回路構成では、電源と
接地電位との間に２個のＮＰＮ型トランジスタのコレク
タ・エミッタを、それぞれ抵抗を介して直列に介挿する
ようにしている。したがって、このようなものでは、た
とえば最低の動作電圧を２．６Ｖとするような低電圧で
動作する携帯型の電子機器における使用には適さない。
接地電位との間に２個のＮＰＮ型トランジスタのコレク
タ・エミッタを、それぞれ抵抗を介して直列に介挿する
ようにしている。したがって、このようなものでは、た
とえば最低の動作電圧を２．６Ｖとするような低電圧で
動作する携帯型の電子機器における使用には適さない。
【０００５】一般に、低消費電力で効率のよい出力回路
としてＢ級出力回路が知られている。 このＢ級出力回
路では、たとえばＰＮＰ型とＮＰＮ型のトランジスタの
コレクタ・エミッタ及びエミッタ・コレクタを直列に電
源と接地電位の間に接続して交流信号の半周期毎に片方
のトランジスタを交互に動作させるようにしている。
としてＢ級出力回路が知られている。 このＢ級出力回
路では、たとえばＰＮＰ型とＮＰＮ型のトランジスタの
コレクタ・エミッタ及びエミッタ・コレクタを直列に電
源と接地電位の間に接続して交流信号の半周期毎に片方
のトランジスタを交互に動作させるようにしている。
【０００６】したがって無信号時には、いずれのトラン
ジスタもオフになってコレクタ電流の流れない構成とす
ることができ、無駄な電力を消費しないために電力の利
用効率がよく高効率で動作させることができる。しかし
ながらＢ級出力回路では、トランジスタのベース・エミ
ッタ間電圧に起因して入力信号の振幅の小さな部分では
トランジスタがオンしないために、いわゆるクロスオー
バー歪みを発生する問題がある。
ジスタもオフになってコレクタ電流の流れない構成とす
ることができ、無駄な電力を消費しないために電力の利
用効率がよく高効率で動作させることができる。しかし
ながらＢ級出力回路では、トランジスタのベース・エミ
ッタ間電圧に起因して入力信号の振幅の小さな部分では
トランジスタがオンしないために、いわゆるクロスオー
バー歪みを発生する問題がある。
【０００７】またＢ級出力回路は、低電圧で動作させた
場合には出力信号の正負ピーク値がクリップされて歪み
を発生するとともに出力振幅が小さくなる問題があっ
た。前者のクロスオーバー歪みについては、回路的な手
法によって歪みを発生しないようにしたものが従来から
知られている。
場合には出力信号の正負ピーク値がクリップされて歪み
を発生するとともに出力振幅が小さくなる問題があっ
た。前者のクロスオーバー歪みについては、回路的な手
法によって歪みを発生しないようにしたものが従来から
知られている。
【０００８】しかしながら、後者の出力信号の正負ピー
ク値がクリップされる問題については、適当な解決策は
知られていない。この理由は、低電圧動作の回路を用い
ることによって、たとえば電池容量の限られた携帯電話
の利用時間を長くすることは極最近になって必要とされ
たためである。
ク値がクリップされる問題については、適当な解決策は
知られていない。この理由は、低電圧動作の回路を用い
ることによって、たとえば電池容量の限られた携帯電話
の利用時間を長くすることは極最近になって必要とされ
たためである。
【０００９】このように低電圧動作のＢ級出力回路で
は、出力信号は本質的に電源電圧を越えることはできな
いので小さな振幅しか得られず、さらに出力信号の正負
ピーク値がクリップされることによって出力信号の振幅
は、ますます小さくなってしまう問題があった。
は、出力信号は本質的に電源電圧を越えることはできな
いので小さな振幅しか得られず、さらに出力信号の正負
ピーク値がクリップされることによって出力信号の振幅
は、ますます小さくなってしまう問題があった。
【００１０】
【発明が解決しようとする課題】本発明は上記の事情に
鑑みてなされたもので、低電圧で動作することができ、
歪み特性も良好で、動作効率もよく、しかも負荷抵抗の
変化による出力レベルの変動の少ないＢ級出力増幅回路
を提供することを目的とするものである。
鑑みてなされたもので、低電圧で動作することができ、
歪み特性も良好で、動作効率もよく、しかも負荷抵抗の
変化による出力レベルの変動の少ないＢ級出力増幅回路
を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】本発明は、電源と接地電
位間にＮＰＮ型の第１のトランジスタのコレクタ・エミ
ッタとＰＮＰ型の第２のトランジスタのエミッタ・コレ
クタとを直列に接続したＢ級出力回路において、入力信
号を与えられる入力端子と、この入力端子にベースを接
続しコレクタを接地するとともにエミッタをエミッタ抵
抗を介して電源に接続したＰＮＰ型の第３のトランジス
タと、上記入力端子にベースを接続するとともにコレク
タを電源に接続しエミッタをエミッタ抵抗を介して接地
したＮＰＮ型の第４のトランジスタと、ベースを上記第
３のトランジスタのエミッタに接続したＮＰＮ型の第１
のトランジスタと、ベースを上記第４のトランジスタの
エミッタに接続したＰＮＰ型の第２のトランジスタと、
上記第１、第２のトランジスタの直列接続点に接続した
出力端子と、上記第３のトランジスタのベース・エミッ
タ間に接続されエミッタ電圧の正のピーク値を引き上げ
る第１のコンデンサと、上記第４のトランジスタのベー
ス・エミッタ間に接続されエミッタ電圧の負のピーク値
を引き下げる第２のコンデンサとを具備することを特徴
とするものである。
位間にＮＰＮ型の第１のトランジスタのコレクタ・エミ
ッタとＰＮＰ型の第２のトランジスタのエミッタ・コレ
クタとを直列に接続したＢ級出力回路において、入力信
号を与えられる入力端子と、この入力端子にベースを接
続しコレクタを接地するとともにエミッタをエミッタ抵
抗を介して電源に接続したＰＮＰ型の第３のトランジス
タと、上記入力端子にベースを接続するとともにコレク
タを電源に接続しエミッタをエミッタ抵抗を介して接地
したＮＰＮ型の第４のトランジスタと、ベースを上記第
３のトランジスタのエミッタに接続したＮＰＮ型の第１
のトランジスタと、ベースを上記第４のトランジスタの
エミッタに接続したＰＮＰ型の第２のトランジスタと、
上記第１、第２のトランジスタの直列接続点に接続した
出力端子と、上記第３のトランジスタのベース・エミッ
タ間に接続されエミッタ電圧の正のピーク値を引き上げ
る第１のコンデンサと、上記第４のトランジスタのベー
ス・エミッタ間に接続されエミッタ電圧の負のピーク値
を引き下げる第２のコンデンサとを具備することを特徴
とするものである。
【００１２】
【発明の実施の形態】以下、図２に示す回路図を参照し
て、本発明の実施の形態を説明する。Ｑ１はＮＰＮ型の
第１のトランジスタ、Ｑ２はＰＮＰ型の第２のトランジ
スタである。第１のトランジスタＱ１のコレクタを電源
Ｖｃｃに接続し、第２のトランジスタＱ２のコレクタを
接地し、エミッタを共通に出力端子Ｏｕｔに接続してい
る。
て、本発明の実施の形態を説明する。Ｑ１はＮＰＮ型の
第１のトランジスタ、Ｑ２はＰＮＰ型の第２のトランジ
スタである。第１のトランジスタＱ１のコレクタを電源
Ｖｃｃに接続し、第２のトランジスタＱ２のコレクタを
接地し、エミッタを共通に出力端子Ｏｕｔに接続してい
る。
【００１３】そして第１、第２のトランジスタＱ１、Ｑ
２によっていわゆる相補型のＢ級出力回路を形成してい
る。そしてＱ３はＰＮＰ型の第３のトランジスタで、エ
ミッタ抵抗Ｒ１を介してエミッタを電圧２．６Ｖの電源
Ｖｃｃに接続し、コレクタを接地している。
２によっていわゆる相補型のＢ級出力回路を形成してい
る。そしてＱ３はＰＮＰ型の第３のトランジスタで、エ
ミッタ抵抗Ｒ１を介してエミッタを電圧２．６Ｖの電源
Ｖｃｃに接続し、コレクタを接地している。
【００１４】またＱ４はＮＰＮ型の第４のトランジスタ
でコレクタを、電源Ｖｃｃに接続し、エミッタをエミッ
タ抵抗Ｒ２を介して接地しているそして第３、第４の各
トランジスタＱ３、Ｑ４のベースを、外部から入力信号
を与えられる入力端子Ｉｎに接続している。
でコレクタを、電源Ｖｃｃに接続し、エミッタをエミッ
タ抵抗Ｒ２を介して接地しているそして第３、第４の各
トランジスタＱ３、Ｑ４のベースを、外部から入力信号
を与えられる入力端子Ｉｎに接続している。
【００１５】そして第３のトランジスタＱ３のエミッタ
を第１のトランジスタＱ１のベースに接続し、第４のト
ランジスタＱ４のエミッタを第２のトランジスタＱ２の
ベースに接続して、それぞれ出力段のトランジスタＱ
１、Ｑ２をドライブするようにしている。
を第１のトランジスタＱ１のベースに接続し、第４のト
ランジスタＱ４のエミッタを第２のトランジスタＱ２の
ベースに接続して、それぞれ出力段のトランジスタＱ
１、Ｑ２をドライブするようにしている。
【００１６】そして第３のトランジスタＱ３のベース・
エミッタ間に第１のトランジスタＱ１のベース電圧Ｖｂ
１の正のピーク値を引き上げる第１のコンデンサＣ１を
介挿している。
エミッタ間に第１のトランジスタＱ１のベース電圧Ｖｂ
１の正のピーク値を引き上げる第１のコンデンサＣ１を
介挿している。
【００１７】同様に第４のトランジスタＱ４のベース・
エミッタ間に第２のトランジスタＱ２のベース電圧Ｖｂ
２の負のピーク値を引き下げる第２のコンデンサＣ２を
介挿している。そして第３、第４の各トランジスタＱ
３、Ｑ４のベースをバイアス抵抗Ｒ３を介して電源Ｖｃ
ｃに接続し、またバイアス抵抗Ｒ４を介して接地し、第
３、第４の各トランジスタＱ３、Ｑ４のベースへバイア
ス電圧を与えるようにしている。
エミッタ間に第２のトランジスタＱ２のベース電圧Ｖｂ
２の負のピーク値を引き下げる第２のコンデンサＣ２を
介挿している。そして第３、第４の各トランジスタＱ
３、Ｑ４のベースをバイアス抵抗Ｒ３を介して電源Ｖｃ
ｃに接続し、またバイアス抵抗Ｒ４を介して接地し、第
３、第４の各トランジスタＱ３、Ｑ４のベースへバイア
ス電圧を与えるようにしている。
【００１８】このような構成であれば、第３、第４のト
ランジスタＱ３、Ｑ４によって出力段の第１、第２の各
トランジスタＱ１、Ｑ２のベース・エミッタ電圧Ｖｂｅ
を吸収することができクロスオーバー歪の発生を防止す
ることができる。そして第３、第４のトランジスタＱ
３、Ｑ４のベースに与えられた入力信号はそれぞれ出力
段の第１、第２のトランジスタＱ１、Ｑ２を駆動する。
ランジスタＱ３、Ｑ４によって出力段の第１、第２の各
トランジスタＱ１、Ｑ２のベース・エミッタ電圧Ｖｂｅ
を吸収することができクロスオーバー歪の発生を防止す
ることができる。そして第３、第４のトランジスタＱ
３、Ｑ４のベースに与えられた入力信号はそれぞれ出力
段の第１、第２のトランジスタＱ１、Ｑ２を駆動する。
【００１９】ここで図２にＩｎで示すような正弦波信号
が入力された場合、トランジスタＱ１、Ｑ２のベース電
圧Ｖｂ１、Ｖｂ２は、それぞれ図２にＶｂ１、Ｖｂ２で
示すように変化する。
が入力された場合、トランジスタＱ１、Ｑ２のベース電
圧Ｖｂ１、Ｖｂ２は、それぞれ図２にＶｂ１、Ｖｂ２で
示すように変化する。
【００２０】すなわち、トランジスタＱ１の正のピーク
値はコンデンサＣ１の充電電荷によって引き上げられ、
同様にトランジスタＱ２の負のピーク値はコンデンサＣ
の充電電荷によって引き下げられる。
値はコンデンサＣ１の充電電荷によって引き上げられ、
同様にトランジスタＱ２の負のピーク値はコンデンサＣ
の充電電荷によって引き下げられる。
【００２１】なお図２で破線は、たとえば電源電圧が低
く、かつコンデンサＣ１、Ｃ２のない場合に正負ピーク
値が歪む様子を示すものである。しかして、上記実施例
では、出力端子Ｏｕｔの出力信号は図３に実線で示すよ
うに歪みのない信号を得ることができる。なお図３で破
線は、ベース電圧Ｖｂ１、Ｖｂ２が図２に破線で示すよ
うに歪んだ場合の出力信号の歪みを示すものである。
く、かつコンデンサＣ１、Ｃ２のない場合に正負ピーク
値が歪む様子を示すものである。しかして、上記実施例
では、出力端子Ｏｕｔの出力信号は図３に実線で示すよ
うに歪みのない信号を得ることができる。なお図３で破
線は、ベース電圧Ｖｂ１、Ｖｂ２が図２に破線で示すよ
うに歪んだ場合の出力信号の歪みを示すものである。
【００２２】またＢ級出力回路は、たとえば図５に示す
ようなベース接地回路に比して大きな出力を得ることが
でき、たとえば負荷変動による出力レベルの変動も少な
く低抵抗の負荷に対しても大きな振幅で駆動することが
できる利点がある。
ようなベース接地回路に比して大きな出力を得ることが
でき、たとえば負荷変動による出力レベルの変動も少な
く低抵抗の負荷に対しても大きな振幅で駆動することが
できる利点がある。
【００２３】なお本発明は上記実施例に限定されるもの
ではなく、たとえば図４に示すように入力端子Ｉｎをコ
ンデンサＣ３を介して第３、第４のトランジスタＱ３、
Ｑ４のベースに接続して入力信号を与えるようにしても
よいことは勿論である。
ではなく、たとえば図４に示すように入力端子Ｉｎをコ
ンデンサＣ３を介して第３、第４のトランジスタＱ３、
Ｑ４のベースに接続して入力信号を与えるようにしても
よいことは勿論である。
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。
施され、以下に記載されるような効果を奏する。
【００２４】Ｂ級出力回路としているので動作効率がよ
く、かつ低電圧、たとえば２．６Ｖ程度の電源電圧でも
歪みを生じることなく大きな振幅の出力を得ることがで
きる。したがって負荷変動による出力レベルの変動も少
なく、消費電力も少ない出力回路を提供することができ
る。
く、かつ低電圧、たとえば２．６Ｖ程度の電源電圧でも
歪みを生じることなく大きな振幅の出力を得ることがで
きる。したがって負荷変動による出力レベルの変動も少
なく、消費電力も少ない出力回路を提供することができ
る。
【図１】本発明の一実施例の回路図である。
【図２】図１に示す実施例の出力段のトランジスタのベ
ース電圧の変化を示す波形図である。
ース電圧の変化を示す波形図である。
【図３】図１に示す実施例の出力信号を示す波形図であ
る。
る。
【図４】本発明の他の実施例を示す回路図である。
【図５】従来のベース接地のバッファーを持つ発振回路
の回路図である。
の回路図である。
Ｑ１、Ｑ２、Ｑ３、Ｑ４ トランジスタ Ｃ１、Ｃ２ コンデンサ Ｒ１、Ｒ２、Ｒ３、Ｒ４ 抵抗
Claims (2)
- 【請求項１】電源と接地電位間にＮＰＮ型の第１のトラ
ンジスタのコレクタ・エミッタとＰＮＰ型の第２のトラ
ンジスタのエミッタ・コレクタとを直列に接続したＢ級
出力回路において、 入力信号を与えられる入力端子と、 この入力端子にベースを接続しコレクタを接地するとと
もにエミッタをエミッタ抵抗を介して電源に接続したＰ
ＮＰ型の第３のトランジスタと、 上記入力端子にベースを接続するとともにコレクタを電
源に接続しエミッタをエミッタ抵抗を介して接地したＮ
ＰＮ型の第４のトランジスタと、 ベースを上記第３のトランジスタのエミッタに接続した
ＮＰＮ型の第１のトランジスタと、 ベースを上記第４のトランジスタのエミッタに接続した
ＰＮＰ型の第２のトランジスタと、 上記第１、第２のトランジスタの直列接続点に接続した
出力端子と、 上記第３のトランジスタのベース・エミッタ間に接続さ
れエミッタ電圧の正のピーク値を引き上げる第１のコン
デンサと、 上記第４のトランジスタのベース・エミッタ間に接続さ
れエミッタ電圧の負のピーク値を引き下げる第２のコン
デンサと、 を具備することを特徴とするＢ級出力増幅回路。 - 【請求項２】請求項１に記載のものにおいて、入力端子
と第３、第４のトランジスタのベースとの間に第３のコ
ンデンサを介挿したことを特徴とするＢ級出力増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33473796A JP3310890B2 (ja) | 1996-11-29 | 1996-11-29 | Ｂ級出力増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33473796A JP3310890B2 (ja) | 1996-11-29 | 1996-11-29 | Ｂ級出力増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10270954A true JPH10270954A (ja) | 1998-10-09 |
| JP3310890B2 JP3310890B2 (ja) | 2002-08-05 |
Family
ID=18280663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33473796A Expired - Fee Related JP3310890B2 (ja) | 1996-11-29 | 1996-11-29 | Ｂ級出力増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3310890B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010083415A (ko) * | 2000-02-12 | 2001-09-01 | 김홍기 | 모니터의 크로스 오버 왜곡 보상 회로 |
-
1996
- 1996-11-29 JP JP33473796A patent/JP3310890B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010083415A (ko) * | 2000-02-12 | 2001-09-01 | 김홍기 | 모니터의 크로스 오버 왜곡 보상 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3310890B2 (ja) | 2002-08-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |