JPH1027500A - 半導体メモリ装置の高速ディスターブテスト方法及びワードラインデコーダ - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 複数のディスターブワードラインを同時に選
択することで、高速にテストを進められるようにする。 【解決手段】 テストモードに設定したときプリデコー
ダ５内で一部のアドレス入力が無視され２本／４本／…
の複数のワードラインＷＬが選択されるようにする。こ
のとき干渉排除のためＷＬの間に一定の間隔があるよう
にする。テストは、アレイ内の全セルに“１”を書き込
んだ後それらの読み出しと検査をし、全セルに“０”を
書き込んみ、テストモードに入って選択したディスター
ブワードラインＤＷＬのセルにｎ回“０”を書き込み、
ノーマルモードに戻ってそのＤＷＬの隣のＷＬで“１”
の読み出しと検査をし、そのＤＷＬのセルを“１”に
し、以下、次のＤＷＬに対して同様に繰り返す。ｎ回の
読み出しでなく書き込みとしてもフェールメカニズムは
同様であり不良は検出されうる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に、長いテスト時間を有するディスターブテス
ト(Disturb test)の適用時間を画期的に短縮するための
ワードラインデコーダ及び高速ディスターブテスト方法
に関する。

【０００２】

【従来の技術】半導体製造技術の発達はより小さくて複
雑な回路の実現を可能にし、これにより、単位面積当た
りメモリセル(Memory cell) の数を増加させてメモリ装
置の集積度が継続して増加していく。しかし、このよう
なメモリ装置の平面的且つ垂直的な縮小は複雑で精密な
製造工程を要求し、このような工程を経て完成したメモ
リ装置は、製品の信頼度及び品質保証のために益々複雑
で長い時間を要するテストが必要になった。実際、各メ
モリセルが単純にデータ“１”または“０”を書き込ん
だり読み出すテストを通過するといって、その機能を保
障することはできない。複雑で粗密に並べられた高集積
メモリの多数のセルは相互間の作用によって不良を誘発
することができ、その相互作用の程度はメモリ構造、ア
ドレッシング(addressing)回路、基板抵抗の大きさ、メ
モリセルの特性及び構造、製造工程による変化など多様
な原因によって異なる。つまり、メモリ製品において不
良は多様な類型で現れ、このような不良をスクリーンす
るためのテストも多様で複雑になり、よって、長いテス
ト時間を要求する。

【０００３】代表的なメモリテスト方法としては、マー
チテスト(March Test)、チェッカーボード(Checker Boa
rd) テスト等が知られている。最近では、図１に示すよ
うなディスターブテストがダイナイミックＲＡＭ(Dynam
ic Random Access Memory)の不良スクリーンに非常に効
果的であることが広く用いられている。ディスターブテ
ストは、それぞれのメモリセルが全て機能的に正常動作
するが、図１のようなディスターブを加える場合、即ち
同じアドレスのデータを反復的にアクセスする場合、周
辺セルのデータを“１”から“０”に反転させるソフト
エラー(Soft Error)がスクリーンできる。ディスターブ
テストで一番重要な条件では、データ“０”がディスタ
ーブセルに貯蔵されており、且つ周囲の多数のセルが全
てデータ“１”を有する時、ワードラインを反復的に活
性化させることにある。

【０００４】次に、図２を参照して、このようなディス
ターブテストの故障メカニズム(Failure mechanism) を
簡単に説明する。図２は、ディスターブテストのメカニ
ズムを示す断面図である。

【０００５】同図に示すように、第１に、ゲート酸化膜
(Gate Oxide)１０に粒子によるシリコンピット(Silicon
Pit) ２０が発生すると、トランジスタは正常的に動作
するが、シリコンピット部分における高電場(High elec
tric field) による電子インパクトイオン化(eletron i
mpact ionization) が発生して正孔(hole)と電子が発生
する。この時、発生した正孔は基板１００側へ移動し、
基板１００から抵抗降下(ohmic drop)を発生させる。第
２に、このように部分的に高まった基板１００の電圧が
結局０Ｖに接地されたビットライン３０を順方向バイア
スにし、これにより、マイナキャリヤ(minor carrier)
の電子がビットライン３０から基板１００側へ注入され
る。第３に、前記電子が伝播して隣のデータ“１”をも
っているセルの正孔と結合してセルの漏洩電流の形態で
電流が流れ、結局ソフトエラーを誘発する。尚、長時間
ディスターブを加える場合、このような不良が段々放射
状に伝播する現象も、ビットラインから注入された電子
が放射状に拡散するのを考えれば容易く分かる。このデ
ィスターブテストの不良の検出過程をまとめてみれば、
一定のデータパターンを維持した状態でワードラインを
反復的に活性化させる場合、部分的な基板の電位上昇に
よってビットラインを順方向バイアスにするに起因す
る。ここで、不良現象とは、距離間隔を維持した２つの
同一不良が相互干渉しないということであり、なお、デ
ータ“０”を読み出したり書き込んだりするに構わずワ
ードラインを活性化させることが重要である。

【０００６】従来技術に従うディスターブテストは、同
じワードラインを反復的に活性化しなければならないの
でテストにかかる時間が非常に長いという問題点があ
る。テスト時間の短縮は、高集積メモリ生産の競争力の
確保において非常に重要なことである。半導体メモリの
制作において、メモリチップ自体の制作に必要な費用は
メモリ集積度の増加にも関わらず、製造工程の発達でほ
ぼ一定に維持されている。しかし、集積度の増加はテス
トすべきメモリセル数の増加を招き、よって、テストに
かかる時間は段々増加して、半導体メモリの全体の生産
費用のうちテストによるコスト費用が漸増している。
尚、実際、前記ディスターブテストを６４メガ(Mega)ま
たは２５６メガダイナミックＲＡＭのような高集積メモ
リに適用する場合、全体テスト時間が極めて長くなっ
て、製造コストを考慮すれば、ディスターブテストへの
適用に困り、更に、集積度の増加によってセルの密度が
高くなって同じ種類の不良が頻りに発生するという問題
点がある。

【０００７】

【発明が解決しようとする課題】従って、本発明の目的
は、半導体メモリ装置の高速ディスターブテスト方法を
提供することにある。

【０００８】本発明の他の目的は、半導体メモリ装置が
モードに応じて一つまたは複数のワードラインが選択で
きるワードラインデコーダを提供することにある。本発
明のまた他の目的は、ディスターブテストに際して複数
のワードラインを同時に選択してディスターブすること
により、ディスターブテストの時間が短縮できるディス
ターブテスト方法を提供することにある。

【０００９】本発明の更に他の目的は、複数のワードラ
インを同時に選択する場合、多くのセンスアンプが一時
に動作して過度なピーク電流が流れることが防止できる
ワードラインデコーダを提供することにある。

【００１０】本発明のなお他の目的は、半導体メモリの
複数のワードラインを選択して多数個のメモリセルへ、
同じデータ値を同一のビットラインを通じて書き込む場
合に一度の動作でデータを書き込むワードラインデコー
ダを提供することにある。

【００１１】

【課題を解決するための手段】このような目的を達成す
るために、本発明に従うと、外部アドレスの入力に応じ
てメモリセルアレイ内のメモリセルが接続されたワード
ラインの中からディスターブワードラインを選択して、
ノーマルモードまたはテストモードを決定して前記メモ
リセルの不良の可否をテストするための半導体メモリ装
置の高速ディスターブテスト方法において、前記メモリ
セルアレイ内の前記メモリセル全体に第１データを書き
込む第１過程と、前記メモリセルアレイ内のそれぞれの
前記メモリセルに書き込まれた第１データを読み出して
確認する第２過程と、複数の前記ディスターブワードラ
インに接続された全ての前記メモリセルに第２データを
書き込む第３過程と、前記第３過程における全ての前記
メモリセルから第２データを読み出して確認する第４過
程と、前記ノーマルモードとテストモードのうち、前記
ディスターブワードラインのモードをテストモードに固
定する第５過程と、複数の前記ディスターブワードライ
ンに接続された全ての前記メモリセルに第２データを多
数回書き込む第６過程と、前記第６過程後、前記モード
を前記ノーマルモードに切り替える第７過程と、全ての
前記メモリセルに対してリフレッシュを施す第８過程
と、選択された複数の前記ディスターブワードラインに
隣接するワードラインから第１データを読み出して確認
する第９過程と、複数の前記ディスターブワードライン
に接続された全てのメモリセルに第１データを書き込む
第１０過程と、前記第３過程から前記第１０過程までを
繰り返して全ての前記ワードラインに１回ずつディスタ
ーブを印加する第１１過程と、前記メモリセルアレイ全
体から第１データを読み出して確認する第１２過程と、
からなることを特徴とする。

【００１２】

【発明の実施の形態】以下、添付図面を参照して本発明
に従う好ましい実施例を詳細に説明する。なお、図面
中、同一の構成要素及び部分には、できるだけ同一な符
号及び番号を共通使用する。

【００１３】本発明と特別な関連のない特定詳細は除外
し、変更されたワードラインデコーダを中心として新し
いディスターブテストの適用順序について説明する。そ
して、メモリ装置に関する公知の技術については、当分
野における通常の知識を有する者ならば自明に分かるの
で説明は省略するものとする。

【００１４】本発明では、非常に効果的ではあるが長時
間を要するディスターブテストの適用時間を画期的に短
縮するための新しい高速ディスターブテスト方法を提示
する。従来技術によるディスターブテストは、１回に一
本のワードラインをディスターブするので、Ｗ本のワー
ドラインがある場合に各ワードラインをＮ回活性化する
と、モードＷ×Ｎ回のワードラインの活性化が必要にな
る。しかし、本発明による高速ディスターブテストで
は、高速ディスターブ選択回路をドントケア（Don't ca
re）に処理するようにして、２ａ（ａ個のアドレス入力
を無視する場合）のワードラインが同時にディスターブ
されるようにすることにより、全体のディスターブ現象
が２ａ倍短縮させ得る。

【００１５】図３は、通常のメモリ装置に用いられてい
るワードラインデコーダに対するブロック図である。同
図を参照すると、４個のアドレス入力（Ａ０〜Ａ３）を
受け、１６個の組合せの中から一本のワードラインを選
択する機能を行う。通常、デコーダの動作速度を速くす
るために、デコーディングはプリデコーダ３及び５とメ
インデコーダ７の２段階を経る。その後、前記メインデ
コーダ７から１６本のワードラインＷ０〜Ｗ１５へデコ
ードされたアドレスに活性化信号を送る。

【００１６】図４は、本発明に従うメモリ装置のプリデ
コーダの実施例図である。同図では、点線で囲まれた回
路５の部分が図３におけるプリデコーダ５に対する実施
例であり、残りの回路３の部分はプリデコーダ３を実現
したものである。変更されたプリデコーダ５内に位置し
た高速ディスターブ選択回路１００が本発明の核心部分
である。また、説明を容易くするために、図３における
メインデコーダ７の実施例を図５に示した。

【００１７】図５は、本発明に従う図３に示したメイン
デコーダの実施例図である。同図では、４個のアドレス
Ａ０〜Ａ３の入力を受けて１６本のワードラインＷ０〜
Ｗ１５の中の一本のワードラインを駆動する場合を示し
ているが、同一概念を一般的なデコーダ回路に適用し得
るのは明らかなことである。

【００１８】本発明に従うメモリ装置は２つのモードを
有する。一つはノーマルモード(Normal Mode) であっ
て、通常の読出し(Read)または書込み(Write) を行うモ
ードであり、もう一つは高速ディスターブテストのため
のテストモードであって、特定アドレスピン(Pin) の入
力を無視して複数のワードラインが選択されるように構
成されている。図４において、フリップフロップ(Flip-
Flop) ９の出力Ｑが“０”の場合にはノーマルモード、
前記出力Ｑが“１”の場合にはテストモードで動作す
る。ノーマルモードでの動作時、前記プリデコーダ３は
通常のデコーダと同一であり、一つの出力のみが選択さ
れる。プリデコーダ３とプリデコーダ５がそれぞれ４個
の場合をもつので、デコーダ７は１６個の入力組合せの
中の一つを選択する。従って、ノーマルモードでは、一
本のワードラインのみが選択されて通常のローデコーダ
（Row Decoder)で動作する。

【００１９】一方、テストモードではラインＴ０及びＴ
１が全て“１”になるので、アドレスＡ２の値に応じて
プリデコーダされたアドレスＢ０とＢ２、またはＢ１と
Ｂ３が選択される。このように出力された値が図５のデ
コーダ７に入力される場合、アドレスＣ０〜Ｃ３の値に
応じて（Ｗ０，Ｗ８）、（Ｗ１，Ｗ９）、・・・・、
（Ｗ７，Ｗ１５）のように２つのワードラインが同時に
選択される。従って、１６本のワードラインを全てディ
スターブするために、８個のアドレス組合せのみ考慮す
ればよく、全体のディスターブ時間を従来の方法に比べ
て１／２に減少させられる。もし、アドレスＡ２の入力
にもアドレスＡ３と同様に高速ディスターブ選択回路１
００加える場合、（Ｗ０，Ｗ４，Ｗ８，Ｗ１２）、（Ｗ
１，Ｗ５，Ｗ９，Ｗ１３）、・・・、（Ｗ３，Ｗ７，Ｗ
１１，Ｗ１５）のように４本のワードラインが同時に選
択される。この場合には、全体ディスターブ時間が１／
４に短縮されることができる。もう一つは、アドレスＡ
０に高速ディスターブ選択回路を加える場合には、２本
のワードラインが選択されるが、同時に選択されるワー
ドラインが隣接してディスターブされるワードライン間
に干渉現象が排除し得なくなる。

【００２０】図６は、図４に示した高速ディスターブ選
択回路でテストモードを変更するための外部信号に対す
る動作タイミング図である。テストモードの変更は、図
３に示したフリップフロップ９の値を変更してなされ
る。ローアドレスストローブ信号(Row Address Strobe
Signal) ＲＡＳが論理“ハイ(High)”から論理“ロウ(L
ow) ”にイネーブルされる以前に、カラムアドレススト
ローブ(Column Address Strobe Signal)信号ＣＡＳと書
き込みイネーブル信号(Write Enable Signal) ＷＥを論
理“ハイ”から論理“ロウ”にイネーブルさせる。これ
により、高速ディスターブ選択回路１００内のフリップ
フロップ９をイネーブルさせる。その結果、アドレス端
子の値によってフリップフロップ９の値が決定されるこ
とによりテストモードが変更可能である。

【００２１】図７は、変更されたアドレスデコーダとテ
ストモード選択機能を用いた高速ディスターブテストに
対するテスト順序を示す。第３段階３から第９段階９ま
で新しいアドレスデコーダに応じて変更された部分であ
る。しかし、第３，４，８，９段階は、従来の一本のワ
ードラインへの適用を複数のワードラインへの適用にし
たこと以外には、セルディスターブとは関係のない通常
なメモリ動作なので、変更されたテストのディスターブ
効果には影響が無い。第５乃至７段階は本発明に従う新
しい形態のテスト方法であって、従来のデータ“０”を
複数回読み出す方法から、データ“０”を複数回書き込
む書込み方法に変更された。

【００２２】しかし、ディスターブテストによる不良メ
カニズム、例えばフェールメカニズムを検討して見れ
ば、シリコンピットによって発生した正孔電流が部分的
に基板の電位を高める現象がフェールメカニズムとする
一番重要な理由である。従って、ワードラインを活性化
するための動作を読み出し“０”から書き込み“０”に
変更しても、シリコンピットによる正孔電流は変わりが
無く、同一不良が検出し得る。尚、複数のワードライン
が同時にディスターブされるが、選択されたワードライ
ンの間隔を一定に維持するようにする場合、基板の電位
が部分的に高くなる現象から隣接のワードライン間に互
いに干渉せず、干渉するとしても不良を加速化させてよ
り多くのソフトエラーを発生させる。このように選択さ
れたワードライン間の間隔を維持するためには、このよ
うにアドレスビットのうち、最上位ビットから順次に高
速ディスターブ選択回路を加えるべきである。

【００２３】以上のような本発明では、半導体メモリ装
置のディスターブテストを加速化するための変更された
ワードラインデコーダと、これを用いた高速ディスター
ブテスト方法について説明してきたが、本発明における
技術的な思想を外れない範囲内では、多様な変化及び変
形が可能なのは当分野における通常な知識を有する者な
らば明らかに分かるであろう。

【００２４】

【発明の効果】以上から述べてきたように、本発明によ
れば、高速ディスターブ選択回路を加える位置に応じて
選択されるワードラインが同じセンスアンプを動作させ
るようにして、ピーク電流が過度に流れる現象が防止で
きる。このように変更された高速ディスターブテスト
は、長時間の要するディスターブテストが画期的に短縮
させ得るという長所がある。

【図面の簡単な説明】

【図１】従来技術に従うディスターブテストの順序図。

【図２】ディスターブテストのメカニズムを示す図。

【図３】本発明に従うワードラインデコーダの全体ブロ
ック図。

【図４】本発明に従う変更されたプリデコーダの実施例
図。

【図５】図３のデコーダの実施例図。

【図６】本発明に従うテストモードの選択のための動作
タイミング図。

【図７】本発明に従う変更された高速ディスターブテス
トの順序を示す図。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 達照 大韓民国京畿道水原市勸善区細柳３洞現代 アパート102棟902号

Claims (9)

【特許請求の範囲】
1. 【請求項１】 外部アドレスの入力に応じてメモリセル
   アレイ内のメモリセルが接続されたワードラインの中か
   らディスターブワードラインを選択して、ノーマルモー
   ドまたはテストモードを決定して前記メモリセルの不良
   の可否をテストするための半導体メモリ装置の高速ディ
   スターブテスト方法において、 前記メモリセルアレイ内の前記メモリセル全体に第１デ
   ータを書き込む第１過程と、 前記メモリセルアレイ内のそれぞれの前記メモリセルに
   書き込まれた第１データを読み出して確認する第２過程
   と、 複数の前記ディスターブワードラインに接続された全て
   の前記メモリセルに第２データを書き込む第３過程と、 前記第３過程における全ての前記メモリセルから第２デ
   ータを読み出して確認する第４過程と、 前記ノーマルモードとテストモードのうち、前記ディス
   ターブワードラインのモードをテストモードに固定する
   第５過程と、 複数の前記ディスターブワードラインに接続された全て
   の前記メモリセルに第２データを多数回書き込む第６過
   程と、 前記第６過程後、前記モードを前記ノーマルモードに切
   り替える第７過程と、全ての前記メモリセルに対してリ
   フレッシュを施す第８過程と、 選択された複数の前記ディスターブワードラインに隣接
   するワードラインから第１データを読み出して確認する
   第９過程と、 複数の前記ディスターブワードラインに接続された全て
   のメモリセルに第１データを書き込む第１０過程と、 前記第３過程から前記第１０過程までを繰り返して全て
   の前記ワードラインに１回ずつディスターブを印加する
   第１１過程と、 前記メモリセルアレイ全体から第１データを読み出して
   確認する第１２過程と、を実施することを特徴とする半
   導体メモリ装置の高速ディスターブテスト方法。
2. 【請求項２】 第１１過程において、複数のワードライ
   ンを同時にディスターブすることを特徴とする請求項１
   記載の半導体メモリ装置の高速ディスターブテスト方
   法。
3. 【請求項３】 前記第１データ及び第２データがそれぞ
   れ論理“ハイ”及び論理“ロウ”であることを特徴とす
   る請求項１記載の半導体メモリ装置の高速ディスターブ
   テスト方法。
4. 【請求項４】 外部からの複数個のアドレス入力に応じ
   て論理組合せられてデコードされた信号でそれぞれの前
   記アドレスに該当するワードラインを選択する半導体メ
   モリ装置のワードラインデコーダにおいて、 前記複数個のアドレス入力のうち、折半に該当する前記
   アドレス入力に予め応じて前記論理組合せによって所定
   のアドレスを出力し、所定のディスターブテストを行う
   ためのディスターブ選択回路を有する第１プリデコーダ
   と、 前記第１プリデコーダで組合せられたアドレスを除いた
   残りの前記アドレス入力に予め応じて前記論理組合せに
   よって所定のアドレスを出力する第２プリデコーダと、 前記第１プリデコーダ及び第２プリデコーダから出力さ
   れる前記デコードされたアドレスの入力に応じてそれぞ
   れ論理組合せた前記アドレス入力の折半の個数に括られ
   たアドレス入力対にて該当ワードラインを選択するメイ
   ンデコーダと、から備えられることを特徴とする半導体
   メモリ装置のワードラインデコーダ。
5. 【請求項５】 前記第１プリデコーダがテストモードに
   固定されることを特徴とする請求項４記載の半導体メモ
   リ装置のワードラインデコーダ。
6. 【請求項６】 前記第１プリデコーダのディスターブ選
   択回路がフリップフロップ及びＮＡＮＤゲートから構成
   されることを特徴とする請求項４記載の半導体メモリ装
   置のワードラインデコーダ。
7. 【請求項７】 前記メインデコーダが、前記複数のワー
   ドラインを選択するため任意のアドレス入力を無視して
   前記複数のワードラインを同時に活性化することを特徴
   とする請求項４記載の半導体メモリ装置のワードライン
   デコーダ。
8. 【請求項８】 前記メインデコーダが複数のワードライ
   ンを同時に選択する場合、多くのセンスアンプが一時に
   動作して過度なピーク電流が流れることを防止するよう
   に、ビットラインを共有するワードラインのみ選択する
   ことを特徴とする請求項４記載の半導体メモリ装置のワ
   ードラインデコーダ。
9. 【請求項９】 前記メインデコーダが、前記複数のワー
   ドラインを選択して多数個の前記メモリセルに同じデー
   タ値を同一のビットラインを通じて書き込む場合、一回
   の動作によりデータを書き込むことを特徴とする請求項
   ４記載の半導体メモリ装置のワードラインデコーダ。