JPH10283329A - メモリ排他制御方法 - Google Patents
メモリ排他制御方法Info
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- JPH10283329A JPH10283329A JP9083636A JP8363697A JPH10283329A JP H10283329 A JPH10283329 A JP H10283329A JP 9083636 A JP9083636 A JP 9083636A JP 8363697 A JP8363697 A JP 8363697A JP H10283329 A JPH10283329 A JP H10283329A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
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- G06F13/1668—Details of memory controller
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Abstract
(57)【要約】
【課題】 従来のマルチプロセッサシステムではロード
しようとするプロセッサのメモリにあらかじめプログラ
ムが配置されたメモリが必要である。 【解決手段】 ＣＰＵ２処理手段が共有記憶装置への転
送終了した後バス制御アクセス許可フラグを設定する転
送終了設定手段とバス制御アクセス許可フラグがOFFの
あいだ、第１のＣＰＵがバス制御装置を通じて共有記憶
装置にアクセスするのを止め、バス制御アクセス許可フ
ラグがONになったとき、バス制御アクセス許可装置が第
１のＣＰＵのバス制御装置を経由し、共有記憶装置にア
クセスするのを可能とするバス制御アクセス許可装置を
備える。
しようとするプロセッサのメモリにあらかじめプログラ
ムが配置されたメモリが必要である。 【解決手段】 ＣＰＵ２処理手段が共有記憶装置への転
送終了した後バス制御アクセス許可フラグを設定する転
送終了設定手段とバス制御アクセス許可フラグがOFFの
あいだ、第１のＣＰＵがバス制御装置を通じて共有記憶
装置にアクセスするのを止め、バス制御アクセス許可フ
ラグがONになったとき、バス制御アクセス許可装置が第
１のＣＰＵのバス制御装置を経由し、共有記憶装置にア
クセスするのを可能とするバス制御アクセス許可装置を
備える。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置にお
いて、メモリ排他制御を行なう方法に関する。
いて、メモリ排他制御を行なう方法に関する。
【０００２】
【従来の技術】従来の複数のプロセッサからなる情報処
理装置において、初期プログラムロード装置およびその
方法の構成を図７に示す。図７において、１１０１は第
１のＣＰＵで、後述の共有記憶装置１１０５あるいは、
後述の第１の記憶装置１１０２にアクセスするものであ
る。１１０２は第１の記憶装置であり、第１のＣＰＵ１
１０１からアクセス可能である。１１０３は第３の記憶
装置で、あらかじめプログラムが配置された、第１の記
憶装置１１０２と異なる記憶装置であり、第１のＣＰＵ
１１０１からアクセス可能である。１１０４はバス制御
装置で、共有記憶装置１１０５と第１のＣＰＵ１１０１
あるいは共有記憶装置１１０５と後述する第２のＣＰＵ
１１０６へのバスの制御をするものである。１１０５は
共有記憶装置で、第１のＣＰＵ１１０１あるいは後述す
る第２のＣＰＵ１１０６からもアクセス可能である。１
１０６は第２のＣＰＵで、共有記憶装置１１０５あるい
は、後述する第２の記憶装置１１０８にアクセス可能で
ある。１１０７はＣＰＵ２インタフェースで、第１のＣ
ＰＵ１１０１と第２のＣＰＵ１１０６とのアクセスを相
互に制御するものである。１１０８は第２の記憶装置
で、第２のＣＰＵ１１０６からアクセス可能である。１
１０９は第１のプログラム転送手段で、第２の記憶装置
１１０８上のプログラムを共有記憶装置１１０５に転送
するものである。１１１０は転送終了変数で、共有記憶
装置１１０５への転送終了したかどうかの情報をもつ変
数で、共有記憶装置１１０５上に存在するものである。
１１１１は転送終了設定手段で、共有記憶装置への転送
が終ったら転送終了を示す変数に終了を示す値を設定す
るものである。１１１２は第２のプログラム転送手段
で、共有記憶装置１１０５上のプログラムを第１の記憶
装置１１０２に転送するものである。１１１３は転送終
了監視手段で、転送終了変数１１１０を参照し終了を示
す値が設定されていたら、第２のプログラム転送手段１
１１２を起動するものである。１１１４は第１のＣＰＵ
処理手段で、第１の記憶装置１１０２上で動作するプロ
グラムである。１１１５は第１のプロセッサで、第１の
ＣＰＵ１１０１、第１の記憶装置１１０２、第３の記憶
装置１１０３、バス制御装置１１０４、第２のＣＰＵ１
１０７から構成される。１１０６は第２のプロセッサで
第２のＣＰＵ １１１６、第２の記憶装置１１０８から
構成される。
理装置において、初期プログラムロード装置およびその
方法の構成を図７に示す。図７において、１１０１は第
１のＣＰＵで、後述の共有記憶装置１１０５あるいは、
後述の第１の記憶装置１１０２にアクセスするものであ
る。１１０２は第１の記憶装置であり、第１のＣＰＵ１
１０１からアクセス可能である。１１０３は第３の記憶
装置で、あらかじめプログラムが配置された、第１の記
憶装置１１０２と異なる記憶装置であり、第１のＣＰＵ
１１０１からアクセス可能である。１１０４はバス制御
装置で、共有記憶装置１１０５と第１のＣＰＵ１１０１
あるいは共有記憶装置１１０５と後述する第２のＣＰＵ
１１０６へのバスの制御をするものである。１１０５は
共有記憶装置で、第１のＣＰＵ１１０１あるいは後述す
る第２のＣＰＵ１１０６からもアクセス可能である。１
１０６は第２のＣＰＵで、共有記憶装置１１０５あるい
は、後述する第２の記憶装置１１０８にアクセス可能で
ある。１１０７はＣＰＵ２インタフェースで、第１のＣ
ＰＵ１１０１と第２のＣＰＵ１１０６とのアクセスを相
互に制御するものである。１１０８は第２の記憶装置
で、第２のＣＰＵ１１０６からアクセス可能である。１
１０９は第１のプログラム転送手段で、第２の記憶装置
１１０８上のプログラムを共有記憶装置１１０５に転送
するものである。１１１０は転送終了変数で、共有記憶
装置１１０５への転送終了したかどうかの情報をもつ変
数で、共有記憶装置１１０５上に存在するものである。
１１１１は転送終了設定手段で、共有記憶装置への転送
が終ったら転送終了を示す変数に終了を示す値を設定す
るものである。１１１２は第２のプログラム転送手段
で、共有記憶装置１１０５上のプログラムを第１の記憶
装置１１０２に転送するものである。１１１３は転送終
了監視手段で、転送終了変数１１１０を参照し終了を示
す値が設定されていたら、第２のプログラム転送手段１
１１２を起動するものである。１１１４は第１のＣＰＵ
処理手段で、第１の記憶装置１１０２上で動作するプロ
グラムである。１１１５は第１のプロセッサで、第１の
ＣＰＵ１１０１、第１の記憶装置１１０２、第３の記憶
装置１１０３、バス制御装置１１０４、第２のＣＰＵ１
１０７から構成される。１１０６は第２のプロセッサで
第２のＣＰＵ １１１６、第２の記憶装置１１０８から
構成される。
【０００３】前述のように構成された従来のメモリ排他
制御方法の動作を、図８のフローチャートを用いて説明
する。 ステップ１２０１：システムをリセットするとステップ
１２０２とステップ１２０５が同時に起動する。 ステップ１２０２：第２のＣＰＵが第２の記憶装置のプ
ログラムを実行する。
制御方法の動作を、図８のフローチャートを用いて説明
する。 ステップ１２０１：システムをリセットするとステップ
１２０２とステップ１２０５が同時に起動する。 ステップ１２０２：第２のＣＰＵが第２の記憶装置のプ
ログラムを実行する。
【０００４】ステップ１２０３：第２の記憶装置上の第
１のプログラム転送手段が第２の記憶装置上の第２のプ
ログラム転送手段、第１のＣＰＵ処理手段を共有記憶装
置に転送する。 ステップ１２０４：転送終了設定手段が第１のＣＰＵ処
理手段を共有記憶装置に転送し終ったことを判定し、転
送終了したことを検出したら、転送終了変数に終了を示
す値を設定する。
１のプログラム転送手段が第２の記憶装置上の第２のプ
ログラム転送手段、第１のＣＰＵ処理手段を共有記憶装
置に転送する。 ステップ１２０４：転送終了設定手段が第１のＣＰＵ処
理手段を共有記憶装置に転送し終ったことを判定し、転
送終了したことを検出したら、転送終了変数に終了を示
す値を設定する。
【０００５】ステップ１２０５：第１のＣＰＵが、あら
かじめ配置された第３の記憶装置上のプログラムを実行
する ステップ１２０６：第３の記憶装置上の転送終了監視手
段が転送終了変数を参照し、転送終了変数に終了を示す
値が設定されていたら、共有記憶装置上の第２のプログ
ラム転送手段が第１のＣＰＵ処理手段を第１の記憶装置
に転送する。
かじめ配置された第３の記憶装置上のプログラムを実行
する ステップ１２０６：第３の記憶装置上の転送終了監視手
段が転送終了変数を参照し、転送終了変数に終了を示す
値が設定されていたら、共有記憶装置上の第２のプログ
ラム転送手段が第１のＣＰＵ処理手段を第１の記憶装置
に転送する。
【０００６】ステップ１２０７：共有記憶装置上の第２
のプログラム転送手段が第１のＣＰＵ処理手段を第１の
記憶装置に転送し終ったら、第１のＣＰＵ処理手段を起
動する。 以上のように動作する従来の情報処理装置における具体
的な動作を次に説明する。 （１３０１）いま、システムの初期状態での従来の各処
理手段の配置が図９のとおりであったとする。
のプログラム転送手段が第１のＣＰＵ処理手段を第１の
記憶装置に転送し終ったら、第１のＣＰＵ処理手段を起
動する。 以上のように動作する従来の情報処理装置における具体
的な動作を次に説明する。 （１３０１）いま、システムの初期状態での従来の各処
理手段の配置が図９のとおりであったとする。
【０００７】図９によると、第１のプログラム転送手
段、転送終了設定手段、第２のプログラム転送手段、第
１のＣＰＵ処理手段が第２の記憶装置上に格納されてお
り、第３の記憶装置上にあらかじめ転送終了監視手段が
格納されており、共有記憶装置、第１の記憶装置上には
何も格納されていないとする。 （１３０２）システムをリセットするとステップ１２０
２とステップ１２０５が同時に起動する。
段、転送終了設定手段、第２のプログラム転送手段、第
１のＣＰＵ処理手段が第２の記憶装置上に格納されてお
り、第３の記憶装置上にあらかじめ転送終了監視手段が
格納されており、共有記憶装置、第１の記憶装置上には
何も格納されていないとする。 （１３０２）システムをリセットするとステップ１２０
２とステップ１２０５が同時に起動する。
【０００８】これにより、第２のＣＰＵによって第１の
プログラム転送手段が起動され、第２のプログラム転送
手段、第１のＣＰＵ処理手段を転送する。 （１３０３）ステップ１２０５によって、転送終了監視
手段が起動し、転送終了変数を参照する。まだ転送終了
変数に終了を示す値１が設定されないので転送終了監視
手段の実行を繰り返す。 （１３０４）第２のＣＰＵが第２のプログラム転送手
段、第１のＣＰＵ処理手段を共有記憶装置に転送し終る
と、転送終了変数に終了を示す１が設定され、図１０と
なる。 （１３０５）転送終了変数に１に設定されたので、第１
のＣＰＵが第２のプログラム転送手段を起動し、第１の
ＣＰＵ処理手段が第１の記憶装置に転送され、図１１と
なる。
プログラム転送手段が起動され、第２のプログラム転送
手段、第１のＣＰＵ処理手段を転送する。 （１３０３）ステップ１２０５によって、転送終了監視
手段が起動し、転送終了変数を参照する。まだ転送終了
変数に終了を示す値１が設定されないので転送終了監視
手段の実行を繰り返す。 （１３０４）第２のＣＰＵが第２のプログラム転送手
段、第１のＣＰＵ処理手段を共有記憶装置に転送し終る
と、転送終了変数に終了を示す１が設定され、図１０と
なる。 （１３０５）転送終了変数に１に設定されたので、第１
のＣＰＵが第２のプログラム転送手段を起動し、第１の
ＣＰＵ処理手段が第１の記憶装置に転送され、図１１と
なる。
【０００９】このとき、第２のプログラム転送手段は、
それぞれ共有記憶装置上の先頭アドレス0x80000000、転
送すべきプログラムのサイズ0x01000040、第１の記憶装
置上の先頭アドレス0x40001000という固定値が実際のプ
ログラム上に書き込まれており、その分だけ転送を行
う。 （１３０６）ステップ１２０７により第１のＣＰＵ処理
手段を起動する。
それぞれ共有記憶装置上の先頭アドレス0x80000000、転
送すべきプログラムのサイズ0x01000040、第１の記憶装
置上の先頭アドレス0x40001000という固定値が実際のプ
ログラム上に書き込まれており、その分だけ転送を行
う。 （１３０６）ステップ１２０７により第１のＣＰＵ処理
手段を起動する。
【００１０】
【発明が解決しようとする課題】従来例では、第１の記
憶装置と、第１の記憶装置とは別の、あらかじめプログ
ラムが配置された第３の記憶装置を設ける必要があっ
た。また、プログラムを共有記憶装置から第２の記憶装
置に転送する時、プログラムのサイズと、転送前のプロ
グラムが配置されているアドレス、転送後のプログラム
が配置されているアドレスの情報をあらかじめ求めて、
プログラムの中に定数として記述する必要があった。
憶装置と、第１の記憶装置とは別の、あらかじめプログ
ラムが配置された第３の記憶装置を設ける必要があっ
た。また、プログラムを共有記憶装置から第２の記憶装
置に転送する時、プログラムのサイズと、転送前のプロ
グラムが配置されているアドレス、転送後のプログラム
が配置されているアドレスの情報をあらかじめ求めて、
プログラムの中に定数として記述する必要があった。
【００１１】このような課題に鑑み、本発明は、情報処
理装置において、あらかじめプログラムが配置された第
３の記憶装置を設けることなしに、第１のＣＰＵがプロ
グラムロード可能なメモリ排他制御方法を提供すること
を目的とする。
理装置において、あらかじめプログラムが配置された第
３の記憶装置を設けることなしに、第１のＣＰＵがプロ
グラムロード可能なメモリ排他制御方法を提供すること
を目的とする。
【００１２】
【課題を解決するための手段】上記の課題を解決するた
め、本発明のメモリ排他制御方法は、第１のＣＰＵから
共有記憶装置へのアクセス許可するかアクセス禁止する
かを示すバス制御アクセス許可フラグを備え、第１のプ
ログラム転送手段が共有記憶装置への転送を終了したら
バス制御アクセス許可フラグを設定する転送終了設定手
段とバス制御アクセス許可フラグがOFFのあいだ、第１
のＣＰＵがバス制御装置を通じて共有記憶装置にアクセ
スするのを止め、バス制御アクセス許可フラグがONにな
ったとき、バス制御アクセス許可装置が第１のＣＰＵの
バス制御装置を経由し、共有記憶装置にアクセスするの
を可能とするバス制御アクセス許可装置を備える。
め、本発明のメモリ排他制御方法は、第１のＣＰＵから
共有記憶装置へのアクセス許可するかアクセス禁止する
かを示すバス制御アクセス許可フラグを備え、第１のプ
ログラム転送手段が共有記憶装置への転送を終了したら
バス制御アクセス許可フラグを設定する転送終了設定手
段とバス制御アクセス許可フラグがOFFのあいだ、第１
のＣＰＵがバス制御装置を通じて共有記憶装置にアクセ
スするのを止め、バス制御アクセス許可フラグがONにな
ったとき、バス制御アクセス許可装置が第１のＣＰＵの
バス制御装置を経由し、共有記憶装置にアクセスするの
を可能とするバス制御アクセス許可装置を備える。
【００１３】オーバーレイテーブルから転送すべきプロ
グラムのサイズ、共有記憶装置上の先頭アドレス、第１
の記憶装置上の先頭アドレスを取得するオーバーレイテ
ーブル検出手段とオーバーレイテーブル検出手段が取得
した、転送すべきプログラムのサイズ、共有記憶装置上
の先頭アドレス、第１の記憶装置上の先頭アドレスの情
報をもとに第１の記憶装置に転送する第２のプログラム
転送手段を備える。
グラムのサイズ、共有記憶装置上の先頭アドレス、第１
の記憶装置上の先頭アドレスを取得するオーバーレイテ
ーブル検出手段とオーバーレイテーブル検出手段が取得
した、転送すべきプログラムのサイズ、共有記憶装置上
の先頭アドレス、第１の記憶装置上の先頭アドレスの情
報をもとに第１の記憶装置に転送する第２のプログラム
転送手段を備える。
【００１４】
【発明の実施の形態】以下、本発明のメモリ排他制御方
法の一実施例を説明する。図１は本発明の実施例におけ
るメモリ排他制御方法の構成図を示すものである。図１
において、１０１は第１のＣＰＵで、後述の共有記憶装
置１０５あるいは、第１の記憶装置１０２にアクセスす
るものである。１０２は第１の記憶装置であり、第１の
ＣＰＵ１０１がアクセス可能である。１０３はバス制御
装置で、第１のＣＰＵ１０１からのアクセスする信号、
あるいは後述の第２のＣＰＵ１０６からアクセスする信
号により、第１のＣＰＵ１０１から共有記憶装置１０５
へのアクセスあるいは第２のＣＰＵ１０６から共有記憶
装置１０５へのアクセスするバスの制御をするものであ
る。１０４はバス制御アクセス許可装置で、バス制御ア
クセス許可フラグがONになれば、バス制御装置１０３を
経由した共有記憶装置１０５へのアクセスを許可するも
のである。１０５は共有記憶装置で、第１のＣＰＵ１０
１あるいは第２のＣＰＵ１０６からもアクセスすること
が可能である。１０６は第２のＣＰＵで、共有記憶装置
１０５あるいは、第２の記憶装置１０７にアクセスする
ものである。１０７は第２の記憶装置で、第２のＣＰＵ
１０６がアクセス可能である。後述の第１のプログラム
転送手段１０９、転送終了設定手段１１０、第２のプロ
グラム転送手段１１１、オーバーレイテーブル検出手段
１１３はシステム起動前には第２の記憶装置に格納され
ている。１０８はＣＰＵ２インタフェースで、このイン
タフェースを経由してバス制御装置１０３とバス制御ア
クセス許可装置１０４を制御するものである。１０９は
第１のプログラム転送手段で、第２の記憶装置１０７上
のプログラムを共有記憶装置１０５に転送するものであ
る。１１０は転送終了設定手段で、共有記憶装置１０５
への転送が終ったらバス制御アクセス許可フラグをONに
するものである。１１１は第２のプログラム転送手段
で、共有記憶装置１０５上のプログラムを第１の記憶装
置１０２に転送するものである。１１２はオーバーレイ
テーブルで、プログラムを区別する情報、プログラムの
サイズ、複数の記憶装置上での先頭アドレス情報が格納
されている。１１３はオーバーレイテーブル検出手段
で、オーバーレイテーブルから転送すべきプログラムの
サイズ、共有記憶装置１０５上の先頭アドレス、第１の
記憶装置１０２上の先頭アドレスを取得するものであ
る。１１４はＣＰＵ１処理手段で、第１の記憶装置１０
２上で動作するプログラムである。１１５は第１のプロ
セッサで、第１の第１のＣＰＵ０１、第１の記憶装置１
０２、バス制御装置１０３、バス制御アクセス許可装置
１０４、ＣＰＵ２インタフェース１０８から構成され
る。１１６は第２のプロセッサで第２のＣＰＵ１０６、
第２の記憶装置１０７から構成される。
法の一実施例を説明する。図１は本発明の実施例におけ
るメモリ排他制御方法の構成図を示すものである。図１
において、１０１は第１のＣＰＵで、後述の共有記憶装
置１０５あるいは、第１の記憶装置１０２にアクセスす
るものである。１０２は第１の記憶装置であり、第１の
ＣＰＵ１０１がアクセス可能である。１０３はバス制御
装置で、第１のＣＰＵ１０１からのアクセスする信号、
あるいは後述の第２のＣＰＵ１０６からアクセスする信
号により、第１のＣＰＵ１０１から共有記憶装置１０５
へのアクセスあるいは第２のＣＰＵ１０６から共有記憶
装置１０５へのアクセスするバスの制御をするものであ
る。１０４はバス制御アクセス許可装置で、バス制御ア
クセス許可フラグがONになれば、バス制御装置１０３を
経由した共有記憶装置１０５へのアクセスを許可するも
のである。１０５は共有記憶装置で、第１のＣＰＵ１０
１あるいは第２のＣＰＵ１０６からもアクセスすること
が可能である。１０６は第２のＣＰＵで、共有記憶装置
１０５あるいは、第２の記憶装置１０７にアクセスする
ものである。１０７は第２の記憶装置で、第２のＣＰＵ
１０６がアクセス可能である。後述の第１のプログラム
転送手段１０９、転送終了設定手段１１０、第２のプロ
グラム転送手段１１１、オーバーレイテーブル検出手段
１１３はシステム起動前には第２の記憶装置に格納され
ている。１０８はＣＰＵ２インタフェースで、このイン
タフェースを経由してバス制御装置１０３とバス制御ア
クセス許可装置１０４を制御するものである。１０９は
第１のプログラム転送手段で、第２の記憶装置１０７上
のプログラムを共有記憶装置１０５に転送するものであ
る。１１０は転送終了設定手段で、共有記憶装置１０５
への転送が終ったらバス制御アクセス許可フラグをONに
するものである。１１１は第２のプログラム転送手段
で、共有記憶装置１０５上のプログラムを第１の記憶装
置１０２に転送するものである。１１２はオーバーレイ
テーブルで、プログラムを区別する情報、プログラムの
サイズ、複数の記憶装置上での先頭アドレス情報が格納
されている。１１３はオーバーレイテーブル検出手段
で、オーバーレイテーブルから転送すべきプログラムの
サイズ、共有記憶装置１０５上の先頭アドレス、第１の
記憶装置１０２上の先頭アドレスを取得するものであ
る。１１４はＣＰＵ１処理手段で、第１の記憶装置１０
２上で動作するプログラムである。１１５は第１のプロ
セッサで、第１の第１のＣＰＵ０１、第１の記憶装置１
０２、バス制御装置１０３、バス制御アクセス許可装置
１０４、ＣＰＵ２インタフェース１０８から構成され
る。１１６は第２のプロセッサで第２のＣＰＵ１０６、
第２の記憶装置１０７から構成される。
【００１５】前述のように構成された本実施例のメモリ
排他制御方法の動作を、図２のフローチャートを用いて
説明する。 ステップ２０１：システムをリセットにする。 ステップ２０２：ステップ２０５を同時に起動する。 ステップ２０２：第２のＣＰＵが第２の記憶装置のプロ
グラムを実行する。
排他制御方法の動作を、図２のフローチャートを用いて
説明する。 ステップ２０１：システムをリセットにする。 ステップ２０２：ステップ２０５を同時に起動する。 ステップ２０２：第２のＣＰＵが第２の記憶装置のプロ
グラムを実行する。
【００１６】ステップ２０３：第２の記憶装置上の第１
のプログラム転送手段が、オーバーレイテーブル検出手
段、第２のプログラム転送手段を共有記憶装置に転送す
る。 ステップ２０４：転送終了設定手段が、オーバーレイテ
ーブル検出手段、第２のプログラム転送手段を共有記憶
装置に転送し終ったことを判定し、転送終了したことを
検出したら、バス制御アクセス許可フラグONを設定す
る。
のプログラム転送手段が、オーバーレイテーブル検出手
段、第２のプログラム転送手段を共有記憶装置に転送す
る。 ステップ２０４：転送終了設定手段が、オーバーレイテ
ーブル検出手段、第２のプログラム転送手段を共有記憶
装置に転送し終ったことを判定し、転送終了したことを
検出したら、バス制御アクセス許可フラグONを設定す
る。
【００１７】ステップ２０５：バス制御アクセス許可装
置が、バス制御アクセス許可フラグを参照し、バス制御
アクセス許可フラグONが設定されていたら、第１のＣＰ
Ｕがバス制御装置へアクセスすることを許可する。 ステップ２０６：第１のＣＰＵがバス制御装置を経由し
て、共有記憶装置上のオーバーレイテーブル検出手段を
起動する。
置が、バス制御アクセス許可フラグを参照し、バス制御
アクセス許可フラグONが設定されていたら、第１のＣＰ
Ｕがバス制御装置へアクセスすることを許可する。 ステップ２０６：第１のＣＰＵがバス制御装置を経由し
て、共有記憶装置上のオーバーレイテーブル検出手段を
起動する。
【００１８】ステップ２０７：オーバーレイテーブル検
出手段が、オーバーレイテーブルから転送すべきプログ
ラムのサイズ、共有記憶装置上の先頭アドレス、第１の
記憶装置上の先頭アドレスを取得し、第２のプログラム
転送手段を起動する。 ステップ２０８：第２のプログラム転送手段が、オーバ
ーレイテーブル検出手段が取得したオーバーレイテーブ
ルから転送すべきＣＰＵ１処理手段のサイズ、共有記憶
装置上の先頭アドレス、第１の記憶装置上の先頭アドレ
スの情報をもとに、共有記憶上の先頭アドレスから第１
の記憶装置上の先頭アドレスへ転送すべきＣＰＵ１処理
手段のサイズだけ転送すべきＣＰＵ１処理手段を第１の
記憶装置に転送する。
出手段が、オーバーレイテーブルから転送すべきプログ
ラムのサイズ、共有記憶装置上の先頭アドレス、第１の
記憶装置上の先頭アドレスを取得し、第２のプログラム
転送手段を起動する。 ステップ２０８：第２のプログラム転送手段が、オーバ
ーレイテーブル検出手段が取得したオーバーレイテーブ
ルから転送すべきＣＰＵ１処理手段のサイズ、共有記憶
装置上の先頭アドレス、第１の記憶装置上の先頭アドレ
スの情報をもとに、共有記憶上の先頭アドレスから第１
の記憶装置上の先頭アドレスへ転送すべきＣＰＵ１処理
手段のサイズだけ転送すべきＣＰＵ１処理手段を第１の
記憶装置に転送する。
【００１９】ステップ２０９：第２のプログラム転送手
段がＣＰＵ１処理手段を第１の記憶装置に転送し終った
ら、ＣＰＵ１処理手段を起動する。 以上のように動作する本実施例のメモリ排他制御方法に
おける具体的な動作を次に説明する。 （１０１）いま、共有記憶装置転送処理手段、第２のプ
ログラム転送手段は第２の記憶装置上に格納されてお
り、共有記憶装置、第１の記憶装置には何も格納されて
おらず、各処理手段の配置は図６の状態となっていると
する。第２の記憶装置のアドレスは００００００００番
地から、共有記憶装置のアドレスは８０００００００番
地から、第１の記憶装置のアドレスは４０００００００
番地から割り当てられている。 （１０２）システムリセットにするとステップ２０２、
ステップ２０５が同時に起動する。 （１０３）ステップ２０２により、第２のＣＰＵが第２
の記憶装置のプログラムを起動する。 （１０６）第２のＣＰＵが第１のプログラム転送手段を
起動する。これにより、オーバーレイテーブル検出手
段、第２のプログラム転送手段を共有記憶装置に転送
し、図４の状態となる。図４は各処理手段の配置がどの
記憶装置に配置されているかを示す。 （１０７）転送終了したので第２のＣＰＵが転送終了設
定手段を起動し、バス制御アクセス許可フラグONを設定
する。 （１０８）バス制御アクセス許可フラグONが設定された
ので、バス制御アクセス許可装置がバス制御アクセス許
可フラグを参照し、バス制御アクセス許可装置が第１の
ＣＰＵがバス制御装置をへアクセスすることを許可す
る。 （１０９）バス制御装置へのアクセスが可能になったの
で第１のＣＰＵが共有記憶装置上のオーバーレイテーブ
ル検索手段を起動する。 （１１０）オーバーレイテーブル検索手段が図３のオー
バレイテーブルから、サイズ情報、共有記憶装置上のア
ドレス情報、第１の記憶装置上のアドレス情報を取得す
る。
段がＣＰＵ１処理手段を第１の記憶装置に転送し終った
ら、ＣＰＵ１処理手段を起動する。 以上のように動作する本実施例のメモリ排他制御方法に
おける具体的な動作を次に説明する。 （１０１）いま、共有記憶装置転送処理手段、第２のプ
ログラム転送手段は第２の記憶装置上に格納されてお
り、共有記憶装置、第１の記憶装置には何も格納されて
おらず、各処理手段の配置は図６の状態となっていると
する。第２の記憶装置のアドレスは００００００００番
地から、共有記憶装置のアドレスは８０００００００番
地から、第１の記憶装置のアドレスは４０００００００
番地から割り当てられている。 （１０２）システムリセットにするとステップ２０２、
ステップ２０５が同時に起動する。 （１０３）ステップ２０２により、第２のＣＰＵが第２
の記憶装置のプログラムを起動する。 （１０６）第２のＣＰＵが第１のプログラム転送手段を
起動する。これにより、オーバーレイテーブル検出手
段、第２のプログラム転送手段を共有記憶装置に転送
し、図４の状態となる。図４は各処理手段の配置がどの
記憶装置に配置されているかを示す。 （１０７）転送終了したので第２のＣＰＵが転送終了設
定手段を起動し、バス制御アクセス許可フラグONを設定
する。 （１０８）バス制御アクセス許可フラグONが設定された
ので、バス制御アクセス許可装置がバス制御アクセス許
可フラグを参照し、バス制御アクセス許可装置が第１の
ＣＰＵがバス制御装置をへアクセスすることを許可す
る。 （１０９）バス制御装置へのアクセスが可能になったの
で第１のＣＰＵが共有記憶装置上のオーバーレイテーブ
ル検索手段を起動する。 （１１０）オーバーレイテーブル検索手段が図３のオー
バレイテーブルから、サイズ情報、共有記憶装置上のア
ドレス情報、第１の記憶装置上のアドレス情報を取得す
る。
【００２０】その結果、サイズ情報０x４０、共有記憶
上のアドレス０x８０００００５４第１の記憶装置上の
アドレス０x４００００００８を得る。 （１１１）第１のＣＰＵが第２のプログラム転送手段を
起動する。このとき、オーバーレイテーブル検索手段が
取得したサイズ情報、共有記憶装置上のアドレス情報を
もとに、共有記憶装置上のアドレスから第１の記憶装置
上のアドレスへ、サイズ情報分だけ第１の記憶装置に転
送し、その結果図５の状態となる。
上のアドレス０x８０００００５４第１の記憶装置上の
アドレス０x４００００００８を得る。 （１１１）第１のＣＰＵが第２のプログラム転送手段を
起動する。このとき、オーバーレイテーブル検索手段が
取得したサイズ情報、共有記憶装置上のアドレス情報を
もとに、共有記憶装置上のアドレスから第１の記憶装置
上のアドレスへ、サイズ情報分だけ第１の記憶装置に転
送し、その結果図５の状態となる。
【００２１】図５は各処理手段の配置がどの記憶装置に
配置されているかを示す。 （１１２）第１の記憶装置への転送が終ったら、ＣＰＵ
１処理手段を起動する。
配置されているかを示す。 （１１２）第１の記憶装置への転送が終ったら、ＣＰＵ
１処理手段を起動する。
【００２２】
【発明の効果】従来では２つ以上のＣＰＵ構成のマルチ
プロセッサシステムでは、ＣＰＵ１処理手段を第１の記
憶装置に転送する時、転送し終るまで、第１のＣＰＵが
第１の記憶装置へアクセスするのを避けなければなら
ず、転送終了するまでループする処理をシステムの初期
状態で、あらかじめ第３の記憶装置に格納しておかなけ
ればならなかった。
プロセッサシステムでは、ＣＰＵ１処理手段を第１の記
憶装置に転送する時、転送し終るまで、第１のＣＰＵが
第１の記憶装置へアクセスするのを避けなければなら
ず、転送終了するまでループする処理をシステムの初期
状態で、あらかじめ第３の記憶装置に格納しておかなけ
ればならなかった。
【００２３】本発明は、マルチプロセッサシステムにお
いて、転送終了設定手段が、バス制御アクセス許可フラ
グを設定し、バス制御アクセス許可装置がバス制御アク
セス許可フラグがOFFのあいだ、第１のＣＰＵがバス制
御装置を通じて共有記憶装置にアクセスするのを止め、
バス制御アクセス許可フラグがONになったとき、バス制
御アクセス許可装置が第１のＣＰＵのバス制御装置を経
由し、共有記憶装置にアクセスする方法により、あらか
じめプログラムを第３の記憶装置を設けなくても第１の
ＣＰＵのみアクセス可能な空間に転送することができ、
マルチプロセッサシステムにおいてメモリ排他制御が可
能となる。
いて、転送終了設定手段が、バス制御アクセス許可フラ
グを設定し、バス制御アクセス許可装置がバス制御アク
セス許可フラグがOFFのあいだ、第１のＣＰＵがバス制
御装置を通じて共有記憶装置にアクセスするのを止め、
バス制御アクセス許可フラグがONになったとき、バス制
御アクセス許可装置が第１のＣＰＵのバス制御装置を経
由し、共有記憶装置にアクセスする方法により、あらか
じめプログラムを第３の記憶装置を設けなくても第１の
ＣＰＵのみアクセス可能な空間に転送することができ、
マルチプロセッサシステムにおいてメモリ排他制御が可
能となる。
【図１】本発明のメモリ排他制御方法の構成図
【図２】本発明のメモリ排他制御方法のフロー図
【図３】実施例のオーバーレイテーブルを示す図
【図４】システム初期状態での各処理手段の配置を示す
図
図
【図５】共有記憶装置転送後の各処理手段の配置を示す
図
図
【図６】第１の記憶装置転送後の各処理手段の配置を示
す図
す図
【図７】従来のメモリ排他制御方法の構成図
【図８】従来のメモリ排他制御方法のフロー図
【図９】従来のシステム初期状態での各処理手段の配置
を示す図
を示す図
【図１０】従来の共有記憶装置転送後の各処理手段の配
置を示す図
置を示す図
【図１１】従来の第１の記憶装置転送後の各処理手段の
配置を示す図
配置を示す図
フロントページの続き (72)発明者 書上 透 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (4)
- 【請求項１】複数のプロセッサからなるマルチプロセッ
サシステムで、第１のプロセッサと、前記第１のプロセ
ッサからのみアクセス可能な第１の記憶装置と、共通に
アクセス可能な共有記憶装置とを備えた情報処理装置に
おいて、共有記憶装置から第１の記憶装置へアクセスす
るメモリ排他制御方法であって、第１のプロセッサから
共有記憶装置へのアクセス許可するかアクセス禁止する
かを示すバス制御アクセス許可フラグを備え、バス制御
アクセス許可フラグをもちいて、第１のＣＰＵ処理装置
が共有記憶装置にアクセス許可するかあるいは、アクセ
ス禁止するバス制御アクセス許可装置を備えたことを特
徴とするメモリ排他制御方法。 - 【請求項２】１つのプログラムに対し複数の先頭アドレ
ス情報をもつ、情報の組が複数存在するオーバーレイテ
ーブルと、オーバーレイテーブルから、指定されたプロ
グラムのサイズ、指定された転送元の記憶装置上の先頭
アドレス、指定された転送先の記憶装置上の先頭アドレ
スを取得するオーバーレイテーブル検出手段と、オーバ
ーレイテーブル検出手段が取得した、プログラムのサイ
ズ、転送元の記憶装置上の先頭アドレス、転送先の記憶
装置上の先頭アドレス情報をもとに転送元の記憶装置か
ら転送先の記憶装置へ転送するプログラム転送手段を備
えたメモリ排他制御方法。 - 【請求項３】前記バス制御アクセス許可フラグがOFFの
とき、共有記憶装置にプログラムを転送する第１のプロ
グラム転送手段と、前記第１のプログラム転送手段が共
有記憶装置への転送終了後、前記バス制御アクセス許可
フラグをONにする転送終了設定手段を備えたことを特徴
とする請求項１記載のメモリ排他制御方法。 - 【請求項４】前記バス制御アクセス許可フラグがONのと
き、プログラムを共有記憶装置から第１の記憶装置へ転
送する第２の転送処理手段を備えたことを特徴とする請
求項３記載のメモリ排他制御方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9083636A JPH10283329A (ja) | 1997-04-02 | 1997-04-02 | メモリ排他制御方法 |
| US09/049,108 US6233663B1 (en) | 1997-04-02 | 1998-03-27 | Memory exclusive control device and method therefor |
| DE69826549T DE69826549T2 (de) | 1997-04-02 | 1998-03-31 | Speicher-exklusive Steuervorrichtung und Verfahren dazu |
| EP98302477A EP0869427B1 (en) | 1997-04-02 | 1998-03-31 | Memory exclusive control device and method therefor |
| CN98101143A CN1108554C (zh) | 1997-04-02 | 1998-04-02 | 存储器专用控制器件和方法 |
| KR1019980011563A KR100290291B1 (ko) | 1997-04-02 | 1998-04-02 | 메모리배타제어장치및이의방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9083636A JPH10283329A (ja) | 1997-04-02 | 1997-04-02 | メモリ排他制御方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004265144A Division JP2005038444A (ja) | 2004-09-13 | 2004-09-13 | メモリ排他制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10283329A true JPH10283329A (ja) | 1998-10-23 |
Family
ID=13807960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9083636A Pending JPH10283329A (ja) | 1997-04-02 | 1997-04-02 | メモリ排他制御方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6233663B1 (ja) |
| EP (1) | EP0869427B1 (ja) |
| JP (1) | JPH10283329A (ja) |
| KR (1) | KR100290291B1 (ja) |
| CN (1) | CN1108554C (ja) |
| DE (1) | DE69826549T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6370596B1 (en) * | 1999-08-03 | 2002-04-09 | Chameleon Systems, Inc. | Logic flag registers for monitoring processing system events |
| US7376950B2 (en) * | 2002-05-08 | 2008-05-20 | Intel Corporation | Signal aggregation |
| JP4814617B2 (ja) * | 2005-11-01 | 2011-11-16 | 株式会社日立製作所 | ストレージシステム |
| JP6493318B2 (ja) | 2016-06-24 | 2019-04-03 | 株式会社デンソー | データ処理システム |
| CN108959133B (zh) * | 2017-05-22 | 2021-12-10 | 扬智科技股份有限公司 | 可共用存储器的电路结构与数字视频转换装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4698753A (en) * | 1982-11-09 | 1987-10-06 | Texas Instruments Incorporated | Multiprocessor interface device |
| JPS60238920A (ja) * | 1984-05-11 | 1985-11-27 | Fanuc Ltd | メモリのデ−タ保持回路 |
| DE3639571A1 (de) | 1986-11-20 | 1988-06-01 | Standard Elektrik Lorenz Ag | Verfahren und schaltungsanordnung zum urladen eines zweitrechners |
| US5065343A (en) * | 1988-03-31 | 1991-11-12 | Yokogawa Electric Corporation | Graphic display system for process control using a plurality of displays connected to a common processor and using an fifo buffer |
| US5119480A (en) * | 1989-11-13 | 1992-06-02 | International Business Machines Corporation | Bus master interface circuit with transparent preemption of a data transfer operation |
| JPH05210640A (ja) | 1992-01-31 | 1993-08-20 | Hitachi Ltd | マルチプロセッサシステム |
| FR2687487B1 (fr) | 1992-02-19 | 1996-12-20 | Alcatel Business Systems | Systeme de partage de temps d'acces a une memoire partagee entre un processeur et d'autres applications. |
| JPH0887481A (ja) | 1994-09-19 | 1996-04-02 | Hitachi Ltd | マルチプロセッサボードの立ち上げ方法 |
-
1997
- 1997-04-02 JP JP9083636A patent/JPH10283329A/ja active Pending
-
1998
- 1998-03-27 US US09/049,108 patent/US6233663B1/en not_active Expired - Lifetime
- 1998-03-31 EP EP98302477A patent/EP0869427B1/en not_active Expired - Lifetime
- 1998-03-31 DE DE69826549T patent/DE69826549T2/de not_active Expired - Lifetime
- 1998-04-02 CN CN98101143A patent/CN1108554C/zh not_active Expired - Lifetime
- 1998-04-02 KR KR1019980011563A patent/KR100290291B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69826549T2 (de) | 2005-10-13 |
| EP0869427B1 (en) | 2004-09-29 |
| DE69826549D1 (de) | 2004-11-04 |
| KR19980080999A (ko) | 1998-11-25 |
| EP0869427A2 (en) | 1998-10-07 |
| US6233663B1 (en) | 2001-05-15 |
| EP0869427A3 (en) | 1999-11-17 |
| KR100290291B1 (ko) | 2001-05-15 |
| CN1195134A (zh) | 1998-10-07 |
| CN1108554C (zh) | 2003-05-14 |
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