JPH10290155A - ロジック処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 マスクＲＯＭを使用せずに、ロジック処理の
内容を容易に修正あるいは変更することが可能な、ＣＰ
Ｕから制御可能なロジック処理装置を提供する。 【解決手段】 入力信号に対して所定のロジック処理結
果を出力するハード・ワイアード・ロジック回路１と、
そのロジック処理を代行できるスタティックＲＡＭ２と
を、セレクタ３によって入力信号を、セレクタ４によっ
て出力信号をそれぞれ選択できるように設ける。そし
て、ＣＰＵアドレスをＲＡＭ２に入力させたとき、その
ＲＡＭ２にＣＰＵデータバスを通じてロジック処理用の
修正データを書き込めるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＣＰＵから制御
可能なロジック処理装置に関し、特にＣＰＵコアによる
マイクロコード制御部とハード・ワイアード・ロジック
回路とを有するＡＳＩＣ等の集積回路に関する。

【０００２】

【従来の技術】近年、１チップのマイクロコンピュータ
や、特定用途向けの集積回路であるＡＳＩＣなどのロジ
ック（論理）処理機能を有する集積回路が、各種電子機
器や産業機器、ＯＡ機器などに広範に使用されるように
なっている。例えば、多数の複写機と管理センターのホ
ストコンピュータとを通信回線を介して接続し、各複写
機でトラブルが発生した時にそれをホスト側へ自動的に
通知して遠隔診断できるようにしたシステムが開発され
たが、その場合にも各複写機の制御部に、その遠隔診断
に必要な機能を実行するためのＡＳＩＣを搭載してい
る。

【０００３】このような集積回路の多くは、ＣＰＵ（中
央処理装置），ＲＡＭ，ＲＯＭ，及びハード・ワイアー
ド・ロジック回路等によって構成されている。そして、
高速で論理演算を行なうためのハード・ワイアード・ロ
ジック回路は、複雑な記述を行なっても、最近の論理合
成技術により大幅に圧縮して回路構成することが可能で
ある。したがって、同じロジック処理装置としての集積
回路を大量に生産する場合には、安価に提供できる。

【０００４】

【発明が解決しようとする課題】しかし、このようなハ
ード・ワイアード・ロジック回路は、チップを一度構成
してしまうと修正することが不可能であり、修正が必要
になったときには再びチップ自体を作り直さなくてはな
らない。そのため、特に新しいＡＳＩＣを設計して作成
するときなどには、ロジックを度々修正する必要がある
ため、非常に非効率的であり、不経済であった。また、
チップ完成後にロジック回路に不都合が生じて修正を要
したり、機能変更等を行ないたい場合があっても、それ
を簡単に行なうことができなかった。

【０００５】一方、複数の入力に対して特定の出力を得
るロジック処理装置としては、マスクＲＯＭを使用する
こともできる。マスクＲＯＭの場合には、比較的簡単に
内容を修正することが可能であるから、上述した問題を
解決することが可能であるが、論理圧縮が不可能である
ため、チップが大型になり、さらに製造時にマスク工程
が追加されるため、コストアップになるという問題があ
った。

【０００６】この発明は、このような現状に鑑みてなさ
れたものであり、マスクＲＯＭを使用せずに、ロジック
処理の内容を容易に修正あるいは変更することが可能
な、ＣＰＵから制御可能なロジック処理装置を提供する
ことを目的とする。

【０００７】

【課題を解決するための手段】この発明はＣＰＵから制
御可能なロジック処理装置であって、上記の目的を達成
するため、入力信号に対して所定のロジック処理結果を
出力するハード・ワイアード・ロジック回路（以下単に
「ロジック回路」という）と、入力信号に対して予め書
き込まれたデータに応じたロジック処理結果を出力する
スタティックＲＡＭ（以下単に「ＲＡＭ」という）と、
入力信号とＣＰＵからのアドレス信号とを選択してＲＡ
Ｍに入力させる第１のセレクタと、ロジック回路の出力
信号とＲＡＭの出力信号とを選択して出力する第２のセ
レクタと、ＣＰＵデータバスをＲＡＭに接続する手段と
を有するものとする。

【０００８】そして、上記第１のセレクタによってＣＰ
Ｕからのアドレス信号を選択してＲＡＭに入力させたと
き、該ＲＡＭにＣＰＵデータバスを通じてロジック処理
用のデータを書き込めるように構成したものである。こ
のロジック処理装置を複数個設けた場合、その各ＲＡＭ
をチップセレクト信号によって選択的にアクティブにす
るようにし、そのチップセレクト信号のＣＰＵから見た
アドレスを連続したアドレスにするとよい。

【０００９】あるいはさらに、複数のロジック処理装置
の各ＲＡＭをアクティブにする各チップセレクト信号の
うち、ロジック処理に使用するＲＡＭのチップセレクト
信号のＣＰＵから見たアドレスが連続するように、各チ
ップセレクト信号のＣＰＵから見たアドレスを変換する
手段を設けるとよい。

【００１０】また、アドレスカウンタと、アドレス信号
の入力に対して所定のロジック処理結果を出力するロジ
ック回路と、アドレス信号の入力に対して予め書き込ま
れたデータに応じたロジック処理結果を出力するＲＡＭ
と、アドレスカウンタが出力するアドレス信号とＣＰＵ
からのアドレス信号とを選択してロジック回路に入力さ
せる第１のセレクタと、アドレスカウンタが出力するア
ドレス信号とＣＰＵからのアドレス信号とを選択してＲ
ＡＭに入力させる第２のセレクタと、ロジック回路の出
力信号とスタティックＲＡＭの出力信号とを選択して出
力する第３のセレクタと、ＣＰＵデータバスを上記ロジ
ック回路及びＲＡＭにそれぞれ接続する手段とを有する
ロジック処理装置も提供する。

【００１１】このロジック処理装置は、第１のセレクタ
によってＣＰＵからのアドレス信号を選択してロジック
回路入力させたとき、該ロジック回路の出力データをＣ
ＰＵバスを通じてＣＰＵに読み込み、第２のセレクタに
よってＣＰＵからのアドレス信号を選択してスタティッ
クＲＡＭに入力させたとき、該ＲＡＭにＣＰＵに読み込
んだデータをＣＰＵバスを通じて書き込めるように構成
する。

【００１２】さらに、上記アドレスカウンタが出力する
アドレス信号を入力して、各アドレス毎にロジック回路
を使用するかＲＡＭを使用するかを予め保持したデータ
に基づいて判定し、上記第１，第２のセレクタを切り替
え制御する判定切替手段を設けることもできる。

【００１３】その判定切替手段をＲＡＭとセレクタとに
よって構成し、そのＲＡＭが、上記判定用のデータを１
アドレス毎の所定ビットのメモリ領域の各ビットにそれ
ぞれ保持し、アドレスカウンタが出力するアドレス信号
の上位複数ビットのアドレスによって指定されるメモリ
領域の各ビットにそれぞれ保持する判定用データを同時
に出力し、上記セレクタがその判定用データを入力し
て、アドレスカウンタが出力するアドレス信号の下位複
数ビットのアドレスに応じて、該判定用データを１ビッ
トずつ順次第１，第２のセレクタの切り替え信号として
出力するように構成することにより、上記判定用のデー
タを大幅に圧縮してＲＡＭに記憶させることが可能にな
る。

【００１４】

【発明の実施の形態】以下、図面を用いてこの発明の実
施の形態の説明を行なう。先ず、この発明の第１の実施
形態を説明する。図１は、第１の実施形態を示すロジッ
ク処理装置のブロック構成図である。このロジック処理
装置は、ＣＰＵ（中央処理装置）によって制御可能な２
段のロジック処理装置によって構成されているが、実際
には１チップの集積回路内に多数のロジック処理装置が
直列あるいは並列に接続されている。

【００１５】ＣＰＵは同一チップ内にＣＰＵコアとして
設けてもよいが、別のチップに設ける場合には、このロ
ジック処理装置に少なくともＣＰＵインタフェース部を
設ける。図１に示す第一段及び第二段のロジック処理装
置は、いずれもロジック回路１、スタティックＲＡＭ
（ＳＲＡＭ）２、セレクタ３（第１のセレクタ）、セレ
クタ４（第２のセレクタ）、およびバッファ５によって
構成されている。なお、以下の説明及び図面の表記にお
いては、スタティックＲＡＭを単にＲＡＭと称する。

【００１６】ロジック回路１は、入力信号に対して所定
のロジック処理結果を出力するゲート回路の組み合わせ
によるハード・ワイアード・ロジック回路であり、内部
にラッチ回路やフィードバック回路を含まない。このよ
うなロジック回路では、ある入力データが与えられる
と、一定の遅延時間後に決まったデータが出力される。
この入力と出力の関係は、メモリのアドレスとデータの
関係と同様である。

【００１７】ＲＡＭ２は、高速アクセスが可能なメモリ
で、チップセレクト信号ＣＳ１又はＣＳ２によって選択
的にアクティブにされ、入力信号が入力されると予め書
き込まれたデータに応じたロジック処理結果を出力し、
ハード・ワイアード・ロジック回路１の機能を代行す
る。

【００１８】セレクタ３は、切り替え信号Ｓ１又はＳ２
によって、入力信号とＣＰＵからのアドレス信号とを選
択してＲＡＭ２に入力させる。セレクタ４は、切り替え
信号Ｓ１又はＳ２によって、ロジック回路１の出力信号
とＲＡＭ２の出力信号とを選択して信号出力とする。

【００１９】例えば、切り替え信号Ｓ１又はＳ２が
“０”のときは、セレクタ３がＣＰＵアドレスをＲＡＭ
２に入力させるように、セレクタ４がロジック回路１の
出力を信号出力とするようにそれぞれ切り替わり、切り
替え信号Ｓ１又はＳ２が“１”のときは、セレクタ３が
入力信号をＲＡＭ２に入力させるように、セレクタ４が
ＲＡＭ２の出力を信号出力とするようにそれぞれ切り替
わる。

【００２０】バッファ５は、制御信号ＢＳ１又はＢＳ２
によってオン／オフ制御され、ＲＡＭ２の入出力データ
バスをＣＰＵデータバスに接続したり遮断したりする。
第一段のセレクタ４の信号出力は、ラッチ回路６によっ
て第一段の動作クロックでラッチして同期化してから、
新たな信号入力と共に第二段のロジック処理装置に入力
される。

【００２１】この実施形態のロジック処理装置によれ
ば、作成直後あるいはロジック回路１の機能に問題がな
ければ、信号入力をロジック回路１で論理変換してセレ
クタ４を介して出力する。また、セレクタ３によって、
ＣＰＵからのアドレス信号であるＣＰＵアドレスをＲＡ
Ｍ２に入力させたときには、バッファ５をオンにしてＲ
ＡＭ２の入出力データバスをＣＰＵデータバスに接続
し、ＣＰＵからＣＰＵデータバスを通じてＲＡＭ２の指
定したアドレスのメモリ領域にロジック処理用のデータ
を書き込むことができる。

【００２２】したがって、ロジック回路１のロジックを
一部修正したり論理を追加したロジック処理用のデータ
を、ＲＡＭ２に容易に書き込むことが可能である。その
後、セレクタ３を信号入力側に切り替え、セレクタ４を
ＲＡＭ２側に切り替えると、入力信号をＲＡＭ２に入力
させて論理変換して出力させ、セレクタ４を介して出力
することができ、ロジック回路１の機能を一部変更ある
いは追加したロジック処理を容易に行なうことができ
る。

【００２３】第二段のロジック処理装置は、第一段のロ
ジック処理装置の信号出力をラッチ回路６によってラッ
チした信号あるいは別の信号入力を、同様にロジック回
路１あるいはＲＡＭ２によって論理変換して出力する。
第一段と第二段のＲＡＭ２は別アドレスに配置してあ
り、ＣＰＵ側から個別にロジック処理用のデータを書き
込んでおくことができ、チップセレクト信号ＣＳ１，Ｃ
Ｓ２によって個別にアクティブにして使用することがで
きる。さらに多段のロジック処理装置を設ける場合も同
様である。

【００２４】ＡＳＩＣ等の集積回路の内部のほとんど
は、このようなロジック回路とラッチ回路の繰り返しで
あるので、ロジック回路のうち変更が発生しそうな部分
をこのようにＲＡＭで置き換え可能な構成にしておくこ
とによって、チップの完成後もロジックの修正が可能に
なる。

【００２５】次に、図２及び図３によってこの発明の第
２の実施形態を説明する。図２は、第２の実施形態を示
すロジック処理装置のブロック構成図である。この第２
の実施形態は、第１の実施形態に示したロジック回路
１、ＲＡＭ（ＳＲＡＭ）２、セレクタ３，４からなるロ
ジック処理装置を複数（図２の例では３個）備えたもの
である。なお、この図２に示す各ロジック処理装置もＲ
ＡＭ２の入出力データバスをＣＰＵデータバスに接続す
るバッファを含むバスを有しているが、図示を省略して
いる。

【００２６】この３個のロジック処理装置のうち、
（Ａ）はチップセレクト信号ＣＳ１が“１”になるとＲ
ＡＭ２がアクティブになり、切り替え信号Ｓ１によって
セレクタ３，４が切り替えられる。（Ｂ）はチップセレ
クト信号ＣＳ２が“１”になるとＲＡＭ２がアクティブ
になり、切り替え信号Ｓ２によってセレクタ３，４が切
り替えられる。（Ｃ）はチップセレクト信号ＣＳ３が
“１”になるとＲＡＭ２がアクティブになり、切り替え
信号Ｓ３によってセレクタ３，４が切り替えられる。こ
れらのロジック処理装置（Ａ）〜（Ｃ）はいずれもロジ
ック回路１とＲＡＭ２のどちらでも動作可能である。

【００２７】チップセレクト信号ＣＳ１〜ＣＳ３は、図
３に示すようにＣＰＵから見たＲＡＭアドレス空間内で
連続した３つのアドレスの領域にそれぞれ対応してお
り、例えばアドレス０〜２によって各チップセレクト信
号ＣＳ１〜ＣＳ３が発生される。このようにＲＡＭ領域
のアドレスを連続させることにより、図２に示したロジ
ック処理装置(Ａ)，(Ｂ)，(Ｃ)全体を各ロジック回路１
で動作させるときには、ロジック処理に使用しない各Ｒ
ＡＭ２，２，２がＣＰＵから見て連続したＲＡＭアドレ
ス空間となり、通常のＲＡＭと同様な使い方でＣＰＵ側
からアクセスすることができる。

【００２８】次に、図４及び図５によってこの発明の第
３の実施形態を説明する。この第３の実施形態は、図２
に示した第２の実施形態と同様に、複数のロジック処理
装置からなるが、ロジック回路１の代りにＲＡＭ２を使
用するものと使用しないものとがあっても、ＣＰＵ側か
ら見たＲＡＭアドレス空間が連続するようにして、ロジ
ック回路１の代行に使用しないＲＡＭ２を、ＣＰＵが通
常のＲＡＭ領域として使用できるようにしたものであ
る。

【００２９】例えば、Ｎ個のロジック処理装置を備え、
その各ＲＡＭ２をそれぞれチップセレクト信号ＣＳ１〜
ＣＳＮによってアクティブにしてロジック回路１の代行
をさせることができるものにおいて、チップセレクト信
号ＣＳ１，ＣＳ４，ＣＳ５によってアクティブにする第
１，第２，第３のロジック処理装置のＲＡＭ２だけをロ
ジック回路１の代行に使用する場合について説明する。

【００３０】この場合、チップセレクト信号ＣＳ２，Ｃ
Ｓ３によってアクティブにされるＲＡＭと、ＣＳ６〜Ｃ
ＳＮによってアクティブにされるＲＡＭはロジック回路
１の代行に使用されないので、ＣＰＵが通常のＲＡＭ領
域として使用したいが、ＣＰＵ側から見たＲＡＭアドレ
ス空間が連続していないので、その使用が制限されてし
まう。例えば、チップセレクト信号ＣＳ２，ＣＳ３によ
ってアクティブにされる第２，第３のＲＡＭをスタック
領域として使用したくても、連続したＲＡＭ領域が２つ
しかなく、第４のＲＡＭはロジック回路の代行をしてい
るため使用できない。そのため、すぐにスタックフロー
してしまい、満足にスタックとして動作できない。

【００３１】この問題を解決するために、この第３の実
施形態では図４に示すような切り替え回路７を設ける。
この切り替え回路７もＲＡＭ等で構成する可変ロジック
回路であり、入力される各チップセレクト信号ＣＳ１〜
ＣＳＮの順番を切り替えて、ＲＡＭ２をアクティブにす
るチップセレクト信号が、ＣＰＵ側から見たＲＡＭアド
レス空間のアドレスの若い順に連続し、その後にＲＡＭ
２をアクティブにしないチップセレクト信号が連続する
ように並べ替えて出力する。

【００３２】図４に示す例では、切り替え回路７に入力
するチップセレクト信号ＣＳ１〜ＣＳＮが、ＣＳ１，Ｃ
Ｓ４，ＣＳ５，ＣＳ２，ＣＳ３，ＣＳ６，……の順に並
べ替えられて出力される。それによって、図５に示すよ
うに、ロジック回路の代行に使用するＲＡＭ（チップセ
レクト信号ＣＳ１，ＣＳ４，ＣＳ５によってそれぞれア
クティブにされるＲＡＭ）の領域を、ＣＰＵ側から見た
ＲＡＭアドレス空間内の最初の３つのアドレス空間にま
とめて配置することができ、それ以外のＲＡＭの領域を
連続したアドレスの領域として使用することができる。

【００３３】次に、図６によってこの発明の第４の実施
形態を説明する。図６は、その第４の実施形態のロジッ
ク処理装置を示すブロック構成図である。このロジック
処理装置は、上述の各実施形態における信号入力をアド
レスカウンタ１０によって、マイクロプログラムを読み
出して発生させ、ロジック回路１又はＲＡＭ（ＳＲＡ
Ｍ）２によってロジック処理した出力信号をコマンド・
デコーダ１４によってデコードして、レジスタ制御、演
算制御、ジャンプ制御などを行なうようにしたものであ
る。

【００３４】ロジック回路１とＲＡＭ２は図１に示した
ものと同様である。そして、アドレスカウンタ１０が出
力するアドレス信号とＣＰＵからのアドレス信号（ＣＰ
Ｕアドレス）とを選択してロジック回路１に入力させる
セレクタ１１（第１のセレクタ）と、アドレスカウンタ
１０が出力するアドレス信号とＣＰＵからのアドレス信
号とを選択してＲＡＭ２に入力させるセレクタ１２（第
２のセレクタ）と、ロジック回路１の出力信号とＲＡＭ
２の出力信号とを選択して出力するセレクタ１３（第３
のセレクタ）とを有する。なお、各セレクタ１１，１
２，１３の切り替え信号のラインは図示を省略してい
る。

【００３５】さらに、ＣＰＵデータバスをＲＡＭ２の入
出力データバスに接続するバッファ５を有するバスと、
ロジック回路１の出力データバスに接続するバッファ１
５を有するバスとを備えている。

【００３６】そして、セレクタ１１によってＣＰＵアド
レスを選択してロジック回路１に入力させたとき、その
ロジック回路１の出力データをバッファ１５をオンにし
てＣＰＵバスを通じてＣＰＵに読み込むことができる。
その後、セレクタ１２によってＣＰＵアドレスを選択し
てＲＡＭ２に入力させ、バッファ５をオンにすることに
より、先にＣＰＵに読み込んだデータをＣＰＵバスを通
じてＲＡＭ２に転送して書き込むことができる。

【００３７】ＣＰＵアドレスを変化させてこの操作を繰
り返すことによって、ロジック回路１のロジック処理の
内容を全てＲＡＭ２に書き込むことが可能である。この
ようにして、ＲＡＭ２にロジック回路１の内容を書き込
んだ後、必要な箇所だけそのデータを修正することによ
って、簡単にロジック処理用のマイクロプログラムを修
正し、ロシック回路１を代行するデータをＲＡＭ２に格
納することが可能になる。

【００３８】次に、図７及び図８によってこの発明の第
５の実施形態を説明する。図７は、その第５の実施形態
のロジック処理装置を示すブロック構成図である。この
図７において、図６の各部と対応する部分には同一の符
号を付してあり、それらの説明は省略する。なお、この
図７に示すロジック処理装置では、図６のロジック処理
装置に設けられているセレクタ１１とバッファ１５を有
するバスを設けていないが、これらを設けても勿論差し
支えない。

【００３９】この実施形態においては、切り替えＲＡＭ
２０を設けたことを特徴としている。その切り替えＲＡ
Ｍ２０は、アドレスカウンタ１０が出力するアドレス信
号であるカウンタアドレスを入力して、各アドレス毎に
ロジック回路１を使用するかＲＡＭ２を使用するかを予
め保持した判定用のデータに基づいて判定し、第１，第
２のセレクタ１２，１３を切り替え制御する判定切替手
段であり、この例ではＳＲＡＭを使用している。

【００４０】上述の第４の実施形態においては、ロジッ
ク処理用のマイクロプログラムをロジック回路１で構成
するＳＲＡＭ２を使用するかを一括して決定するもので
あった。この場合には、ＲＡＭ２にマイクロコードプロ
グラムを格納して動作させると、そのＲＡＭ２内に使用
しないメモリ領域が存在していても、それをＣＰＵ側か
ら通常のＲＡＭとして使用することはできなくなる。

【００４１】そこで、図７に示す第５の実施形態のロジ
ック処理装置では、切り替えＲＡＭ２０を設け、それに
ＲＡＭ２の全アドレスに対応する各アドレス毎に、図８
の（ａ）に示すように、ロジック回路１を使用するかＲ
ＡＭ２を使用するかを示す１ビットの判定用のデータ
“０”又は“１”を格納しておく。“０”を格納すると
ロジック回路１を使用し、“１”を格納するとＲＡＭ２
を使用してロジック演算を行なう。

【００４２】図８の（ｂ）にはロジック回路１側の各ア
ドレス毎のマイクロコードのデータを、（ｃ）にはＲＡ
Ｍ２側の各アドレス毎のマイクロコードのデータを、そ
れぞれ網点を施して示している。この図８の（ｃ）にお
ける網点が施されていない部分、すなわち（ａ）のデー
タが“０”のアドレスのメモリ領域は、ＣＰＵによって
通常のＳＲＡＭとして使用できることになる。

【００４３】しかし、実際にＣＰＵがＲＡＭ２のその部
分にアクセスするときは、バスがアドレスカウンタ１０
によるロジック回路１のマイクロコード読み出しと競合
するため、コマンド・デコーダ１４に対してウェイト
（Wait）をかけ、コマンド・デコーダ１４以降のユニッ
トが動作しないように制御する必要がある。

【００４４】次に、図９乃至図１１を用いてこの発明の
第６の実施形態を説明する。図７における切り替えＲＡ
Ｍ２０には、ロジック処理を行なうＲＡＭ２の全アドレ
スに対応する各アドレス毎に１ビットの判定用のデータ
“０”又は“１”を格納しているので、例えばアドレス
が０−１０２３まで１０２４必要な場合、１ワード１６
ビットのＲＡＭを使用すると、図１０に示すように、１
６×１０２４＝１６３８４ビットのメモリ容量を使用
し、その各ワードの例えば最終ビット(bit １５）だけ
に判定用のデータを格納することになる。

【００４５】これでは、ＲＡＭ２０のメモリ領域の殆ど
を無駄に使用していることになり、通常のＲＡＭとして
兼用するには無駄が多い。このＲＡＭ２０もモードによ
って通常のＲＡＭとして使用できるようにするために
は、データ構造を変える（圧縮する）必要がある。

【００４６】そのため、この第６の実施形態のロジック
処理装置では、この判定切替手段を図９に示すように、
ＳＲＡＭによる切り替えＲＡＭ２０の他に、その入力側
にセレクタ２１を、出力側にセレクタ２２を設けて構成
している。また、ＲＡＭ２０の入出力データばすをＣＰ
Ｕデータバスに接続するバッファ２３も設けている。こ
のバッファ２３はバッファ制御信号ＢＳによってオン／
オフ制御される。

【００４７】そして、ＣＰＵによってデータを読み書き
するときには、セレクタ２１を切り替え信号Ｓによって
ＣＰＵアドレス側に切り替えて、ＣＰＵアドレスのＡ６
〜Ａ１をセレクタ２１を介して切り替えＲＡＭ２０に入
力し、それを６４ワードのＲＡＭとして使用する。その
時にはバッファ２３もオンに、ＣＰＵ側から書き込みデ
ータを転送したり、切り替えＲＡＭ２０から読み出した
データをＣＰＵに読み込んだりできるようにする。

【００４８】それによって、図１１に示すように、切り
替えＲＡＭ２０のアドレス０−６３の６４ワードの１ワ
ード毎に（１ワードは０−１５の１６ビットで構成され
ている）、図１０に示した格納状態における１６アドレ
ス分ずつの判定用のデータを格納することができ、６４
ワードで、図１０に示した場合と同じ１０２４アドレス
分の判定用のデータを格納することができる。

【００４９】そのメモリ容量は、１６×６４＝１０２４
ビットで済む。これは、図１０に示した場合の１／１０
以下であり、切り替えＲＡＭ２０として極めて小さな容
量のＳＲＡＭを使用できるが、図１０の場合と同じ容量
のＳＲＡＭを使用した場合には、残りの殆どのメモリ領
域をＣＰＵによって通常のＲＡＭとして使うことができ
る。

【００５０】そして、図７に示したアドレスカウンタ１
０によってその判定切替用のデータを読み出す時には、
セレクタ２１を切り替え信号Ｓによってカウンタアドレ
ス側に切り替えて、バッファ２３はオフにする。それに
よって、アドレスカウンタ１０からのカウンタアドレス
の上位ビットＡ９〜Ａ４を、セレクタ２１を介して切り
替えＲＡＭ２０に入力させ、図１１に示すアドレス０〜
６３の６４ワードのデータを１ワードにつき１６回ずつ
読み出して、セレクタ２２に入力させる。

【００５１】一方、カウンタアドレスの下位ビットＡ３
〜Ａ０を、切り替え信号としてセレクタ２２に与え、切
り替えＲＡＭ２０から読み出されたデータを、１ビット
ずつ順次セレクトして図７に示したセレクタ１２，１３
の切り替え信号として出力する。

【００５２】例えば、Ａ９〜Ａ０のアドレスが０〜１５
までは上位のＡ９〜Ａ４は「０」のままであるから、切
り替えＲＡＭ２０からアドレス０の１ワード（１６ビッ
ト）の判定用データを１６回読み出すことになる。その
間、下位のＡ３〜Ａ０は「０〜１５」に順次変化するの
で、セレクタ２２は読み出された１６ビットのデータの
０ビット目から１５ビット目までの判定用のデータを順
次１ビットずつセレクトして、切り替え信号として出力
する。

【００５３】このようにすれば、６４ワードのデータで
１０２４のアドレス空間の判定用データを格納できる。
また、全てのアドレスで図７に示すＲＡＭ２による代行
処理を行なわない場合は、そのＲＡＭ２だけでなくこの
切り替えＲＡＭ２０の全領域も、ＣＰＵから通常のＲＡ
Ｍとして使用することができる。さらに、切り替えＲＡ
Ｍ２０への判定用データの書き替えもＣＰＵによって容
易に行なうことができる。

【００５４】

【発明の効果】以上説明してきたように、この発明によ
るロジック処理装置は、マスクＲＯＭを使用せずに、集
積回路のチップ完成後でもロジックの修正が可能であ
る。しかも、ロジックの修正を行なわないときには、ロ
ジック回路の代行用のＳＲＡＭを通常のＲＡＭとして使
用することが可能である。さらに、通常のＲＡＭとして
使用できる各ＳＲＡＭのＣＰＵ側から見たＲＡＭアドレ
スを連続させることができ、それより柔軟なメモリ利用
が可能になる。

【００５５】また、ハード・ワイヤード・ロジック回路
のロジック処理データをＣＰＵから見たときのアドレス
空間に割り付けることにより、ＣＰＵアドレスによって
そのロジック処理データを読み込んで、ＳＲＡＭにその
データを転送して書き込むことができ、その書き込んだ
データを一部修正することにより、容易にロジックの修
正を行なうことができる。

【００５６】さらに、各アドレス単位でロジック回路を
使用するか、ＲＡＭを使用するかを切り替えることがで
きるので、ＲＡＭによりロジック処理を修正するアドレ
ス以外の領域は、ＣＰＵにより通常のＲＡＭとして使用
できる。そして、その切り替え判定用のデータを通常の
ＳＲＡＭに圧縮して格納することによって、格納用のＳ
ＲＡＭの容量が大幅に削減され、しかもその判定用のデ
ータを格納しない領域、及び全て格納しない場合には全
領域を、ＣＰＵによって通常のＲＡＭ領域として使用で
きる。

【図面の簡単な説明】

【図１】この発明の第１の実施形態のロジック処理装置
を示すブロック構成図である。

【図２】この発明の第２の実施形態のロジック処理装置
を示すブロック構成図である。

【図３】同じくその各ＲＡＭ２対するＣＰＵから見たＲ
ＡＭアドレス空間の一部の使用状況を示す図である。

【図４】この発明の第３の実施形態のロジック処理装置
に設けられるチップセレクト信号の切り替え回路の説明
図である。

【図５】同じくその切り替え回路７による切り替え後
の、ＣＰＵから見たＲＡＭアドレス空間の一部の使用状
況を示す図である。

【図６】この発明の第４の実施形態のロジック処理装置
を示すブロック構成図である。

【図７】この発明の第５の実施形態のロジック処理装置
を示すブロック構成図である。

【図８】同じくその切り替えＲＡＭ２０に格納した判定
用データとロジック回路１及びＲＡＭ２の各アドレス領
域の使用状況を示す図である。

【図９】この発明の第６の実施形態に設ける判定切替手
段のブロック構成図である。

【図１０】図７における切り替えＲＡＭ２０の判定用デ
ータ格納状態を示す図である。

【図１１】図９における切り替えＲＡＭ２０の判定用デ
ータ格納状態を示す図である。

【符号の説明】 １：ロジック回路（ハード・ワイヤード・ロジック回
路） ２：ＲＡＭ（スタティクＲＡＭ：ＳＲＡＭ） ３：セレクタ（第１のセレクタ） ４：セレクタ（第２のセレクタ） ５，１５，２３：バッファ １０：アドレスカウンタ １１：セレクタ（第１のセレクタ） １２：セレクタ（第２のセレクタ） １３：セレクタ（第３のセレクタ） １４：コマンド・デコーダ ２０：切り替えＲＡＭ ２１，２２：セレクタ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵから制御可能なロジック処理装置
   であって、 入力信号に対して所定のロジック処理結果を出力するハ
   ード・ワイアード・ロジック回路と、 入力信号に対して予め書き込まれたデータに応じたロジ
   ック処理結果を出力するスタティックＲＡＭと、 前記入力信号と前記ＣＰＵからのアドレス信号とを選択
   して前記スタティックＲＡＭに入力させる第１のセレク
   タと、 前記ハード・ワイアード・ロジック回路の出力信号と前
   記スタティックＲＡＭの出力信号とを選択して出力する
   第２のセレクタと、 ＣＰＵデータバスを前記スタティックＲＡＭに接続する
   手段とを有し、 前記第１のセレクタによってＣＰＵからのアドレス信号
   を選択して前記スタティックＲＡＭに入力させたとき、
   該スタティックＲＡＭに前記ＣＰＵデータバスを通じて
   ロジック処理用のデータを書き込めるように構成したこ
   とを特徴とするロジック処理装置。
2. 【請求項２】 請求項１に記載のロジック処理装置を複
   数個設け、その各スタティックＲＡＭをチップセレクト
   信号によって選択的にアクティブにするようにし、その
   チップセレクト信号の前記ＣＰＵから見たアドレスを連
   続したアドレスにしたことを特徴とするロジック処理装
   置。
3. 【請求項３】 請求項２に記載のロジック処理装置にお
   いて、 前記複数のロジック処理装置の各スタティックＲＡＭを
   アクティブにする各チップセレクト信号のうち、ロジッ
   ク処理に使用するＲＡＭのチップセレクト信号の前記Ｃ
   ＰＵから見たアドレスが連続するように、各チップセレ
   クト信号の前記ＣＰＵから見たアドレスを変換する手段
   を設けたことを特徴とするロジック処理装置。
4. 【請求項４】 ＣＰＵから制御可能なロジック処理装置
   であって、 アドレスカウンタと、 アドレス信号の入力に対して所定のロジック処理結果を
   出力するハード・ワイアード・ロジック回路と、 アドレス信号の入力に対して予め書き込まれたデータに
   応じたロジック処理結果を出力するスタティックＲＡＭ
   と、 前記アドレスカウンタが出力するアドレス信号と前記Ｃ
   ＰＵからのアドレス信号とを選択して前記ハード・ワイ
   アード・ロジック回路に入力させる第１のセレクタと、 前記アドレスカウンタが出力するアドレス信号と前記Ｃ
   ＰＵからのアドレス信号とを選択して前記スタティック
   ＲＡＭに入力させる第２のセレクタと、 前記ハード・ワイアード・ロジック回路の出力信号と前
   記スタティックＲＡＭの出力信号とを選択して出力する
   第３のセレクタと、 ＣＰＵデータバスを前記ハード・ワイアード・ロジック
   回路及び前記スタティックＲＡＭにそれぞれ接続する手
   段とを有し、 前記第１のセレクタによってＣＰＵからのアドレス信号
   を選択して前記ハード・ワイアード・ロジック回路入力
   させたとき、該ハード・ワイアード・ロジック回路の出
   力データを前記ＣＰＵバスを通じて前記ＣＰＵに読み込
   み、前記第２のセレクタによってＣＰＵからのアドレス
   信号を選択して前記スタティックＲＡＭに入力させたと
   き、該スタティックＲＡＭに前記ＣＰＵに読み込んだデ
   ータをＣＰＵバスを通じて書き込めるように構成したこ
   とを特徴とするロジック処理装置。
5. 【請求項５】 ＣＰＵから制御可能なロジック処理装置
   であって、 アドレスカウンタと、 アドレス信号の入力に対して所定のロジック処理結果を
   出力するハード・ワイアード・ロジック回路と、 アドレス信号の入力に対して予め書き込まれたデータに
   応じたロジック処理結果を出力するスタティックＲＡＭ
   と、 前記アドレスカウンタが出力するアドレス信号と前記Ｃ
   ＰＵからのアドレス信号とを選択して前記スタティック
   ＲＡＭに入力させる第１のセレクタと、 前記ハード・ワイアード・ロジック回路の出力信号と前
   記スタティックＲＡＭの出力信号とを選択して出力する
   第２のセレクタと、 ＣＰＵデータバスを前記スタティックＲＡＭに接続する
   手段と、 前記アドレスカウンタが出力するアドレス信号を入力し
   て、各アドレス毎に前記ハード・ワイアード・ロジック
   回路を使用するか前記スタティックＲＡＭを使用するか
   を予め保持したデータに基づいて判定し、前記第１，第
   ２のセレクタを切り替え制御する判定切替手段とを有す
   ることを特徴とするロジック処理装置。
6. 【請求項６】 請求項５に記載のロジック処理装置であ
   って、 前記判定切替手段をスタティックＲＡＭとセレクタとに
   よって構成し、 そのスタティックＲＡＭが、前記判定用のデータを１ア
   ドレス毎の所定ビットのメモリ領域の各ビットにそれぞ
   れ保持し、前記アドレスカウンタが出力するアドレス信
   号の上位複数ビットのアドレスによって指定されるメモ
   リ領域の各ビットにそれぞれ保持する判定用データを同
   時に出力し、 前記セレクタがその判定用データを入力して、前記アド
   レスカウンタが出力するアドレス信号の下位複数ビット
   のアドレスに応じて、該判定用データを１ビットずつ順
   次前記第１，第２のセレクタの切り替え信号として出力
   するように構成したことを特徴とするロジック処理装
   置。