JPH10294467A - 薄膜半導体装置及びその製造方法 - Google Patents
薄膜半導体装置及びその製造方法Info
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- JPH10294467A JPH10294467A JP11658697A JP11658697A JPH10294467A JP H10294467 A JPH10294467 A JP H10294467A JP 11658697 A JP11658697 A JP 11658697A JP 11658697 A JP11658697 A JP 11658697A JP H10294467 A JPH10294467 A JP H10294467A
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Abstract
(57)【要約】
【課題】 絶縁性基板よりも上層の平坦度が高いために
コストの低い薄膜半導体装置及びその製造方法を提供す
る。 【解決手段】 ガラス基板１１上のＳｉＮx 膜１２に溝
１２ａを形成し、ソース１５ａ等を含む多結晶Ｓｉ膜１
５を溝１２ａ内に形成する。そして、ゲート絶縁膜であ
るＳｉＮx 膜１６とソース電極１７ａ等とを形成する。
このため、多結晶Ｓｉ膜１５による凹凸がなく、ＳｉＮ
x 膜１２よりも上層の平坦度が高いために、段差部にお
けるソース電極１７ａ等の切断が少なく、薄いＳｉＮx
膜１６でも絶縁耐圧を確保することができる。
コストの低い薄膜半導体装置及びその製造方法を提供す
る。 【解決手段】 ガラス基板１１上のＳｉＮx 膜１２に溝
１２ａを形成し、ソース１５ａ等を含む多結晶Ｓｉ膜１
５を溝１２ａ内に形成する。そして、ゲート絶縁膜であ
るＳｉＮx 膜１６とソース電極１７ａ等とを形成する。
このため、多結晶Ｓｉ膜１５による凹凸がなく、ＳｉＮ
x 膜１２よりも上層の平坦度が高いために、段差部にお
けるソース電極１７ａ等の切断が少なく、薄いＳｉＮx
膜１６でも絶縁耐圧を確保することができる。
Description
【０００１】
【発明の属する技術分野】本願の発明は、基板が絶縁性
である薄膜半導体装置及びその製造方法に関するもので
ある。
である薄膜半導体装置及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】薄膜半導体装置にはトップゲート型やボ
トムゲート型等と称される幾つかのタイプがあるが、従
来の何れの薄膜半導体装置でも、ソース、ドレイン及び
チャネルが形成されている素子活性層とゲート絶縁膜と
ゲート電極とソース電極及びドレイン電極等とが絶縁性
基板上に積層されていた。
トムゲート型等と称される幾つかのタイプがあるが、従
来の何れの薄膜半導体装置でも、ソース、ドレイン及び
チャネルが形成されている素子活性層とゲート絶縁膜と
ゲート電極とソース電極及びドレイン電極等とが絶縁性
基板上に積層されていた。
【０００３】
【発明が解決しようとする課題】しかし、この様に多く
の層が絶縁性基板上に積層されていると、これらの層に
よる凹凸のために絶縁性基板よりも上層の平坦度が低
い。この結果、例えば、ソース電極及びドレイン電極が
金属配線で形成されていると、これらの金属配線が段差
部で切断し易い。また、段差部でも絶縁耐圧を確保する
ためにゲート絶縁膜等を厚くする必要があるので、汚染
粒子の発生する可能性も高い。これらのために、従来の
薄膜半導体装置では歩留りが低かった。
の層が絶縁性基板上に積層されていると、これらの層に
よる凹凸のために絶縁性基板よりも上層の平坦度が低
い。この結果、例えば、ソース電極及びドレイン電極が
金属配線で形成されていると、これらの金属配線が段差
部で切断し易い。また、段差部でも絶縁耐圧を確保する
ためにゲート絶縁膜等を厚くする必要があるので、汚染
粒子の発生する可能性も高い。これらのために、従来の
薄膜半導体装置では歩留りが低かった。
【０００４】更に、ゲート絶縁膜等を厚くする必要があ
るので、ゲート絶縁膜等の形成時間が長く、ゲート絶縁
膜等の形成装置の保守頻度も高い。これらのために、従
来の薄膜半導体装置では生産性が低かった。つまり、従
来の薄膜半導体装置では、歩留りも生産性も低かったの
で、コストが高かった。従って、本願の発明は、絶縁性
基板よりも上層の平坦度が高くてコストの低い薄膜半導
体装置及びその製造方法を提供することを目的としてい
る。
るので、ゲート絶縁膜等の形成時間が長く、ゲート絶縁
膜等の形成装置の保守頻度も高い。これらのために、従
来の薄膜半導体装置では生産性が低かった。つまり、従
来の薄膜半導体装置では、歩留りも生産性も低かったの
で、コストが高かった。従って、本願の発明は、絶縁性
基板よりも上層の平坦度が高くてコストの低い薄膜半導
体装置及びその製造方法を提供することを目的としてい
る。
【０００５】
【課題を解決するための手段】請求項１に係る薄膜半導
体装置は、絶縁性基板中に埋め込まれている導電層を具
備することを特徴としている。
体装置は、絶縁性基板中に埋め込まれている導電層を具
備することを特徴としている。
【０００６】請求項２に係る薄膜半導体装置は、請求項
１に係る薄膜半導体装置において、前記導電層にソー
ス、ドレイン及びチャネルが形成されていることを特徴
としている。
１に係る薄膜半導体装置において、前記導電層にソー
ス、ドレイン及びチャネルが形成されていることを特徴
としている。
【０００７】請求項３に係る薄膜半導体装置は、請求項
１に係る薄膜半導体装置において、前記導電層が配線で
あることを特徴としている。
１に係る薄膜半導体装置において、前記導電層が配線で
あることを特徴としている。
【０００８】この様に、請求項１〜３に係る薄膜半導体
装置では、絶縁性基板中に導電層が埋め込まれているの
で、この導電層による凹凸がなく、絶縁性基板よりも上
層の平坦度が高い。
装置では、絶縁性基板中に導電層が埋め込まれているの
で、この導電層による凹凸がなく、絶縁性基板よりも上
層の平坦度が高い。
【０００９】このため、導電層よりも上層に配線が設け
られていても、段差部における配線の切断が少ない。ま
た、導電層等を覆う絶縁膜が設けられていても、薄い絶
縁膜でも絶縁耐圧を確保することができるので、絶縁膜
の形成時間が短く、絶縁膜の形成装置の保守頻度が低
く、絶縁膜の形成に際して汚染粒子の発生する可能性も
低い。
られていても、段差部における配線の切断が少ない。ま
た、導電層等を覆う絶縁膜が設けられていても、薄い絶
縁膜でも絶縁耐圧を確保することができるので、絶縁膜
の形成時間が短く、絶縁膜の形成装置の保守頻度が低
く、絶縁膜の形成に際して汚染粒子の発生する可能性も
低い。
【００１０】請求項４に係る薄膜半導体装置の製造方法
は、絶縁性基板に溝を形成する工程と、前記溝中に導電
層を埋め込む工程とを具備することを特徴としている。
は、絶縁性基板に溝を形成する工程と、前記溝中に導電
層を埋め込む工程とを具備することを特徴としている。
【００１１】この様に、請求項４に係る薄膜半導体装置
の製造方法では、絶縁性基板に形成した溝中に導電層を
埋め込んでいるので、凹凸を生じない導電層を容易に形
成することができる。
の製造方法では、絶縁性基板に形成した溝中に導電層を
埋め込んでいるので、凹凸を生じない導電層を容易に形
成することができる。
【００１２】請求項５に係る薄膜半導体装置の製造方法
は、請求項４に係る薄膜半導体装置の製造方法におい
て、前記導電層に熱処理を施す工程を具備することを特
徴としている。
は、請求項４に係る薄膜半導体装置の製造方法におい
て、前記導電層に熱処理を施す工程を具備することを特
徴としている。
【００１３】この様に、請求項５に係る薄膜半導体装置
の製造方法では、絶縁性基板の溝中に埋め込んだ導電層
に熱処理を施しているので、溝中に埋め込む際に導電層
に損傷が生じても、この損傷を熱処理で消滅させること
ができる。
の製造方法では、絶縁性基板の溝中に埋め込んだ導電層
に熱処理を施しているので、溝中に埋め込む際に導電層
に損傷が生じても、この損傷を熱処理で消滅させること
ができる。
【００１４】請求項６に係る薄膜半導体装置の製造方法
は、請求項５に係る薄膜半導体装置の製造方法におい
て、レーザの照射によって前記熱処理を施す工程を具備
することを特徴としている。
は、請求項５に係る薄膜半導体装置の製造方法におい
て、レーザの照射によって前記熱処理を施す工程を具備
することを特徴としている。
【００１５】この様に、請求項６に係る薄膜半導体装置
の製造方法では、絶縁性基板の溝中に埋め込んだ導電層
に対する熱処理をレーザの照射によって施しており、レ
ーザの照射による熱処理は短時間でよいので、導電層に
不純物が既に導入されていてもこの不純物の再拡散を防
止することができる。
の製造方法では、絶縁性基板の溝中に埋め込んだ導電層
に対する熱処理をレーザの照射によって施しており、レ
ーザの照射による熱処理は短時間でよいので、導電層に
不純物が既に導入されていてもこの不純物の再拡散を防
止することができる。
【００１６】請求項７に係る薄膜半導体装置の製造方法
は、請求項５に係る薄膜半導体装置の製造方法におい
て、前記導電層にソース、ドレイン及びチャネルを形成
する工程と、前記導電層の表面にゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜を形成した後に前記熱処理
を施す工程とを具備することを特徴としている。
は、請求項５に係る薄膜半導体装置の製造方法におい
て、前記導電層にソース、ドレイン及びチャネルを形成
する工程と、前記導電層の表面にゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜を形成した後に前記熱処理
を施す工程とを具備することを特徴としている。
【００１７】この様に、請求項７に係る薄膜半導体装置
の製造方法では、素子活性層としての導電層の表面にゲ
ート絶縁膜を形成した後に熱処理を施しているので、導
電層とゲート絶縁膜との界面の特性を向上させることが
できる。
の製造方法では、素子活性層としての導電層の表面にゲ
ート絶縁膜を形成した後に熱処理を施しているので、導
電層とゲート絶縁膜との界面の特性を向上させることが
できる。
【００１８】請求項８に係る薄膜半導体装置の製造方法
は、請求項４に係る薄膜半導体装置の製造方法におい
て、導電層が形成されている下地基板を用意する工程
と、前記溝中に前記導電層が埋め込まれた前記絶縁性基
板と前記下地基板とを接着する工程とを具備することを
特徴としている。
は、請求項４に係る薄膜半導体装置の製造方法におい
て、導電層が形成されている下地基板を用意する工程
と、前記溝中に前記導電層が埋め込まれた前記絶縁性基
板と前記下地基板とを接着する工程とを具備することを
特徴としている。
【００１９】請求項９に係る薄膜半導体装置の製造方法
は、請求項８に係る薄膜半導体装置の製造方法におい
て、ＳｉＨ4 及びＨ2 Ｏ2 を原料とする化学的気相成長
法によってＳｉＯx 膜を堆積させる工程と、前記ＳｉＯ
x 膜を接着剤として前記接着を行う工程とを具備するこ
とを特徴としている。
は、請求項８に係る薄膜半導体装置の製造方法におい
て、ＳｉＨ4 及びＨ2 Ｏ2 を原料とする化学的気相成長
法によってＳｉＯx 膜を堆積させる工程と、前記ＳｉＯ
x 膜を接着剤として前記接着を行う工程とを具備するこ
とを特徴としている。
【００２０】この様に、請求項８、９に係る薄膜半導体
装置の製造方法では、導電層が埋め込まれた絶縁性基板
と導電層が形成されている下地基板とを接着しているの
で、これらの絶縁性基板や下地基板を作り置きしておけ
ば、２層の導電層を有する薄膜半導体装置を容易な工程
で製造することができ、欠陥の発見された部分のみを置
き換えることもできる。
装置の製造方法では、導電層が埋め込まれた絶縁性基板
と導電層が形成されている下地基板とを接着しているの
で、これらの絶縁性基板や下地基板を作り置きしておけ
ば、２層の導電層を有する薄膜半導体装置を容易な工程
で製造することができ、欠陥の発見された部分のみを置
き換えることもできる。
【００２１】請求項１０に係る薄膜半導体装置の製造方
法は、請求項８に係る薄膜半導体装置の製造方法におい
て、前記下地基板に形成されている前記導電層に対して
選択的に除去可能な材料から成る前記下地基板を用いる
ことを特徴としている。
法は、請求項８に係る薄膜半導体装置の製造方法におい
て、前記下地基板に形成されている前記導電層に対して
選択的に除去可能な材料から成る前記下地基板を用いる
ことを特徴としている。
【００２２】この様に、請求項１０に係る薄膜半導体装
置の製造方法では、下地基板に形成されている導電層に
対して選択的に除去可能な材料から成る下地基板を用い
ているので、接着後に下地基板のみを除去し、下地基板
に形成されていた導電層を露出させた状態でこの導電層
に対する処理を行うことができる。
置の製造方法では、下地基板に形成されている導電層に
対して選択的に除去可能な材料から成る下地基板を用い
ているので、接着後に下地基板のみを除去し、下地基板
に形成されていた導電層を露出させた状態でこの導電層
に対する処理を行うことができる。
【００２３】
【発明の実施の形態】以下、本願の発明の第１〜第３実
施形態を、図１〜３を参照しながら説明する。図１が、
第１実施形態を示している。この第１実施形態では、図
１（ａ）に示す様に、原料がＳｉＨ4 及びＮＨ3 であり
基板温度が３５０℃であるプラズマＣＶＤ法で、ガラス
基板１１上に厚さ０．５μｍのＳｉＮx 膜１２を堆積さ
せ、幅７．０μｍ、奥行き５．０μｍ、深さ０．２μｍ
で素子活性層のパターンの溝１２ａをドライエッチング
法でＳｉＮx 膜１２に形成する。
施形態を、図１〜３を参照しながら説明する。図１が、
第１実施形態を示している。この第１実施形態では、図
１（ａ）に示す様に、原料がＳｉＨ4 及びＮＨ3 であり
基板温度が３５０℃であるプラズマＣＶＤ法で、ガラス
基板１１上に厚さ０．５μｍのＳｉＮx 膜１２を堆積さ
せ、幅７．０μｍ、奥行き５．０μｍ、深さ０．２μｍ
で素子活性層のパターンの溝１２ａをドライエッチング
法でＳｉＮx 膜１２に形成する。
【００２４】次に、図１（ｂ）に示す様に、厚さ１．０
μｍで水素を含有する非晶質Ｓｉ膜１３をプラズマＣＶ
Ｄ法で堆積させ、図１（ｃ）に示す様に、ＳｉＮx 膜１
２をストッパにした化学的機械的研磨法で非晶質Ｓｉ膜
１３を研削して、この非晶質Ｓｉ膜１３を溝１２ａ内に
のみ埋め込む。
μｍで水素を含有する非晶質Ｓｉ膜１３をプラズマＣＶ
Ｄ法で堆積させ、図１（ｃ）に示す様に、ＳｉＮx 膜１
２をストッパにした化学的機械的研磨法で非晶質Ｓｉ膜
１３を研削して、この非晶質Ｓｉ膜１３を溝１２ａ内に
のみ埋め込む。
【００２５】次に、図１（ｄ）に示す様に、幅７．０μ
ｍの非晶質Ｓｉ膜１３における両側の３．０μｍずつの
領域にＰをイオン注入した後、ＸｅＣｌエキシマレーザ
１４の照射で非晶質Ｓｉ膜１３を溶融再結晶化させて、
この非晶質Ｓｉ膜１３を多結晶Ｓｉ膜１５にする。
ｍの非晶質Ｓｉ膜１３における両側の３．０μｍずつの
領域にＰをイオン注入した後、ＸｅＣｌエキシマレーザ
１４の照射で非晶質Ｓｉ膜１３を溶融再結晶化させて、
この非晶質Ｓｉ膜１３を多結晶Ｓｉ膜１５にする。
【００２６】この時、非晶質Ｓｉ膜１３中のＰも同時に
活性化されて、幅３．０μｍずつのソース１５ａ及びド
レイン１５ｂと幅１．０μｍのチャネル１５ｃとが形成
される。また、ＸｅＣｌエキシマレーザ１４の照射によ
って非晶質Ｓｉ膜１３を溶融再結晶化させているので、
化学的機械的研磨によって非晶質Ｓｉ膜１３に発生して
いた損傷が消滅する。
活性化されて、幅３．０μｍずつのソース１５ａ及びド
レイン１５ｂと幅１．０μｍのチャネル１５ｃとが形成
される。また、ＸｅＣｌエキシマレーザ１４の照射によ
って非晶質Ｓｉ膜１３を溶融再結晶化させているので、
化学的機械的研磨によって非晶質Ｓｉ膜１３に発生して
いた損傷が消滅する。
【００２７】次に、図１（ｅ）に示す様に、原料がＳｉ
Ｈ4 及びＮＨ3 であり基板温度が３５０℃であるプラズ
マＣＶＤ法によって、厚さ０．２μｍでゲート絶縁膜と
してのＳｉＮx 膜１６を多結晶Ｓｉ膜１５上及びＳｉＮ
x 膜１２上に堆積させる。
Ｈ4 及びＮＨ3 であり基板温度が３５０℃であるプラズ
マＣＶＤ法によって、厚さ０．２μｍでゲート絶縁膜と
してのＳｉＮx 膜１６を多結晶Ｓｉ膜１５上及びＳｉＮ
x 膜１２上に堆積させる。
【００２８】次に、図１（ｆ）に示す様に、ソース１５
ａ及びドレイン１５ｂに達するコンタクト孔１６ａ、１
６ｂをドライエッチング法でＳｉＮx 膜１６に開孔した
後、厚さ０．５μｍのＡｌ合金膜をスパッタ法で堆積さ
せる。
ａ及びドレイン１５ｂに達するコンタクト孔１６ａ、１
６ｂをドライエッチング法でＳｉＮx 膜１６に開孔した
後、厚さ０．５μｍのＡｌ合金膜をスパッタ法で堆積さ
せる。
【００２９】そして、Ａｌ合金膜ををドライエッチング
法でパターニングして、ソース電極１７ａ、ドレイン電
極１７ｂ及びゲート電極１７ｃを形成した後、これらの
ソース電極１７ａ、ドレイン電極１７ｂ及びゲート電極
１７ｃ等をパッシベーション膜（図示せず）で覆う。
法でパターニングして、ソース電極１７ａ、ドレイン電
極１７ｂ及びゲート電極１７ｃを形成した後、これらの
ソース電極１７ａ、ドレイン電極１７ｂ及びゲート電極
１７ｃ等をパッシベーション膜（図示せず）で覆う。
【００３０】以上の様な第１実施形態では、図１（ｆ）
からも明らかな様に、素子活性層としての多結晶Ｓｉ膜
１５がＳｉＮx 膜１２の溝１２ａ中に埋め込まれている
ので、多結晶Ｓｉ膜１５による凹凸がなく、ＳｉＮx 膜
１２よりも上層の平坦度が高い。
からも明らかな様に、素子活性層としての多結晶Ｓｉ膜
１５がＳｉＮx 膜１２の溝１２ａ中に埋め込まれている
ので、多結晶Ｓｉ膜１５による凹凸がなく、ＳｉＮx 膜
１２よりも上層の平坦度が高い。
【００３１】図２が、第２実施形態を示している。この
第２実施形態では、図２（ａ）に示す様に、原料がＳｉ
Ｈ4 及びＮＨ3 であり基板温度が３５０℃であるプラズ
マＣＶＤ法で、ガラス基板２１上に厚さ０．５μｍのＳ
ｉＮx 膜２２を堆積させ、図２（ｂ）に示す様に、幅
１．０μｍ、深さ０．３μｍでゲート電極のパターンの
溝２２ａをドライエッチング法でＳｉＮx 膜２２に形成
する。
第２実施形態では、図２（ａ）に示す様に、原料がＳｉ
Ｈ4 及びＮＨ3 であり基板温度が３５０℃であるプラズ
マＣＶＤ法で、ガラス基板２１上に厚さ０．５μｍのＳ
ｉＮx 膜２２を堆積させ、図２（ｂ）に示す様に、幅
１．０μｍ、深さ０．３μｍでゲート電極のパターンの
溝２２ａをドライエッチング法でＳｉＮx 膜２２に形成
する。
【００３２】次に、図２（ｃ）に示す様に、厚さ１．０
μｍのＣｒ膜２３をスパッタ法で堆積させ、図２（ｄ）
に示す様に、ＳｉＮx 膜２２をストッパにした化学的機
械的研磨法でＣｒ膜２３を研削して、このＣｒ膜２３を
溝２２ａ内にのみ埋め込む。そして、図２（ｅ）に示す
様に、原料がＳｉＨ4 及びＮＨ3 であり基板温度が３５
０℃であるプラズマＣＶＤ法によって、厚さ０．２μｍ
でゲート絶縁膜としてのＳｉＮx 膜２４をＣｒ膜２３上
及びＳｉＮx 膜２２上に堆積させる。
μｍのＣｒ膜２３をスパッタ法で堆積させ、図２（ｄ）
に示す様に、ＳｉＮx 膜２２をストッパにした化学的機
械的研磨法でＣｒ膜２３を研削して、このＣｒ膜２３を
溝２２ａ内にのみ埋め込む。そして、図２（ｅ）に示す
様に、原料がＳｉＨ4 及びＮＨ3 であり基板温度が３５
０℃であるプラズマＣＶＤ法によって、厚さ０．２μｍ
でゲート絶縁膜としてのＳｉＮx 膜２４をＣｒ膜２３上
及びＳｉＮx 膜２２上に堆積させる。
【００３３】以上の様な第２実施形態では、図２（ｅ）
からも明らかな様に、ゲート電極としてのＣｒ膜２３が
ＳｉＮx 膜２２の溝２２ａ中に埋め込まれているので、
Ｃｒ膜２３による凹凸がなく、ＳｉＮx 膜２２よりも上
層の平坦度が高い。
からも明らかな様に、ゲート電極としてのＣｒ膜２３が
ＳｉＮx 膜２２の溝２２ａ中に埋め込まれているので、
Ｃｒ膜２３による凹凸がなく、ＳｉＮx 膜２２よりも上
層の平坦度が高い。
【００３４】図３が、第３実施形態を示している。この
第３実施形態でも、上述の第２実施形態における図２
（ａ）〜（ｄ）と同様の工程を実行して、図３（ａ）に
示す様に、ガラス基板２１上のＳｉＮx 膜２２の溝２２
ａ内にゲート電極としてのＣｒ膜２３を埋め込む。
第３実施形態でも、上述の第２実施形態における図２
（ａ）〜（ｄ）と同様の工程を実行して、図３（ａ）に
示す様に、ガラス基板２１上のＳｉＮx 膜２２の溝２２
ａ内にゲート電極としてのＣｒ膜２３を埋め込む。
【００３５】一方、プラスチック基板３１上に厚さ０．
１μｍのＳｉＯ2 膜３２をプラズマＣＶＤ法で堆積さ
せ、水素を含有する非晶質Ｓｉ膜３３をプラズマＣＶＤ
法でＳｉＯ2 膜３２上に堆積させる。そして、ドライエ
ッチング法で非晶質Ｓｉ膜３３を素子活性層のパターン
に加工し、この非晶質Ｓｉ膜３３の両側の領域にＰをイ
オン注入して、ソース部３３ａ、ドレイン部３３ｂ及び
チャネル部３３ｃを形成する。
１μｍのＳｉＯ2 膜３２をプラズマＣＶＤ法で堆積さ
せ、水素を含有する非晶質Ｓｉ膜３３をプラズマＣＶＤ
法でＳｉＯ2 膜３２上に堆積させる。そして、ドライエ
ッチング法で非晶質Ｓｉ膜３３を素子活性層のパターン
に加工し、この非晶質Ｓｉ膜３３の両側の領域にＰをイ
オン注入して、ソース部３３ａ、ドレイン部３３ｂ及び
チャネル部３３ｃを形成する。
【００３６】なお、プラスチック基板３１上にＳｉＯ2
膜３２を堆積させているので、プラスチック基板３１に
対する非晶質Ｓｉ膜３３の密着強度が増大しており、ま
た、ドライエッチング法で非晶質Ｓｉ膜３３を素子活性
層のパターンに加工する際に非晶質Ｓｉ膜３３の選択比
を大きくすることができる。
膜３２を堆積させているので、プラスチック基板３１に
対する非晶質Ｓｉ膜３３の密着強度が増大しており、ま
た、ドライエッチング法で非晶質Ｓｉ膜３３を素子活性
層のパターンに加工する際に非晶質Ｓｉ膜３３の選択比
を大きくすることができる。
【００３７】その後、ガラス基板２１を３５０℃に保っ
て、厚さ０．１μｍのＳｉＮx 膜３４と、厚さ５０ｎｍ
のＳｉＯx 膜３５と、厚さ５ｎｍで水素を含有する非晶
質Ｓｉ膜３６とを、プラズマＣＶＤ法で順次に堆積させ
る。そして、今度は、ガラス基板２１を０℃に保って、
原料がＳｉＨ4 及びＨ2 Ｏ2 である減圧ＣＶＤ法で、厚
さ０．１μｍのＳｉＯx 膜３７を堆積させる。
て、厚さ０．１μｍのＳｉＮx 膜３４と、厚さ５０ｎｍ
のＳｉＯx 膜３５と、厚さ５ｎｍで水素を含有する非晶
質Ｓｉ膜３６とを、プラズマＣＶＤ法で順次に堆積させ
る。そして、今度は、ガラス基板２１を０℃に保って、
原料がＳｉＨ4 及びＨ2 Ｏ2 である減圧ＣＶＤ法で、厚
さ０．１μｍのＳｉＯx 膜３７を堆積させる。
【００３８】ＳｉＯx 膜を真空中で０℃に保つと、この
ＳｉＯx 膜は流動性と共に接着力を有する。そこで、次
に、図３（ｂ）に示す様に、ガラス基板２１を真空に保
持したまま、プラスチック基板３１の非晶質Ｓｉ膜３３
側をガラス基板２１のＳｉＯx 膜３７側に押圧して、ガ
ラス基板２１とプラスチック基板３１とを接着する。
ＳｉＯx 膜は流動性と共に接着力を有する。そこで、次
に、図３（ｂ）に示す様に、ガラス基板２１を真空に保
持したまま、プラスチック基板３１の非晶質Ｓｉ膜３３
側をガラス基板２１のＳｉＯx 膜３７側に押圧して、ガ
ラス基板２１とプラスチック基板３１とを接着する。
【００３９】そして、この状態で、４００℃、７６０Ｔ
ｏｒｒのＮ2 雰囲気中における１５分間の熱処理を施し
て、接着強度を向上させる。なお、ゲート絶縁膜として
のＳｉＮx 膜３４及びＳｉＯx 膜３５、３７の間に水素
を含有する非晶質Ｓｉ膜３６が挟まれているので、上述
の接着強度が更に増大されている。
ｏｒｒのＮ2 雰囲気中における１５分間の熱処理を施し
て、接着強度を向上させる。なお、ゲート絶縁膜として
のＳｉＮx 膜３４及びＳｉＯx 膜３５、３７の間に水素
を含有する非晶質Ｓｉ膜３６が挟まれているので、上述
の接着強度が更に増大されている。
【００４０】その後、プラスチック基板３１を３５０℃
に保ち、紫外線／Ｏ3 ４１にプラスチック基板３１を曝
すことによって、このプラスチック基板３１を灰化させ
て除去する。そして、ＣＦ4 ガスによるドライエッチン
グ法でＳｉＯ2 膜３２も除去する。
に保ち、紫外線／Ｏ3 ４１にプラスチック基板３１を曝
すことによって、このプラスチック基板３１を灰化させ
て除去する。そして、ＣＦ4 ガスによるドライエッチン
グ法でＳｉＯ2 膜３２も除去する。
【００４１】次に、図３（ｃ）に示す様に、ＸｅＣｌエ
キシマレーザ１４の照射で非晶質Ｓｉ膜３３を溶融再結
晶化させて、この非晶質Ｓｉ膜３３を多結晶Ｓｉ膜４２
にする。この時、ソース部３３ａ中及びドレイン部３３
ｂ中のＰも同時に活性化されて、ソース部３３ａ、ドレ
イン部３３ｂ及びチャネル部３３ｃから、ソース４２
ａ、ドレイン４２ｂ及びチャネル４２ｃが夫々形成され
る。
キシマレーザ１４の照射で非晶質Ｓｉ膜３３を溶融再結
晶化させて、この非晶質Ｓｉ膜３３を多結晶Ｓｉ膜４２
にする。この時、ソース部３３ａ中及びドレイン部３３
ｂ中のＰも同時に活性化されて、ソース部３３ａ、ドレ
イン部３３ｂ及びチャネル部３３ｃから、ソース４２
ａ、ドレイン４２ｂ及びチャネル４２ｃが夫々形成され
る。
【００４２】また、ＸｅＣｌエキシマレーザ１４の照射
によって非晶質Ｓｉ膜３３を溶融再結晶化させているの
で、プラスチック基板３１の灰化やＳｉＯ2 膜３２のド
ライエッチングによって非晶質Ｓｉ膜３３に発生してい
た損傷が消滅すると共に、多結晶Ｓｉ膜４２とＳｉＯx
膜３７との界面の特性も向上する。
によって非晶質Ｓｉ膜３３を溶融再結晶化させているの
で、プラスチック基板３１の灰化やＳｉＯ2 膜３２のド
ライエッチングによって非晶質Ｓｉ膜３３に発生してい
た損傷が消滅すると共に、多結晶Ｓｉ膜４２とＳｉＯx
膜３７との界面の特性も向上する。
【００４３】次に、図３（ｄ）に示す様に、厚さ０．５
μｍのＡｌ合金膜をスパッタ法で堆積させ、このＡｌ合
金膜ををドライエッチング法でパターニングして、ソー
ス電極４３ａ及びドレイン電極４３ｂを形成する。その
後、ソース電極４３ａ及びドレイン電極４３ｂ等をパッ
シベーション膜（図示せず）で覆う。
μｍのＡｌ合金膜をスパッタ法で堆積させ、このＡｌ合
金膜ををドライエッチング法でパターニングして、ソー
ス電極４３ａ及びドレイン電極４３ｂを形成する。その
後、ソース電極４３ａ及びドレイン電極４３ｂ等をパッ
シベーション膜（図示せず）で覆う。
【００４４】以上の様な第３実施形態では、Ｃｒ膜２３
が溝２２ａ内に埋め込まれているガラス基板２１と非晶
質Ｓｉ膜３３が形成されているプラスチック基板３１と
を作り置きしておけば、ゲート電極としてのＣｒ膜２３
と素子活性層としての多結晶Ｓｉ膜４２とを有する薄膜
半導体装置を接着等の容易な工程で製造することができ
る。
が溝２２ａ内に埋め込まれているガラス基板２１と非晶
質Ｓｉ膜３３が形成されているプラスチック基板３１と
を作り置きしておけば、ゲート電極としてのＣｒ膜２３
と素子活性層としての多結晶Ｓｉ膜４２とを有する薄膜
半導体装置を接着等の容易な工程で製造することができ
る。
【００４５】また、ゲート電極としてのＣｒ膜２３と素
子活性層としての多結晶Ｓｉ膜４２との何れかに欠陥が
発見された場合は、欠陥の発見された部品のみを除去し
た後、Ｃｒ膜２３が溝２２ａ内に埋め込まれているガラ
ス基板２１かまたは非晶質Ｓｉ膜３３が形成されている
プラスチック基板３１かを接着することによって、欠陥
の発見された部品のみを置き換えることができる。
子活性層としての多結晶Ｓｉ膜４２との何れかに欠陥が
発見された場合は、欠陥の発見された部品のみを除去し
た後、Ｃｒ膜２３が溝２２ａ内に埋め込まれているガラ
ス基板２１かまたは非晶質Ｓｉ膜３３が形成されている
プラスチック基板３１かを接着することによって、欠陥
の発見された部品のみを置き換えることができる。
【００４６】なお、以上の第３実施形態では、ガラス基
板２１とプラスチック基板３１とを接着した後、紫外線
／Ｏ3 ４１にプラスチック基板３１を曝すことによっ
て、このプラスチック基板３１を灰化させて除去してい
るが、灰化のみならずウエットエッチング等によって非
晶質Ｓｉ膜３３に対して選択的に除去可能な材料であれ
ば、プラスチック以外の材料から成る基板をプラスチッ
ク基板３１の代わりに用いてもよい。
板２１とプラスチック基板３１とを接着した後、紫外線
／Ｏ3 ４１にプラスチック基板３１を曝すことによっ
て、このプラスチック基板３１を灰化させて除去してい
るが、灰化のみならずウエットエッチング等によって非
晶質Ｓｉ膜３３に対して選択的に除去可能な材料であれ
ば、プラスチック以外の材料から成る基板をプラスチッ
ク基板３１の代わりに用いてもよい。
【００４７】また、ゲート電極としてのＣｒ膜２３をガ
ラス基板２１に形成し、素子活性層になる非晶質Ｓｉ膜
３３をプラスチック基板３１に形成しているが、これら
は互いに逆であってもよい。また、ゲート絶縁膜として
のＳｉＮx 膜３４及びＳｉＯx 膜３５、３７と非晶質Ｓ
ｉ膜３６とをガラス基板２１に形成しているが、これら
はプラスチック基板３１に形成してもよい。
ラス基板２１に形成し、素子活性層になる非晶質Ｓｉ膜
３３をプラスチック基板３１に形成しているが、これら
は互いに逆であってもよい。また、ゲート絶縁膜として
のＳｉＮx 膜３４及びＳｉＯx 膜３５、３７と非晶質Ｓ
ｉ膜３６とをガラス基板２１に形成しているが、これら
はプラスチック基板３１に形成してもよい。
【００４８】
【発明の効果】請求項１〜３に係る薄膜半導体装置で
は、絶縁性基板中に埋め込まれている導電層よりも上層
に配線が設けられていても段差部における配線の切断が
少なく、また、導電層等を覆う絶縁膜が設けられていて
もこの絶縁膜の形成に際して汚染粒子の発生する可能性
が低いので、歩留りが高い。しかも、絶縁膜の形成時間
が短く、絶縁膜の形成装置の保守頻度も低いので、生産
性が高い。これらのために、薄膜半導体装置のコストが
低い。
は、絶縁性基板中に埋め込まれている導電層よりも上層
に配線が設けられていても段差部における配線の切断が
少なく、また、導電層等を覆う絶縁膜が設けられていて
もこの絶縁膜の形成に際して汚染粒子の発生する可能性
が低いので、歩留りが高い。しかも、絶縁膜の形成時間
が短く、絶縁膜の形成装置の保守頻度も低いので、生産
性が高い。これらのために、薄膜半導体装置のコストが
低い。
【００４９】請求項４に係る薄膜半導体装置の製造方法
では、凹凸を生じない導電層を容易に形成することがで
きるので、薄膜半導体装置を低コストで製造することが
できる。
では、凹凸を生じない導電層を容易に形成することがで
きるので、薄膜半導体装置を低コストで製造することが
できる。
【００５０】請求項５に係る薄膜半導体装置の製造方法
では、溝中に埋め込む際に導電層に損傷が生じても、こ
の損傷を熱処理で消滅させることができるので、特性の
優れた薄膜半導体装置を製造することができる。
では、溝中に埋め込む際に導電層に損傷が生じても、こ
の損傷を熱処理で消滅させることができるので、特性の
優れた薄膜半導体装置を製造することができる。
【００５１】請求項６に係る薄膜半導体装置の製造方法
では、導電層に導入されている不純物の再拡散を防止す
ることができるので、微細な薄膜半導体装置を製造する
ことができる。
では、導電層に導入されている不純物の再拡散を防止す
ることができるので、微細な薄膜半導体装置を製造する
ことができる。
【００５２】請求項７に係る薄膜半導体装置の製造方法
では、素子活性層としての導電層とゲート絶縁膜との界
面の特性を向上させることができるので、特性の優れた
薄膜半導体装置を製造することができる。
では、素子活性層としての導電層とゲート絶縁膜との界
面の特性を向上させることができるので、特性の優れた
薄膜半導体装置を製造することができる。
【００５３】請求項８、９に係る薄膜半導体装置の製造
方法では、２層の導電層を有する薄膜半導体装置を容易
な工程で製造することができ、欠陥の発見された部分の
みを置き換えることもできるので、薄膜半導体装置を低
コストで製造することができる。
方法では、２層の導電層を有する薄膜半導体装置を容易
な工程で製造することができ、欠陥の発見された部分の
みを置き換えることもできるので、薄膜半導体装置を低
コストで製造することができる。
【００５４】請求項１０に係る薄膜半導体装置の製造方
法では、接着後に下地基板のみを除去し、下地基板に形
成されていた導電層を露出させた状態でこの導電層に対
する処理を行うことができるので、処理の自由度が大き
くて、所望の特性及び構造を有する薄膜半導体装置を容
易に製造することができる。
法では、接着後に下地基板のみを除去し、下地基板に形
成されていた導電層を露出させた状態でこの導電層に対
する処理を行うことができるので、処理の自由度が大き
くて、所望の特性及び構造を有する薄膜半導体装置を容
易に製造することができる。
【図１】本願の発明の第１実施形態を工程順に示す側断
面図である。
面図である。
【図２】本願の発明の第２実施形態を工程順に示す側断
面図である。
面図である。
【図３】本願の発明の第３実施形態を工程順に示す側断
面図である。
面図である。
１１ ガラス基板（絶縁性基板） １２ ＳｉＮx 膜
（絶縁性基板） １２ａ 溝 １５ 多結晶Ｓｉ
膜（導電層） １５ａ ソース １５ｂ ドレイン １５ｃ チャネル ２１ ガラス基板
（絶縁性基板） ２２ ＳｉＮx 膜（絶縁性基板） ２２ａ 溝 ２３ Ｃｒ膜（導電層、配線） ３１ プラスチッ
ク基板（下地基板） ３２ ＳｉＯ2 膜（下地基板） ３３ 非晶質Ｓｉ
膜（導電層） ３４ ＳｉＮx 膜（ゲート絶縁膜） ３５ ＳｉＯx 膜
（ゲート絶縁膜） ３７ ＳｉＯx 膜（ゲート絶縁膜）
（絶縁性基板） １２ａ 溝 １５ 多結晶Ｓｉ
膜（導電層） １５ａ ソース １５ｂ ドレイン １５ｃ チャネル ２１ ガラス基板
（絶縁性基板） ２２ ＳｉＮx 膜（絶縁性基板） ２２ａ 溝 ２３ Ｃｒ膜（導電層、配線） ３１ プラスチッ
ク基板（下地基板） ３２ ＳｉＯ2 膜（下地基板） ３３ 非晶質Ｓｉ
膜（導電層） ３４ ＳｉＮx 膜（ゲート絶縁膜） ３５ ＳｉＯx 膜
（ゲート絶縁膜） ３７ ＳｉＯx 膜（ゲート絶縁膜）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６２７Ｃ
Claims (10)
- 【請求項１】 絶縁性基板中に埋め込まれている導電層
を具備することを特徴とする薄膜半導体装置。 - 【請求項２】 前記導電層にソース、ドレイン及びチャ
ネルが形成されていることを特徴とする請求項１記載の
薄膜半導体装置。 - 【請求項３】 前記導電層が配線であることを特徴とす
る請求項１記載の薄膜半導体装置。 - 【請求項４】 絶縁性基板に溝を形成する工程と、 前記溝中に導電層を埋め込む工程とを具備することを特
徴とする薄膜半導体装置の製造方法。 - 【請求項５】 前記導電層に熱処理を施す工程を具備す
ることを特徴とする請求項４記載の薄膜半導体装置の製
造方法。 - 【請求項６】 レーザの照射によって前記熱処理を施す
工程を具備することを特徴とする請求項５記載の薄膜半
導体装置の製造方法。 - 【請求項７】 前記導電層にソース、ドレイン及びチャ
ネルを形成する工程と、 前記導電層の表面にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜を形成した後に前記熱処理を施す工程
とを具備することを特徴とする請求項５記載の薄膜半導
体装置の製造方法。 - 【請求項８】 導電層が形成されている下地基板を用意
する工程と、 前記溝中に前記導電層が埋め込まれた前記絶縁性基板と
前記下地基板とを接着する工程とを具備することを特徴
とする請求項４記載の薄膜半導体装置の製造方法。 - 【請求項９】 ＳｉＨ4 及びＨ2 Ｏ2 を原料とする化学
的気相成長法によってＳｉＯx 膜を堆積させる工程と、 前記ＳｉＯx 膜を接着剤として前記接着を行う工程とを
具備することを特徴とする請求項８記載の薄膜半導体装
置の製造方法。 - 【請求項１０】 前記下地基板に形成されている前記導
電層に対して選択的に除去可能な材料から成る前記下地
基板を用いることを特徴とする請求項８記載の薄膜半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11658697A JPH10294467A (ja) | 1997-04-18 | 1997-04-18 | 薄膜半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11658697A JPH10294467A (ja) | 1997-04-18 | 1997-04-18 | 薄膜半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10294467A true JPH10294467A (ja) | 1998-11-04 |
Family
ID=14690810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11658697A Pending JPH10294467A (ja) | 1997-04-18 | 1997-04-18 | 薄膜半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10294467A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003318193A (ja) * | 2002-04-22 | 2003-11-07 | Seiko Epson Corp | デバイス、その製造方法及び電子装置 |
-
1997
- 1997-04-18 JP JP11658697A patent/JPH10294467A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003318193A (ja) * | 2002-04-22 | 2003-11-07 | Seiko Epson Corp | デバイス、その製造方法及び電子装置 |
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