JPH10301840A - データ処理システムおよびデータ処理方法 - Google Patents
データ処理システムおよびデータ処理方法Info
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- JPH10301840A JPH10301840A JP10088923A JP8892398A JPH10301840A JP H10301840 A JPH10301840 A JP H10301840A JP 10088923 A JP10088923 A JP 10088923A JP 8892398 A JP8892398 A JP 8892398A JP H10301840 A JPH10301840 A JP H10301840A
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- G06F7/768—Data position reversal, e.g. bit reversal, byte swapping
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4013—Coupling between buses with data restructuring with data re-ordering, e.g. Endian conversion
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 ２モード・エンディアンのパワーＰＣシステ
ム環境において、システム構成要素に対して首尾一貫し
た記憶域イメージを提供するために、適切なエンディア
ン形式のデータをシステム構成要素間で転送する手段を
提供すること。 【解決手段】インバウンドおよびアウトバウンドの入出
力データ通路上にバイト単位の交換ロジックを付加する
ことによって、エンディアン変換機能をメモリ・コント
ローラ・サブシステムに組み込むことができる。そのよ
うな構造によって、プロセッサ・メモリ・バスからのイ
ンバウンド・データは、入出力装置へ送られる前に真の
リトル・エンディアン順序へ変換される。同様に、入出
力装置からプロセスまたはメモリへ向けられた真のリト
ル・エンディアン・データはパワーＰＣリトル・エンデ
ィアン・バイト順序への変換を反映するように変更され
る。
ム環境において、システム構成要素に対して首尾一貫し
た記憶域イメージを提供するために、適切なエンディア
ン形式のデータをシステム構成要素間で転送する手段を
提供すること。 【解決手段】インバウンドおよびアウトバウンドの入出
力データ通路上にバイト単位の交換ロジックを付加する
ことによって、エンディアン変換機能をメモリ・コント
ローラ・サブシステムに組み込むことができる。そのよ
うな構造によって、プロセッサ・メモリ・バスからのイ
ンバウンド・データは、入出力装置へ送られる前に真の
リトル・エンディアン順序へ変換される。同様に、入出
力装置からプロセスまたはメモリへ向けられた真のリト
ル・エンディアン・データはパワーＰＣリトル・エンデ
ィアン・バイト順序への変換を反映するように変更され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にはデータ
処理システムに関し、具体的には、入出力装置とプロセ
ッサの間のデータ通信をサポートすることに関する。
処理システムに関し、具体的には、入出力装置とプロセ
ッサの間のデータ通信をサポートすることに関する。
【０００２】
【従来の技術】今日の大部分のコンピュータ・システム
において、記憶域の最小アドレス単位は８ビットより成
るバイトである。データは、帯域幅の必要性を満たすた
めに、バイトの群として（たとえば、ワード、ダブルワ
ード、クワッドワード）コンピュータ・システムの各種
の構成要素の間を転送される。データを正しく使用する
か計算するためには、バイト・アドレスとデータ値との
相関関係（すなわち、最も有意のバイト（ＭＳＢ）がど
こにあるか）を知る必要がある。
において、記憶域の最小アドレス単位は８ビットより成
るバイトである。データは、帯域幅の必要性を満たすた
めに、バイトの群として（たとえば、ワード、ダブルワ
ード、クワッドワード）コンピュータ・システムの各種
の構成要素の間を転送される。データを正しく使用する
か計算するためには、バイト・アドレスとデータ値との
相関関係（すなわち、最も有意のバイト（ＭＳＢ）がど
こにあるか）を知る必要がある。
【０００３】最低位のバイト・アドレスが最高順位の
（最左方の）バイトに対応するようにデータを配列する
プロセッサ・アーキテクチャは、ビッグ・エンディアン
（Ｂｉｇ Ｅｎｄｉａｎ）と呼ばれる。最低バイト・ア
ドレスを最低順位の（最右方の）バイトへ割り当てるア
ーキテクチャは、リトル・エンディアン（Ｌｉｔｔｌｅ
Ｅｎｄｉａｎ）と呼ばれる。ある種のプロセッサ・アー
キテクチャ（たとえばＩＢＭ社のパワーＰＣプロセッ
サ）は、これら双方のバイト順序方式をサポートする。
（最左方の）バイトに対応するようにデータを配列する
プロセッサ・アーキテクチャは、ビッグ・エンディアン
（Ｂｉｇ Ｅｎｄｉａｎ）と呼ばれる。最低バイト・ア
ドレスを最低順位の（最右方の）バイトへ割り当てるア
ーキテクチャは、リトル・エンディアン（Ｌｉｔｔｌｅ
Ｅｎｄｉａｎ）と呼ばれる。ある種のプロセッサ・アー
キテクチャ（たとえばＩＢＭ社のパワーＰＣプロセッ
サ）は、これら双方のバイト順序方式をサポートする。
【０００４】これら２つの方式の差異を示すために、図
１に示されるデータ・ワード形式を考える。データ構造
「ｎ」は１６進文字１Ａ、２Ｂ、３Ｃ、４Ｄで表される
４つのデータ・バイトから構成される。プロセッサがビ
ッグ・エンディアン・モードでワードをメモリに記憶す
る場合、その記憶域マップは図２のようになる。プロセ
スがリトル・エンディアン・モードで設定された場合、
記憶域マップは図３のようになる。
１に示されるデータ・ワード形式を考える。データ構造
「ｎ」は１６進文字１Ａ、２Ｂ、３Ｃ、４Ｄで表される
４つのデータ・バイトから構成される。プロセッサがビ
ッグ・エンディアン・モードでワードをメモリに記憶す
る場合、その記憶域マップは図２のようになる。プロセ
スがリトル・エンディアン・モードで設定された場合、
記憶域マップは図３のようになる。
【０００５】
【発明が解決しようとする課題】パワーＰＣアーキテク
チャに基づいたプロセッサは、リトル・エンディアン・
モードで動作するように構成されたとき、図３に示され
るような真のリトル・エンディアン・マップとはやや異
なった記憶域マップとなる。パワーＰＣプロセッサ（た
とえば、６０１、６０４、および６２０チップ）は、メ
モリ・サブシステムへ１、２、または４バイトのデータ
を転送するとき、実効記憶域アドレスの低位３ビットを
変更して、図４に示されるような「疑似リトル・エンデ
ィアン」記憶域マップを作成する。このアドレス変換の
結果として、ダブルワード内のバイト順序は真のリトル
・エンディアンのマッピングとは逆になっている。その
ようなマッピングは、記憶域にアクセスする必要のある
入出力（Ｉ／Ｏ）装置に対して問題となる。したがっ
て、真のリトル・エンディアンの記憶域イメージを必要
とする入出力装置がパワーＰＣプロセッサと共に動作で
きるようにする技術が必要となる。
チャに基づいたプロセッサは、リトル・エンディアン・
モードで動作するように構成されたとき、図３に示され
るような真のリトル・エンディアン・マップとはやや異
なった記憶域マップとなる。パワーＰＣプロセッサ（た
とえば、６０１、６０４、および６２０チップ）は、メ
モリ・サブシステムへ１、２、または４バイトのデータ
を転送するとき、実効記憶域アドレスの低位３ビットを
変更して、図４に示されるような「疑似リトル・エンデ
ィアン」記憶域マップを作成する。このアドレス変換の
結果として、ダブルワード内のバイト順序は真のリトル
・エンディアンのマッピングとは逆になっている。その
ようなマッピングは、記憶域にアクセスする必要のある
入出力（Ｉ／Ｏ）装置に対して問題となる。したがっ
て、真のリトル・エンディアンの記憶域イメージを必要
とする入出力装置がパワーＰＣプロセッサと共に動作で
きるようにする技術が必要となる。
【０００６】
【課題を解決するための手段】このような技術は本発明
によって実現される。本発明はデータ構造を再配置する
回路を提供し、真のリトル・エンディアン・データ構造
の順序を必要とする入出力装置が、パワーＰＣプロセッ
サおよびそのデータ構造配列方式と効率的に連絡できる
ようにする。具体的には、本発明は入出力装置とパワー
ＰＣシステム・アーキテクチャの残余部分との間に設け
られたバイト配列マルチプレクサを備えている。
によって実現される。本発明はデータ構造を再配置する
回路を提供し、真のリトル・エンディアン・データ構造
の順序を必要とする入出力装置が、パワーＰＣプロセッ
サおよびそのデータ構造配列方式と効率的に連絡できる
ようにする。具体的には、本発明は入出力装置とパワー
ＰＣシステム・アーキテクチャの残余部分との間に設け
られたバイト配列マルチプレクサを備えている。
【０００７】実施例において、本発明に従ったデータ処
理システムは、パワーＰＣリトル・エンディアン・バイ
ト順序を使用するパワーＰＣプロセッサ、真のリトル・
エンディアン・バイト順序を使用する入出力装置、およ
びパワーＰＣプロセッサと入出力装置との間でデータを
伝達するメモリ・コントローラを備えている。このメモ
リ・コントローラはデータを変換する回路を有し、入出
力装置とパワーＰＣプロセッサのそれぞれのリトル・エ
ンディアン・バイト順序が相違していても、データはパ
ワーＰＣプロセッサと入出力装置の間を転送することが
できる。ダブルワード内のパワーＰＣリトル・エンディ
アン・バイト順序は、真のリトル・エンディアン・バイ
ト順序を逆にしたものである。真のリトル・エンディア
ン・バイト順序では、バイト０：３はそれぞれダブルワ
ードのアドレス３：０と関連づけられる。パワーＰＣリ
トル・エンディアン・バイト順序では、バイト０：３は
ダブルワードのアドレス４：７と関連づけられる。
理システムは、パワーＰＣリトル・エンディアン・バイ
ト順序を使用するパワーＰＣプロセッサ、真のリトル・
エンディアン・バイト順序を使用する入出力装置、およ
びパワーＰＣプロセッサと入出力装置との間でデータを
伝達するメモリ・コントローラを備えている。このメモ
リ・コントローラはデータを変換する回路を有し、入出
力装置とパワーＰＣプロセッサのそれぞれのリトル・エ
ンディアン・バイト順序が相違していても、データはパ
ワーＰＣプロセッサと入出力装置の間を転送することが
できる。ダブルワード内のパワーＰＣリトル・エンディ
アン・バイト順序は、真のリトル・エンディアン・バイ
ト順序を逆にしたものである。真のリトル・エンディア
ン・バイト順序では、バイト０：３はそれぞれダブルワ
ードのアドレス３：０と関連づけられる。パワーＰＣリ
トル・エンディアン・バイト順序では、バイト０：３は
ダブルワードのアドレス４：７と関連づけられる。
【０００８】本発明は、データ処理システムの任意の２
つの装置の間でデータを変換するように構成することが
できる。その場合、第一の装置は、第二の装置のリトル
・エンディアン・バイト順序の逆であるリトル・エンデ
ィアン・バイト順序で動作するように構成される。
つの装置の間でデータを変換するように構成することが
できる。その場合、第一の装置は、第二の装置のリトル
・エンディアン・バイト順序の逆であるリトル・エンデ
ィアン・バイト順序で動作するように構成される。
【０００９】以下に続く本発明の詳細な説明をよりよく
理解できるように、本発明の特徴および技術的利点につ
いてやや広く概観してきた。本発明の請求範囲の主題と
なる他の特徴および利点は、以下の説明から明らかとな
る。
理解できるように、本発明の特徴および技術的利点につ
いてやや広く概観してきた。本発明の請求範囲の主題と
なる他の特徴および利点は、以下の説明から明らかとな
る。
【００１０】
【発明の実施の形態】以下の説明で、本発明を十分に理
解できるようにするため、特定のワードやバイトの長さ
など詳細に限定している。しかし、そのような詳細な限
定に合致しなくても、本発明を実施できることは当業者
に明らかである。また、周知の回路はブロック形式で示
されている。それは程度を越えて説明を詳細にしたた
め、かえって本発明が不明瞭になるのを避けるためであ
る。たとえば、大部分の場合、タイミングに関する詳細
な説明は省略してある。そのような詳細な説明は本発明
を完全に理解するためには不必要であり、当業者の通常
の知識の範囲内にあると思われるからである。
解できるようにするため、特定のワードやバイトの長さ
など詳細に限定している。しかし、そのような詳細な限
定に合致しなくても、本発明を実施できることは当業者
に明らかである。また、周知の回路はブロック形式で示
されている。それは程度を越えて説明を詳細にしたた
め、かえって本発明が不明瞭になるのを避けるためであ
る。たとえば、大部分の場合、タイミングに関する詳細
な説明は省略してある。そのような詳細な説明は本発明
を完全に理解するためには不必要であり、当業者の通常
の知識の範囲内にあると思われるからである。
【００１１】図面において、示された構成要素は必ずし
も同一の寸法比ではない。また、いくつかの図面で同様
な構成要素は同じ番号で示してある。
も同一の寸法比ではない。また、いくつかの図面で同様
な構成要素は同じ番号で示してある。
【００１２】本発明を実施するための代表的なハードウ
ェア環境が図７に示してある。図７において、本発明に
従ったワークステーション７００の典型的なハードウェ
ア構成は、中央処理ユニット（ＣＰＵ）７１０（たとえ
ば、通常のマイクロプロセッサ）、およびシステム・バ
ス７１２を介して相互に接続された多数の他のユニット
を有する。ワークステーション７００はランダム・アク
セス・メモリ（ＲＡＭ）７１４、読み取り専用メモリ
（ＲＯＭ）７１６、ディスク・ユニット７２０やテープ
・ドライブ７４０のような周辺装置をシステム・バス７
１２に接続する入出力（Ｉ／Ｏ）アダプタ７１８、キー
ボード７２４、マウス７２６、スピーカ７２８、マイク
ロホン７３２、および他のユーザ・インタフェース装置
（たとえばタッチ・スクリーン装置（図示されていな
い））をシステム・バス７１２に接続するユーザ・イン
タフェース・アダプタ７２２、ワークステーション７０
０をデータ処理ネットワークに接続する通信アダプタ７
３４、およびシステム・バス７１２をディスプレイ装置
７３８に接続するディスプレイ・アダプタ７３６を含ん
でいる。中央処理ユニット（ＣＰＵ）７１０は、ここに
図示されていないがマイクロプロセッサの中に通常含ま
れている他の回路を含む。そのような回路としては、た
とえば、実行ユニット、バス・インタフェース・ユニッ
ト、および演算論理ユニットなどがある。さらに、中央
処理ユニット（ＣＰＵ）７１０は単一の集積回路上に存
在することができる。
ェア環境が図７に示してある。図７において、本発明に
従ったワークステーション７００の典型的なハードウェ
ア構成は、中央処理ユニット（ＣＰＵ）７１０（たとえ
ば、通常のマイクロプロセッサ）、およびシステム・バ
ス７１２を介して相互に接続された多数の他のユニット
を有する。ワークステーション７００はランダム・アク
セス・メモリ（ＲＡＭ）７１４、読み取り専用メモリ
（ＲＯＭ）７１６、ディスク・ユニット７２０やテープ
・ドライブ７４０のような周辺装置をシステム・バス７
１２に接続する入出力（Ｉ／Ｏ）アダプタ７１８、キー
ボード７２４、マウス７２６、スピーカ７２８、マイク
ロホン７３２、および他のユーザ・インタフェース装置
（たとえばタッチ・スクリーン装置（図示されていな
い））をシステム・バス７１２に接続するユーザ・イン
タフェース・アダプタ７２２、ワークステーション７０
０をデータ処理ネットワークに接続する通信アダプタ７
３４、およびシステム・バス７１２をディスプレイ装置
７３８に接続するディスプレイ・アダプタ７３６を含ん
でいる。中央処理ユニット（ＣＰＵ）７１０は、ここに
図示されていないがマイクロプロセッサの中に通常含ま
れている他の回路を含む。そのような回路としては、た
とえば、実行ユニット、バス・インタフェース・ユニッ
ト、および演算論理ユニットなどがある。さらに、中央
処理ユニット（ＣＰＵ）７１０は単一の集積回路上に存
在することができる。
【００１３】本発明の実施例において、中央処理ユニッ
ト（ＣＰＵ）７１０はＩＢＭ社によって製造されている
パワーＰＣ（ＰｏｗｅｒＰＣ）プロセッサである。
ト（ＣＰＵ）７１０はＩＢＭ社によって製造されている
パワーＰＣ（ＰｏｗｅｒＰＣ）プロセッサである。
【００１４】図５を参照すると、リトル・エンディアン
・システムにおいて、入出力（Ｉ／Ｏ）アダプタ７１８
（入出力装置）とパワーＰＣアーキテクチャの中央処理
ユニット（ＣＰＵ）７１０（プロセッサ・チップ）およ
びランダム・アクセス・メモリ（ＲＡＭ）７１４の間で
真のリトル・エンディアン・データ転送をサポートする
方法が示されている。リトル・エンディアン・システム
の詳細に関しては、ＭｉｎｄＳｈａｒｅ社が著作権を有
する１９９５年の参考文献「ＰｏｗｅｒＰＣＳｙｓｔｅ
ｍ Ａｒｃｈｉｔｅｃｔｕｒｅ」の第２３章「Ｂｉｇ
ｖｓ．Ｌｉｔｔｌｅ Ｅｎｄｉａｎ」（２７７〜３０８
ページ）等を参照されたい。真のリトル・エンディアン
・モードで動作する任意の装置が、本発明の特徴を利用
することができる。再配置ステーション５００はメモリ
・コントローラ・サブシステム５０１の入出力ポートと
プロセッサ・ポートの間のデータ通路に組み込まれる。
バイトの再配置は、システム・バス７１２上の装置から
入出力（Ｉ／Ｏ）アダプタ７１８（入出力装置）へのデ
ータ転送、入出力（Ｉ／Ｏ）アダプタ７１８（入出力装
置）からメモリ・コントローラ・サブシステム５０１へ
のデータ転送、および入出力（Ｉ／Ｏ）アダプタ７１８
（入出力装置）からのメモリ・アクセスで起こる。
・システムにおいて、入出力（Ｉ／Ｏ）アダプタ７１８
（入出力装置）とパワーＰＣアーキテクチャの中央処理
ユニット（ＣＰＵ）７１０（プロセッサ・チップ）およ
びランダム・アクセス・メモリ（ＲＡＭ）７１４の間で
真のリトル・エンディアン・データ転送をサポートする
方法が示されている。リトル・エンディアン・システム
の詳細に関しては、ＭｉｎｄＳｈａｒｅ社が著作権を有
する１９９５年の参考文献「ＰｏｗｅｒＰＣＳｙｓｔｅ
ｍ Ａｒｃｈｉｔｅｃｔｕｒｅ」の第２３章「Ｂｉｇ
ｖｓ．Ｌｉｔｔｌｅ Ｅｎｄｉａｎ」（２７７〜３０８
ページ）等を参照されたい。真のリトル・エンディアン
・モードで動作する任意の装置が、本発明の特徴を利用
することができる。再配置ステーション５００はメモリ
・コントローラ・サブシステム５０１の入出力ポートと
プロセッサ・ポートの間のデータ通路に組み込まれる。
バイトの再配置は、システム・バス７１２上の装置から
入出力（Ｉ／Ｏ）アダプタ７１８（入出力装置）へのデ
ータ転送、入出力（Ｉ／Ｏ）アダプタ７１８（入出力装
置）からメモリ・コントローラ・サブシステム５０１へ
のデータ転送、および入出力（Ｉ／Ｏ）アダプタ７１８
（入出力装置）からのメモリ・アクセスで起こる。
【００１５】図６はバイト再配置のタスクが達成される
方法を示す。各々の再配置ステーション５００は２つの
３２ビット２：１マルチプレクサ６０１および６０２か
ら構成される。３２ビット２：１マルチプレクサ６０１
および６０２はデータ・ダブルワードへ配線されてい
る。データは、それが外部バスから受け取られる順序で
３２ビット２：１マルチプレクサ６０１および６０２の
左方４バイト入力［０：３］へ与えられる。右方４バイ
ト・データ入力［４：７］は逆順で３２ビット２：１マ
ルチプレクサ６０１および６０２へ配線される。システ
ムがビッグ・エンディアン・モードで動作していると
き、マルチプレクサ選択信号ＬＥ＿ＥＮＢが無能化され
（「０」）、３２ビット２：１マルチプレクサ６０１お
よび６０２の左方４バイト（３２ビット２：１マルチプ
レクサ６０１のバイト［０：３］および３２ビット２：
１マルチプレクサ６０２のバイト［４：７］）が出力へ
ゲートされ、バイトの再配置は起こらない。各バイトの
有意性は不変のままである。
方法を示す。各々の再配置ステーション５００は２つの
３２ビット２：１マルチプレクサ６０１および６０２か
ら構成される。３２ビット２：１マルチプレクサ６０１
および６０２はデータ・ダブルワードへ配線されてい
る。データは、それが外部バスから受け取られる順序で
３２ビット２：１マルチプレクサ６０１および６０２の
左方４バイト入力［０：３］へ与えられる。右方４バイ
ト・データ入力［４：７］は逆順で３２ビット２：１マ
ルチプレクサ６０１および６０２へ配線される。システ
ムがビッグ・エンディアン・モードで動作していると
き、マルチプレクサ選択信号ＬＥ＿ＥＮＢが無能化され
（「０」）、３２ビット２：１マルチプレクサ６０１お
よび６０２の左方４バイト（３２ビット２：１マルチプ
レクサ６０１のバイト［０：３］および３２ビット２：
１マルチプレクサ６０２のバイト［４：７］）が出力へ
ゲートされ、バイトの再配置は起こらない。各バイトの
有意性は不変のままである。
【００１６】リトル・エンディアン・モードでは、マル
チプレクサ選択信号ＬＥ＿ＥＮＢが能動化される
（「１」）。マルチプレクサの右方のデータ入力（３２
ビット２：１マルチプレクサ６０１のバイト［４：７］
および３２ビット２：１マルチプレクサ６０２のバイト
［０：３］）が出力へゲートされる。結果のデータ・ダ
ブルワードは、外部バスから受け取られた順序に対し
て、バイト０がバイト７と交換され、バイト１がバイト
６と交換され、バイト２がバイト５と交換され、バイト
３がバイト４と交換される。したがって、データ・ダブ
ルワードは真のリトル・エンディアン記憶域イメージを
反映しており、バイト７がＭＳＢであり、バイト０がＬ
ＳＢである。ダブルワード内の各バイトに関連したパリ
ティを調整するために、同様のマルチプレクサ構造（図
示していない）が使用される。マルチプレクサ選択信号
（ＬＥ＿ＥＮＢ）は、実行時の前にソフトウェアによっ
てセットまたはリセットされるフリップフロップ（図示
していない）から出される。
チプレクサ選択信号ＬＥ＿ＥＮＢが能動化される
（「１」）。マルチプレクサの右方のデータ入力（３２
ビット２：１マルチプレクサ６０１のバイト［４：７］
および３２ビット２：１マルチプレクサ６０２のバイト
［０：３］）が出力へゲートされる。結果のデータ・ダ
ブルワードは、外部バスから受け取られた順序に対し
て、バイト０がバイト７と交換され、バイト１がバイト
６と交換され、バイト２がバイト５と交換され、バイト
３がバイト４と交換される。したがって、データ・ダブ
ルワードは真のリトル・エンディアン記憶域イメージを
反映しており、バイト７がＭＳＢであり、バイト０がＬ
ＳＢである。ダブルワード内の各バイトに関連したパリ
ティを調整するために、同様のマルチプレクサ構造（図
示していない）が使用される。マルチプレクサ選択信号
（ＬＥ＿ＥＮＢ）は、実行時の前にソフトウェアによっ
てセットまたはリセットされるフリップフロップ（図示
していない）から出される。
【００１７】次のテーブルは３２ビット２：１マルチプ
レクサ６０１および６０２の前記の動作結果を示す。
レクサ６０１および６０２の前記の動作結果を示す。
【表１】 ＬＥ＿ＥＮＢ マルチプレクサのデータ出力のバイト順序 「０」 ０ １ ２ ３ ４ ５ ６ ７ （ビッグ・エンディアン） 「１」 ７ ６ ５ ４ ３ ２ １ ０ （リトル・エンディアン）
【００１８】本発明およびその利点を詳細に説明した
が、特許請求の範囲で限定されるような本発明の趣旨と
範囲を逸脱することなく、各種の変更および代替が可能
であることを理解されたい。
が、特許請求の範囲で限定されるような本発明の趣旨と
範囲を逸脱することなく、各種の変更および代替が可能
であることを理解されたい。
【００１９】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）パワーＰＣ（ＰｏｗｅｒＰＣ）リトル・エンディ
アン・バイト順序を使用するパワーＰＣプロセッサと、
真のリトル・エンディアン・バイト順序を使用する入出
力装置と、前記パワーＰＣプロセッサと前記入出力装置
との間でデータを通信するように動作するメモリ・コン
トローラとを備え、前記メモリ・コントローラは、前記
入出力装置から前記パワーＰＣプロセッサまたはメモリ
から転送されるデータを、前記真のリトル・エンディア
ン・バイト順序から前記パワーＰＣリトル・エンディア
ン・バイト順序へ変換する回路と、前記パワーＰＣプロ
セッサまたはメモリから転送されるデータを、前記パワ
ーＰＣリトル・エンディアン・バイト順序から前記真の
リトル・エンディアン・バイト順序へ変換する回路とを
備える、データ処理システム。 （２）ダブルワード内の前記パワーＰＣリトル・エンデ
ィアン・バイト順序が真のリトル・エンディアン・バイ
ト順序に関して反転される、上記（１）に記載のデータ
処理システム。 （３）前記真のリトル・エンディアン・バイト順序にお
いて、バイト０：１がそれぞれ前記ダブルワードのアド
レス１：０に関連づけられ、前記パワーＰＣリトル・エ
ンディアン・バイト順序において、バイト０：１がそれ
ぞれ前記ダブルワードのアドレス６：７に関連づけられ
る、上記（２）に記載のデータ処理システム。 （４）前記変換回路の各々が第一と第二の２：１マルチ
プレクサを備え、各マルチプレクサの左方４バイト入力
が、前記メモリ・コントローラを前記プロセッサまたは
前記入出力装置のいずれかに結合するバス上で与えられ
た順序と同じ順序で前記データを受け取り、各マルチプ
レクサの右方４バイト入力が、前記メモリ・コントロー
ラを前記プロセッサまたは前記入出力装置のいずれかに
結合するバス上で与えられた順序とは逆の順序で前記デ
ータを受け取る、上記（１）に記載のデータ処理システ
ム。 （５）前記メモリ・コントローラがビッグ・エンディア
ン・モードで動作するように構成された、上記（１）に
記載のデータ処理システム。 （６）第一のリトル・エンディアン・バイト順序で動作
する第一のバス装置を、前記第一のリトル・エンディア
ン・バイト順序とは逆の第二のリトル・エンディアン・
バイト順序で動作する第二のバス装置へ結合するメモリ
・コントローラであって、前記第二のバス装置から前記
第一のバス装置へ転送されるデータを、前記第二のリト
ル・エンディアン・バイト順序から前記第一のリトル・
エンディアン・バイト順序へ変換する回路と、前記第一
のバス装置から前記第二のバス装置へ転送されるデータ
を、前記第一のリトル・エンディアン・バイト順序から
前記第二のリトル・エンディアン・バイト順序へ変換す
る回路とを備える、メモリ・コントローラ。 （７）前記バイト順序がダブルワードに関する順序であ
る、上記（６）に記載のメモリ・コントローラ。 （８）前記第二のリトル・エンディアン・バイト順序に
おいて、バイト０：１がそれぞれ前記ダブルワードのア
ドレス１：０に関連づけられ、前記第一のリトル・エン
ディアン・バイト順序において、バイト０：１がそれぞ
れ前記ダブルワードのアドレス６：７に関連づけられ
る、上記（７）に記載のメモリ・コントローラ。 （９）前記変換回路の各々が第一と第二の２：１マルチ
プレクサを備え、各マルチプレクサの左方４バイト入力
が、前記メモリ・コントローラを前記第一のバス装置ま
たは前記第二のバス装置のいずれかに結合するバス上で
与えられた順序と同じ順序で前記データを受け取り、各
マルチプレクサの右方４バイト入力が、前記メモリ・コ
ントローラを前記第一のバス装置または前記第二のバス
装置のいずれかに結合する前記バス上で与えられた順序
とは逆の順序で前記データを受け取る、上記（８）に記
載のメモリ・コントローラ。 （１０）前記メモリ・コントローラがビッグ・エンディ
アン・モードで動作するように 構成された、上記
（９）に記載のメモリ・コントローラ。 （１１）前記第一のバス装置がパワーＰＣプロセッサで
ある、上記（６）に記載のメモリ・コントローラ。 （１２）前記第二のバス装置が入出力装置である、上記
（１１）に記載のメモリ・コントローラ。 （１３）データ処理システムにおいて、第一のリトル・
エンディアン・バイト順序で動作する第一のバス装置
を、前記第一のリトル・エンディアン・バイト順序とは
逆の第二のリトル・エンディアン・バイト順序で動作す
る第二のバス装置へ結合する回路を与えるステップと、
前記回路の中で、前記第二のバス装置から前記第一のバ
ス装置へ転送されるデータを、前記第二のリトル・エン
ディアン・バイト順序から前記第一のリトル・エンディ
アン・バイト順序へ変換するステップとを含む、データ
処理装置における方法。 （１４）前記回路において、前記第一のバス装置から前
記第二のバス装置へ転送されるデータを、前記第一のリ
トル・エンディアン・バイト順序から前記第二のリトル
・エンディアン・バイト順序へ変換するステップを含
む、上記（１３）に記載のデータ処理システムにおける
方法。 （１５）前記バイト順序がダブルワードに関する順序で
ある、上記（１３）に記載のデータ処理システムにおけ
る方法。 （１６）前記第二のリトル・エンディアン・バイト順序
において、バイト０：１がそれぞれダブルワードのアド
レス１：０に関連づけられ、前記第一のリトル・エンデ
ィアン・バイト順序において、バイト０：１がそれぞれ
前記ダブルワードのアドレス６：７に関連づけられる、
上記（１４）に記載のデータ処理システムにおける方
法。 （１７）前記結合回路の各々が、第一と第二の２：１マ
ルチプレクサを備え、各マルチプレクサの左方４バイト
入力が、前記結合回路を前記第一のバス装置または前記
第二のバス装置のいずれかに結合するバス上で与えられ
た順序と同じ順序で前記データを受け取り、各マルチプ
レクサの右方４バイト入力が、前記結合回路を前記第一
のバス装置または前記第二のバス装置のいずれかに結合
する前記バス上で与えられた順序とは逆の順序で前記デ
ータを受け取る、上記（１４）に記載のデータ処理シス
テムにおける方法。 （１８）前記結合回路がメモリ・コントローラであり、
前記第一のバス装置がプロセッサである、上記（１４）
に記載のデータ処理システムにおける方法。 （１９）前記第一のバス装置がパワーＰＣプロセッサで
ある、上記（１４）に記載のデータ処理システムにおけ
る方法。 （２０）前記第二のバス装置が入出力装置である、上記
（１９）に記載のデータ処理システムにおける方法。
の事項を開示する。 （１）パワーＰＣ（ＰｏｗｅｒＰＣ）リトル・エンディ
アン・バイト順序を使用するパワーＰＣプロセッサと、
真のリトル・エンディアン・バイト順序を使用する入出
力装置と、前記パワーＰＣプロセッサと前記入出力装置
との間でデータを通信するように動作するメモリ・コン
トローラとを備え、前記メモリ・コントローラは、前記
入出力装置から前記パワーＰＣプロセッサまたはメモリ
から転送されるデータを、前記真のリトル・エンディア
ン・バイト順序から前記パワーＰＣリトル・エンディア
ン・バイト順序へ変換する回路と、前記パワーＰＣプロ
セッサまたはメモリから転送されるデータを、前記パワ
ーＰＣリトル・エンディアン・バイト順序から前記真の
リトル・エンディアン・バイト順序へ変換する回路とを
備える、データ処理システム。 （２）ダブルワード内の前記パワーＰＣリトル・エンデ
ィアン・バイト順序が真のリトル・エンディアン・バイ
ト順序に関して反転される、上記（１）に記載のデータ
処理システム。 （３）前記真のリトル・エンディアン・バイト順序にお
いて、バイト０：１がそれぞれ前記ダブルワードのアド
レス１：０に関連づけられ、前記パワーＰＣリトル・エ
ンディアン・バイト順序において、バイト０：１がそれ
ぞれ前記ダブルワードのアドレス６：７に関連づけられ
る、上記（２）に記載のデータ処理システム。 （４）前記変換回路の各々が第一と第二の２：１マルチ
プレクサを備え、各マルチプレクサの左方４バイト入力
が、前記メモリ・コントローラを前記プロセッサまたは
前記入出力装置のいずれかに結合するバス上で与えられ
た順序と同じ順序で前記データを受け取り、各マルチプ
レクサの右方４バイト入力が、前記メモリ・コントロー
ラを前記プロセッサまたは前記入出力装置のいずれかに
結合するバス上で与えられた順序とは逆の順序で前記デ
ータを受け取る、上記（１）に記載のデータ処理システ
ム。 （５）前記メモリ・コントローラがビッグ・エンディア
ン・モードで動作するように構成された、上記（１）に
記載のデータ処理システム。 （６）第一のリトル・エンディアン・バイト順序で動作
する第一のバス装置を、前記第一のリトル・エンディア
ン・バイト順序とは逆の第二のリトル・エンディアン・
バイト順序で動作する第二のバス装置へ結合するメモリ
・コントローラであって、前記第二のバス装置から前記
第一のバス装置へ転送されるデータを、前記第二のリト
ル・エンディアン・バイト順序から前記第一のリトル・
エンディアン・バイト順序へ変換する回路と、前記第一
のバス装置から前記第二のバス装置へ転送されるデータ
を、前記第一のリトル・エンディアン・バイト順序から
前記第二のリトル・エンディアン・バイト順序へ変換す
る回路とを備える、メモリ・コントローラ。 （７）前記バイト順序がダブルワードに関する順序であ
る、上記（６）に記載のメモリ・コントローラ。 （８）前記第二のリトル・エンディアン・バイト順序に
おいて、バイト０：１がそれぞれ前記ダブルワードのア
ドレス１：０に関連づけられ、前記第一のリトル・エン
ディアン・バイト順序において、バイト０：１がそれぞ
れ前記ダブルワードのアドレス６：７に関連づけられ
る、上記（７）に記載のメモリ・コントローラ。 （９）前記変換回路の各々が第一と第二の２：１マルチ
プレクサを備え、各マルチプレクサの左方４バイト入力
が、前記メモリ・コントローラを前記第一のバス装置ま
たは前記第二のバス装置のいずれかに結合するバス上で
与えられた順序と同じ順序で前記データを受け取り、各
マルチプレクサの右方４バイト入力が、前記メモリ・コ
ントローラを前記第一のバス装置または前記第二のバス
装置のいずれかに結合する前記バス上で与えられた順序
とは逆の順序で前記データを受け取る、上記（８）に記
載のメモリ・コントローラ。 （１０）前記メモリ・コントローラがビッグ・エンディ
アン・モードで動作するように 構成された、上記
（９）に記載のメモリ・コントローラ。 （１１）前記第一のバス装置がパワーＰＣプロセッサで
ある、上記（６）に記載のメモリ・コントローラ。 （１２）前記第二のバス装置が入出力装置である、上記
（１１）に記載のメモリ・コントローラ。 （１３）データ処理システムにおいて、第一のリトル・
エンディアン・バイト順序で動作する第一のバス装置
を、前記第一のリトル・エンディアン・バイト順序とは
逆の第二のリトル・エンディアン・バイト順序で動作す
る第二のバス装置へ結合する回路を与えるステップと、
前記回路の中で、前記第二のバス装置から前記第一のバ
ス装置へ転送されるデータを、前記第二のリトル・エン
ディアン・バイト順序から前記第一のリトル・エンディ
アン・バイト順序へ変換するステップとを含む、データ
処理装置における方法。 （１４）前記回路において、前記第一のバス装置から前
記第二のバス装置へ転送されるデータを、前記第一のリ
トル・エンディアン・バイト順序から前記第二のリトル
・エンディアン・バイト順序へ変換するステップを含
む、上記（１３）に記載のデータ処理システムにおける
方法。 （１５）前記バイト順序がダブルワードに関する順序で
ある、上記（１３）に記載のデータ処理システムにおけ
る方法。 （１６）前記第二のリトル・エンディアン・バイト順序
において、バイト０：１がそれぞれダブルワードのアド
レス１：０に関連づけられ、前記第一のリトル・エンデ
ィアン・バイト順序において、バイト０：１がそれぞれ
前記ダブルワードのアドレス６：７に関連づけられる、
上記（１４）に記載のデータ処理システムにおける方
法。 （１７）前記結合回路の各々が、第一と第二の２：１マ
ルチプレクサを備え、各マルチプレクサの左方４バイト
入力が、前記結合回路を前記第一のバス装置または前記
第二のバス装置のいずれかに結合するバス上で与えられ
た順序と同じ順序で前記データを受け取り、各マルチプ
レクサの右方４バイト入力が、前記結合回路を前記第一
のバス装置または前記第二のバス装置のいずれかに結合
する前記バス上で与えられた順序とは逆の順序で前記デ
ータを受け取る、上記（１４）に記載のデータ処理シス
テムにおける方法。 （１８）前記結合回路がメモリ・コントローラであり、
前記第一のバス装置がプロセッサである、上記（１４）
に記載のデータ処理システムにおける方法。 （１９）前記第一のバス装置がパワーＰＣプロセッサで
ある、上記（１４）に記載のデータ処理システムにおけ
る方法。 （２０）前記第二のバス装置が入出力装置である、上記
（１９）に記載のデータ処理システムにおける方法。
【図１】データのワード形式を示す図である。
【図２】ビッグ・エンディアン記憶域マップを示す図で
ある。
ある。
【図３】リトル・エンディアン記憶域マップを示す図で
ある。
ある。
【図４】パワーＰＣアーキテクチャ内のリトル・エンデ
ィアン記憶域マップを示す図である。
ィアン記憶域マップを示す図である。
【図５】本発明の実施例を示す図である。
【図６】本発明に従ったバイト配置マルチプレクサを示
す図である。
す図である。
【図７】本発明に従って構成されたデータ処理システム
を示す図である。
を示す図である。
５００ 再配置ステーション ５０１ メモリ・コントローラ・サブシステム ６０１ ３２ビット２：１マルチプレクサ ６０２ ３２ビット２：１マルチプレクサ ７００ ワークステーション ７１０ 中央処理ユニット（ＣＰＵ） ７１２ システム・バス ７１４ ランダム・アクセス・メモリ（ＲＡＭ） ７１６ 読み取り専用メモリ（ＲＯＭ） ７１８ 入出力（Ｉ／Ｏ）アダプタ ７２０ ディスク・ユニット ７２２ ユーザ・インタフェース・アダプタ ７２４ キーボード ７２６ マウス ７２８ スピーカ ７３２ マイクロホン ７３４ 通信アダプタ ７３６ ディスプレイ・アダプタ ７３８ ディスプレイ装置 ７４０ テープ・ドライブ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ワレン・エドワード・マール アメリカ合衆国78613、 テキサス州シィ ダー・パーク タク・ロード 12131 (72)発明者 ロバート・ドミニック・ミラベラ アメリカ合衆国78681、 テキサス州ラウ ンド・ロック クリスティンクリーク・レ ーン 3916 (72)発明者 デヴット・ワイン・ヴィクター アメリカ合衆国78681、 テキサス州ラウ ンド・ロック ニューランド・ドライブ 3810
Claims (20)
- 【請求項１】パワーＰＣ（ＰｏｗｅｒＰＣ）リトル・エ
ンディアン・バイト順序を使用するパワーＰＣプロセッ
サと、 真のリトル・エンディアン・バイト順序を使用する入出
力装置と、 前記パワーＰＣプロセッサと前記入出力装置との間でデ
ータを通信するように動作するメモリ・コントローラと
を備え、 前記メモリ・コントローラは、 前記入出力装置から前記パワーＰＣプロセッサまたはメ
モリから転送されるデータを、前記真のリトル・エンデ
ィアン・バイト順序から前記パワーＰＣリトル・エンデ
ィアン・バイト順序へ変換する回路と、 前記パワーＰＣプロセッサまたはメモリから転送される
データを、前記パワーＰＣリトル・エンディアン・バイ
ト順序から前記真のリトル・エンディアン・バイト順序
へ変換する回路とを備える、 データ処理システム。 - 【請求項２】ダブルワード内の前記パワーＰＣリトル・
エンディアン・バイト順序が真のリトル・エンディアン
・バイト順序に関して反転される、請求項１に記載のデ
ータ処理システム。 - 【請求項３】前記真のリトル・エンディアン・バイト順
序において、バイト０：１がそれぞれ前記ダブルワード
のアドレス１：０に関連づけられ、前記パワーＰＣリト
ル・エンディアン・バイト順序において、バイト０：１
がそれぞれ前記ダブルワードのアドレス６：７に関連づ
けられる、請求項２に記載のデータ処理システム。 - 【請求項４】前記変換回路の各々が第一と第二の２：１
マルチプレクサを備え、各マルチプレクサの左方４バイ
ト入力が、前記メモリ・コントローラを前記プロセッサ
または前記入出力装置のいずれかに結合するバス上で与
えられた順序と同じ順序で前記データを受け取り、各マ
ルチプレクサの右方４バイト入力が、前記メモリ・コン
トローラを前記プロセッサまたは前記入出力装置のいず
れかに結合するバス上で与えられた順序とは逆の順序で
前記データを受け取る、 請求項１に記載のデータ処理システム。 - 【請求項５】前記メモリ・コントローラがビッグ・エン
ディアン・モードで動作するように構成された、請求項
１に記載のデータ処理システム。 - 【請求項６】第一のリトル・エンディアン・バイト順序
で動作する第一のバス装置を、前記第一のリトル・エン
ディアン・バイト順序とは逆の第二のリトル・エンディ
アン・バイト順序で動作する第二のバス装置へ結合する
メモリ・コントローラであって、 前記第二のバス装置から前記第一のバス装置へ転送され
るデータを、前記第二のリトル・エンディアン・バイト
順序から前記第一のリトル・エンディアン・バイト順序
へ変換する回路と、 前記第一のバス装置から前記第二のバス装置へ転送され
るデータを、前記第一のリトル・エンディアン・バイト
順序から前記第二のリトル・エンディアン・バイト順序
へ変換する回路とを備える、 メモリ・コントローラ。 - 【請求項７】前記バイト順序がダブルワードに関する順
序である、請求項６に記載のメモリ・コントローラ。 - 【請求項８】前記第二のリトル・エンディアン・バイト
順序において、バイト０：１がそれぞれ前記ダブルワー
ドのアドレス１：０に関連づけられ、前記第一のリトル
・エンディアン・バイト順序において、バイト０：１が
それぞれ前記ダブルワードのアドレス６：７に関連づけ
られる、請求項７に記載のメモリ・コントローラ。 - 【請求項９】前記変換回路の各々が第一と第二の２：１
マルチプレクサを備え、各マルチプレクサの左方４バイ
ト入力が、前記メモリ・コントローラを前記第一のバス
装置または前記第二のバス装置のいずれかに結合するバ
ス上で与えられた順序と同じ順序で前記データを受け取
り、各マルチプレクサの右方４バイト入力が、前記メモ
リ・コントローラを前記第一のバス装置または前記第二
のバス装置のいずれかに結合する前記バス上で与えられ
た順序とは逆の順序で前記データを受け取る、請求項８
に記載のメモリ・コントローラ。 - 【請求項１０】前記メモリ・コントローラがビッグ・エ
ンディアン・モードで動作するように構成された、請求
項９に記載のメモリ・コントローラ。 - 【請求項１１】前記第一のバス装置がパワーＰＣプロセ
ッサである、請求項６に記載のメモリ・コントローラ。 - 【請求項１２】前記第二のバス装置が入出力装置であ
る、請求項１１に記載のメモリ・コントローラ。 - 【請求項１３】データ処理システムにおいて、 第一のリトル・エンディアン・バイト順序で動作する第
一のバス装置を、前記第一のリトル・エンディアン・バ
イト順序とは逆の第二のリトル・エンディアン・バイト
順序で動作する第二のバス装置へ結合する回路を与える
ステップと、 前記回路の中で、前記第二のバス装置から前記第一のバ
ス装置へ転送されるデータを、前記第二のリトル・エン
ディアン・バイト順序から前記第一のリトル・エンディ
アン・バイト順序へ変換するステップとを含む、 データ処理装置における方法。 - 【請求項１４】前記回路において、前記第一のバス装置
から前記第二のバス装置へ転送されるデータを、前記第
一のリトル・エンディアン・バイト順序から前記第二の
リトル・エンディアン・バイト順序へ変換するステップ
を含む、 請求項１３に記載のデータ処理システムにおける方法。 - 【請求項１５】前記バイト順序がダブルワードに関する
順序である、請求項１３に記載のデータ処理システムに
おける方法。 - 【請求項１６】前記第二のリトル・エンディアン・バイ
ト順序において、バイト０：１がそれぞれダブルワード
のアドレス１：０に関連づけられ、前記第一のリトル・
エンディアン・バイト順序において、バイト０：１がそ
れぞれ前記ダブルワードのアドレス６：７に関連づけら
れる、請求項１４に記載のデータ処理システムにおける
方法。 - 【請求項１７】前記結合回路の各々が、第一と第二の
２：１マルチプレクサを備え、各マルチプレクサの左方
４バイト入力が、前記結合回路を前記第一のバス装置ま
たは前記第二のバス装置のいずれかに結合するバス上で
与えられた順序と同じ順序で前記データを受け取り、各
マルチプレクサの右方４バイト入力が、前記結合回路を
前記第一のバス装置または前記第二のバス装置のいずれ
かに結合する前記バス上で与えられた順序とは逆の順序
で前記データを受け取る、 請求項１４に記載のデータ処理システムにおける方法。 - 【請求項１８】前記結合回路がメモリ・コントローラで
あり、前記第一のバス装置がプロセッサである、請求項
１４に記載のデータ処理システムにおける方法。 - 【請求項１９】前記第一のバス装置がパワーＰＣプロセ
ッサである、請求項１４に記載のデータ処理システムに
おける方法。 - 【請求項２０】前記第二のバス装置が入出力装置であ
る、請求項１９に記載のデータ処理システムにおける方
法。
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|---|---|---|---|
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| US08/826853 | 1997-04-10 |
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| Publication Number | Publication Date |
|---|---|
| JPH10301840A true JPH10301840A (ja) | 1998-11-13 |
| JP3049003B2 JP3049003B2 (ja) | 2000-06-05 |
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ID=25247698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10088923A Expired - Fee Related JP3049003B2 (ja) | 1997-04-10 | 1998-04-01 | データ処理システムおよびデータ処理方法 |
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|---|---|
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Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707463B1 (en) | 1997-04-30 | 2004-03-16 | Canon Kabushiki Kaisha | Data normalization technique |
| US6061749A (en) * | 1997-04-30 | 2000-05-09 | Canon Kabushiki Kaisha | Transformation of a first dataword received from a FIFO into an input register and subsequent dataword from the FIFO into a normalized output dataword |
| KR100295640B1 (ko) * | 1998-01-23 | 2001-08-07 | 김영환 | 버스상호간의데이터제어장치 |
| US6594708B1 (en) | 1998-03-26 | 2003-07-15 | Sun Microsystems, Inc. | Apparatus and method for object-oriented memory system |
| US6202146B1 (en) * | 1998-06-29 | 2001-03-13 | Sun Microsystems, Inc. | Endianness checking for platform-independent device drivers |
| US6434694B1 (en) | 1998-06-29 | 2002-08-13 | Sun Microsystems, Inc. | Security for platform-independent device drivers |
| US6202147B1 (en) | 1998-06-29 | 2001-03-13 | Sun Microsystems, Inc. | Platform-independent device drivers |
| US6618767B1 (en) | 1998-11-17 | 2003-09-09 | Sun Microsystems, Inc. | Mechanism by which devices on unforeseen platform variants may be supported without re-release of core platform kernel software |
| US6691307B2 (en) * | 1999-08-03 | 2004-02-10 | Sun Microsystems, Inc. | Interpreter optimization for native endianness |
| US6625727B1 (en) * | 1999-11-23 | 2003-09-23 | Motorola, Inc. | Apparatus and method for configuring a data processing system by retrieving a configuration value from storage device using reset vector and configuring parameters after reset |
| US6725369B1 (en) | 2000-04-28 | 2004-04-20 | Hewlett-Packard Development Company, L.P. | Circuit for allowing data return in dual-data formats |
| US6587897B1 (en) * | 2000-06-16 | 2003-07-01 | Unisys Corporation | Method for enhanced I/O in an emulated computing environment |
| US7404019B2 (en) * | 2003-03-07 | 2008-07-22 | Freescale Semiconductor, Inc. | Method and apparatus for endianness control in a data processing system |
| GB2409064B (en) * | 2003-12-09 | 2006-09-13 | Advanced Risc Mach Ltd | A data processing apparatus and method for performing in parallel a data processing operation on data elements |
| GB2409066B (en) * | 2003-12-09 | 2006-09-27 | Advanced Risc Mach Ltd | A data processing apparatus and method for moving data between registers and memory |
| GB2411976B (en) * | 2003-12-09 | 2006-07-19 | Advanced Risc Mach Ltd | A data processing apparatus and method for moving data between registers and memory |
| GB2411973B (en) * | 2003-12-09 | 2006-09-27 | Advanced Risc Mach Ltd | Constant generation in SMD processing |
| GB2409061B (en) * | 2003-12-09 | 2006-09-13 | Advanced Risc Mach Ltd | Table lookup operation within a data processing system |
| GB2409068A (en) * | 2003-12-09 | 2005-06-15 | Advanced Risc Mach Ltd | Data element size control within parallel lanes of processing |
| GB2409067B (en) * | 2003-12-09 | 2006-12-13 | Advanced Risc Mach Ltd | Endianess compensation within a SIMD data processing system |
| GB2409059B (en) * | 2003-12-09 | 2006-09-27 | Advanced Risc Mach Ltd | A data processing apparatus and method for moving data between registers and memory |
| GB2409060B (en) * | 2003-12-09 | 2006-08-09 | Advanced Risc Mach Ltd | Moving data between registers of different register data stores |
| GB2409065B (en) * | 2003-12-09 | 2006-10-25 | Advanced Risc Mach Ltd | Multiplexing operations in SIMD processing |
| GB2409062C (en) * | 2003-12-09 | 2007-12-11 | Advanced Risc Mach Ltd | Aliasing data processing registers |
| GB2411974C (en) * | 2003-12-09 | 2009-09-23 | Advanced Risc Mach Ltd | Data shift operations |
| GB2409063B (en) * | 2003-12-09 | 2006-07-12 | Advanced Risc Mach Ltd | Vector by scalar operations |
| GB2411975B (en) * | 2003-12-09 | 2006-10-04 | Advanced Risc Mach Ltd | Data processing apparatus and method for performing arithmetic operations in SIMD data processing |
| GB2410097B (en) * | 2004-01-13 | 2006-11-01 | Advanced Risc Mach Ltd | A data processing apparatus and method for performing data processing operations on floating point data elements |
| GB2411978B (en) * | 2004-03-10 | 2007-04-04 | Advanced Risc Mach Ltd | Inserting bits within a data word |
| US9557994B2 (en) | 2004-07-13 | 2017-01-31 | Arm Limited | Data processing apparatus and method for performing N-way interleaving and de-interleaving operations where N is an odd plural number |
| US7640553B2 (en) * | 2005-09-30 | 2009-12-29 | Intel Corporation | Mechanisms to support use of software running on platform hardware employing different endianness |
| US8595452B1 (en) | 2005-11-30 | 2013-11-26 | Sprint Communications Company L.P. | System and method for streaming data conversion and replication |
| US20110082999A1 (en) * | 2009-10-07 | 2011-04-07 | Andes Technology Corporation | Data processing engine with integrated data endianness control mechanism |
| US11934332B2 (en) * | 2022-02-01 | 2024-03-19 | Mellanox Technologies, Ltd. | Data shuffle offload |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5265237A (en) * | 1988-12-07 | 1993-11-23 | Xycom, Inc. | Byte swapping apparatus for selectively reordering bytes of an N-bit word communicated between an at computer and VME bus |
| US5168561A (en) * | 1990-02-16 | 1992-12-01 | Ncr Corporation | Pipe-line method and apparatus for byte alignment of data words during direct memory access transfers |
| DE69124437T2 (de) * | 1990-08-09 | 1997-07-03 | Silicon Graphics Inc | Verfahren und Vorrichtung zum Umkehren von Byteordnung in einem Rechner |
| JP2763207B2 (ja) * | 1991-04-25 | 1998-06-11 | 株式会社東芝 | 情報処理装置 |
| US5423010A (en) * | 1992-01-24 | 1995-06-06 | C-Cube Microsystems | Structure and method for packing and unpacking a stream of N-bit data to and from a stream of N-bit data words |
| JP3187539B2 (ja) * | 1992-07-28 | 2001-07-11 | 株式会社東芝 | データ転送装置 |
| US5519842A (en) * | 1993-02-26 | 1996-05-21 | Intel Corporation | Method and apparatus for performing unaligned little endian and big endian data accesses in a processing system |
| US5574923A (en) * | 1993-05-10 | 1996-11-12 | Intel Corporation | Method and apparatus for performing bi-endian byte and short accesses in a single-endian microprocessor |
| GB9402470D0 (en) * | 1994-02-09 | 1994-03-30 | Texas Instruments Ltd | Improvements in or relating to mask generation |
| US5627975A (en) * | 1994-08-02 | 1997-05-06 | Motorola, Inc. | Interbus buffer for use between a pseudo little endian bus and a true little endian bus |
| US5687337A (en) * | 1995-02-24 | 1997-11-11 | International Business Machines Corporation | Mixed-endian computer system |
| US5634013A (en) * | 1995-05-03 | 1997-05-27 | Apple Computer, Inc. | Bus bridge address translator |
| US5640545A (en) * | 1995-05-03 | 1997-06-17 | Apple Computer, Inc. | Frame buffer interface logic for conversion of pixel data in response to data format and bus endian-ness |
| US5721957A (en) * | 1996-06-03 | 1998-02-24 | International Business Machines Corporation | Method and system for storing data in cache and retrieving data from cache in a selected one of multiple data formats |
-
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