JPH10303198A - 半導体装置及びその製造方法とエッチャント - Google Patents

半導体装置及びその製造方法とエッチャント

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JPH10303198A JP9107528A JP10752897A JPH10303198A JP H10303198 A JPH10303198 A JP H10303198A JP 9107528 A JP9107528 A JP 9107528A JP 10752897 A JP10752897 A JP 10752897A JP H10303198 A JPH10303198 A JP H10303198A
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Abstract

(57)【要約】 【課題】 従来の半導体装置においては、占有面積が小
さく、クラック、はんだ上がりのないバイアホールを得
ることは難しかった。 【解決手段】 この発明による半導体装置では、ＧａＡ
ｓ基板１の裏面から高アスペクト比の開口部３をドライ
異方性エッチングによって穿ち、この開口部３内部を含
むＧａＡｓ基板１の裏面全面にＡｕ膜４を成膜後、Ｎｉ
系合金無電解メッキ処理を裏面全面に施すことで、開口
部３の内壁及び底面にもＮｉ膜９ａを成膜できる。バイ
アホール３ａに相当する領域のみにＮｉ膜９ａを残した
状態のＩＣ基板又はＦＥＴを得、このＩＣ基板又はＦＥ
Ｔの裏面とパッケージ基板５の表面を、Ｎｉ膜９ａとの
濡れ性の悪い鑞材であるＡｕＳｎはんだ６で接着する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、化合物半導体を
用いた半導体装置に関し、特にこの半導体装置に形成す
るバイアホール（貫通穴）の構造及びその製造方法と、
製造過程において用いるエッチャントに関するものであ
る。
【０００２】
【従来の技術】準マイクロ波帯（約０．３〜３ＧＨｚ）
以上の周波数でＩＣ（Integrated Circuit）を設計する
際には、電子の波としての振る舞いが無視できなくなる
ため、一般的に分布定数線路を用いて設計しなくてはな
らない。この分布定数線路としては広くマイクロストリ
ップ線路が用いられている。マイクロストリップ線路を
用いる際には、図１７にその構成概略図を示すように、
ＧａＡｓ基板１０１の表面上の電極パッド１０２と裏面
金属である接地導体１０３とを電気的に接続するバイア
ホール１０４を形成することが必要であり、またＧａＡ
ｓ基板１０１の表面上にはストリップ導体１０５が形成
された状態となる。
【０００３】さらに、図１８に、図１７に示すような半
導体チップ（以下、ＩＣ基板と称す。）をパッケージ基
板１０６にＡｕＳｎはんだ１０７を用いてダイボンドし
た際の断面図を示す。この図１８にあるように、はんだ
上がりを防止するため、導体Ａｕ膜１０４ｂの表面のバ
イアホール１０４ａとなる領域のみにＮｉ等のバリアメ
タル１０８を形成していた。
【０００４】また、図１８に示すように、バイアホール
１０４ａが占有する領域は、その径がＧａＡｓ基板１０
１の厚さの２倍以上である領域に相当していた。
【０００５】このバイアホール構造と同様の構造を有す
る半導体装置が特開平２−１６２７３５号公報に開示さ
れている。上記の文献に記載されたバイアホール部の形
成方法を図１９を用いて説明する。まず、図１９（ａ）
に示すようにＧａＡｓ基板１０１の表面上に電極パッド
１０２をパターニングし、さらに図１９（ｂ）に示すよ
うに、ＧａＡｓ基板１０１の裏面に、電極パッド１０２
の形成位置の裏側に開口パターンを有するエッチングマ
スク１０９ａをパターニングし、その後、図１９（ｃ）
に示すようにＧａＡｓ基板１０１の裏面に対してウェッ
トエッチングを行い開口部１０９を形成する。このとき
のＧａＡｓ基板１０１の裏面における開口部１０９の開
口径は、ＧａＡｓ基板１０１の厚さの２倍程度の大きさ
となる。図１９（ｄ）に示すように、エッチングマスク
１０９ａは除去する。
【０００６】次に、図１９（ｅ）に示すように、ＧａＡ
ｓ基板１０１の裏面全面に導体Ａｕ膜１０４ｂをメッキ
する。その後、図１９（ｆ）に示すように、ＧａＡｓ基
板１０１の裏面のバイアホール１０４ａとなる領域以外
の領域にレジストパターン１１０を形成する。このレジ
ストパターン１１０は、バイアホール１０４ａに相当す
る領域に開口パターンを有するものである。
【０００７】さらに、図１９（ｇ）に示すように、Ｇａ
Ａｓ基板１０１に対して電解若しくは無電解Ｎｉメッキ
を行い、バイアホール１０４ａの表面にＮｉからなるバ
リアメタル１０８を選択的に形成する。その後、図１９
（ｈ）に示すようにレジストパターン１１０をエッチン
グ除去し、ＩＣ基板を得る。
【０００８】さらに、図１９（ｈ）に示すＩＣ基板の裏
面とパッケージ基板１０６の表面とをＡｕＳｎはんだ１
０７により接着することで図１８のような断面構造の半
導体装置を得ることが可能となる。
【０００９】しかし、図１８に示した半導体装置に含ま
れるバイアホール１０４（図１９においてはバイアホー
ル１０４ａ）はＧａＡｓ基板１０１の裏面から表面に到
達するまでウェットエッチングを行うということにより
開口を行っていた。
【００１０】しかし、上記のようにウェットエッチング
によって開口を行うとＧａＡｓ基板１０１の裏面側に形
成される開口部１０９の径はおよそＧａＡｓ基板１０１
の膜厚の２倍程度またはそれ以上の大きさになってい
た。半導体装置の微細化に伴い、素子の微細化を進める
上でバイアホール１０４ａの縮小は大きな問題となって
いた。
【００１１】この問題を解決するために、特開平７−１
９３２１４号公報に記載されたような、高アスペクト比
の開口部をＲＩＥ（Reactive Ion Etching）により開口
し、この開口部内にバイアホールを形成する半導体装置
を、本願の発明者のうちの一人が既に発明している。こ
の特開平７−１９３２１４号公報に記載のバイアホール
の断面構造を図２０（ａ）に示す。
【００１２】図２０（ａ）において、符号１１１はＧａ
Ａｓ基板１０１の裏面に付着した下層配線１１１であ
り、１１２はＧａＡｓ基板１０１の表面に積層された膜
であり、バイアホールを作り込む開口部１０９を形成す
る際に、エッチングマスクとなる絶縁膜、１１３は開口
部１０９の内壁にスパッタリング法によって積層された
Ｔｉ、Ｃｒ、Ｎｉのいずれかの物質とＡｕとの２層構造
であるスパッタ層、１１４はスパッタ層１１３が積層さ
れた開口部１０９内に積層された無電解Ｎｉメッキ層、
１１５は無電解Ｎｉメッキ層１１４の表面に積層された
Ａｕメッキ層であり、１１６はスパッタ層１１３、無電
解Ｎｉメッキ層１１４、Ａｕメッキ層１１５からなる給
電層をそれぞれ示している。
【００１３】上記のような半導体装置はＧａＡｓ基板１
０１内のバイアホール１０４ａとなる開口部１０９の内
壁及び底面に、メッキによって成膜を行う際の触媒とな
るスパッタ層１１３を成膜した際に開口部内壁が平坦と
ならないため、さらにその表面に無電解Ｎｉメッキ層１
１４を成膜し、その表面を平坦なものとすることで、給
電層１１６の主体となるＡｕメッキ層１１５をＧａＡｓ
基板１の表面及びバイアホール１０４ａとなる開口部の
内壁の形状に沿って均一な厚さとなるように形成するこ
とができた。
【００１４】この図２０（ａ）示したバイアホール１０
４ａは、まず、図２０（ｂ）に示すように、エッチング
マスクパターンとして絶縁膜１１２をＧａＡｓ基板１０
１の表面上にパターニングした後、これをエッチングマ
スクとしてＲＩＥにより高アスペクト比の開口部１０９
（ＧａＡｓ基板１０１を貫通していない）を形成し、こ
の内部に給電層１１６を形成してからＧａＡｓ基板１０
１の裏面を給電層１１６の一部が露出するまでエッチバ
ックし、その後ＧａＡｓ基板１０１の裏面に下層配線１
１１を形成して得ることが記載されている。
【００１５】図２０（ａ）に示すような構造の高アスペ
クト比の開口部内にバイアホール１０４ａを形成するこ
とで、ウェットエッチングにより開口していた場合の数
分の１の占有面積のバイアホール１０４ａとすることが
可能である。
【００１６】
【発明が解決しようとする課題】この発明は上記のよう
な問題を解決するためのものであり、占有面積が小さい
バイアホールを有し、さらに、はんだ上がり現象が生じ
ず、クラックが形成されないような安定した構造の半導
体装置、及びその製造方法、さらにはその製造方法に適
したエッチャントを得ることを目的とする。
【００１７】
【課題を解決するための手段】この発明の請求項１によ
る半導体装置は、半導体基板、上記半導体基板の表面に
形成された電極パッド、上記半導体基板の裏面から上記
表面にかけて穿たれた筒状の開口部の内壁及び底面を含
む上記半導体基板の裏面全面に成膜されたＡｕ膜、上記
Ａｕ膜上の、上記開口部を含むバイアホールとなる領域
に成膜されたＮｉ系合金無電解メッキ膜を含むものであ
る。
【００１８】また、この発明の請求項２による半導体装
置は、半導体基板、上記半導体基板の表面に形成された
電極パッド、上記半導体基板の裏面から表面にかけて穿
たれた筒状の開口部の内壁及び底面を含む上記半導体基
板の裏面全面に順次積層された第一のＡｕ膜とＮｉ系合
金無電解メッキ膜、上記Ｎｉ系合金無電解メッキ膜上
の、上記開口部を含むバイアホールとなる領域以外の領
域に成膜された第二のＡｕ膜を含むものである。
【００１９】さらに、この発明の請求項３による半導体
装置は、上記の請求項２による半導体装置の構成に加
え、さらに第二のＡｕ膜はメッキ法若しくは蒸着法によ
って成膜された膜とするものである。
【００２０】また、この発明の請求項４による半導体装
置は、半導体基板、上記半導体基板の表面に形成された
電極パッド、上記半導体基板の裏面から穿たれた大径の
第一の開口部と、上記第一の開口部の底面から上記表面
にかけて穿たれた小径の筒状である第二の開口部から構
成される、段差を有する開口部の内壁及び底面含む上記
半導体基板の裏面に成膜されたＡｕ膜、上記開口部を含
むバイアホールとなる領域のうち、上記第二の開口部以
外の領域の上記Ａｕ膜上に成膜されたＮｉメッキ膜を含
むものである。
【００２１】さらに、この発明の請求項５による半導体
装置は、半導体基板、上記半導体基板の表面に形成され
た電極パッド、上記半導体基板の裏面から穿たれた大径
の第一の開口部と、上記第一の開口部の底面から上記表
面にかけて穿たれた小径の筒状である第二の開口部から
構成される開口部の内壁及び底面含む上記半導体基板の
裏面に順次積層された第一のＡｕ膜とＮｉメッキ膜、上
記Ｎｉメッキ膜上の、上記開口部を含むバイアホールと
なる領域以外の領域に成膜された第二のＡｕ膜を含むも
のである。
【００２２】また、この発明の請求項６による半導体装
置は、上記の請求項４または請求項５に記載のそれぞれ
の半導体装置の構成に加え、さらに大径の第一の開口部
は、ドライ異方性エッチングによって形成された筒状の
開口部、若しくはウェット等方性エッチングによって形
成され、半導体基板の裏面の開口径が上記大径に相当す
る大きさであり、上記半導体基板の深さに依存して上記
開口径が減少する開口部とするものである。
【００２３】さらに、この発明の請求項７による半導体
装置は、上記の請求項１〜５に記載のそれぞれの半導体
装置の構成に加え、さらにＡｕ膜、若しくは第二のＡｕ
膜の表面に鑞材を介して接着されたパッケージ基板を含
み、上記Ａｕ膜、若しくは上記第二のＡｕ膜のうち、バ
イアホールとなる領域以外の領域に位置する上記Ａｕ膜
若しくは上記第二のＡｕ膜と上記パッケージ基板とが上
記鑞材を介して接着される構造とするものである。
【００２４】また、この発明の請求項８による半導体装
置は、上記の請求項１、２に記載の半導体装置の構成に
加え、さらに開口部のアスペクト比を１〜１０／３とす
るものである。
【００２５】さらに、この発明の請求項９による半導体
装置は、上記の請求項４、５に記載の半導体装置の構成
に加え、第二の開口部の開口径を２５μｍ〜６０μｍと
するものである。
【００２６】また、この発明の請求項１０記載の半導体
装置の製造方法は、半導体基板の表面に電極パッドを形
成する工程、上記半導体基板の裏面から上記表面にかけ
てドライ異方性エッチングによって筒状の開口部を形成
する工程、上記開口部の内壁及び底面を含む上記裏面の
全面にメッキによりＡｕ膜を成膜する工程、上記Ａｕ膜
上に、上記裏面の全面にメッキによりＮｉ系合金無電解
メッキ膜を成膜する工程、上記開口部を含むバイアホー
ルとなる領域を覆うマスクを形成する工程、上記マスク
をエッチングマスクとして上記Ｎｉ系合金無電解メッキ
膜をエッチングし、上記バイアホールに相当する領域の
みに選択的に上記Ｎｉ系合金無電解メッキ膜を残す工
程、上記マスクを除去する工程を含むものである。
【００２７】さらに、この発明の請求項１１記載の半導
体装置の製造方法は、上記の請求項１０の記載の半導体
装置の製造方法において、Ｎｉ系合金無電解メッキ膜を
エッチングする際に、エッチャントとして、硫酸（９６
wt％）、硝酸（７０wt％）、純水の割合が１：１：３で
ある硫硝酸を用いてエッチングを行うか、若しくはイオ
ンミリングによってエッチングを行うものである。
【００２８】また、この発明の請求項１２記載の半導体
装置の製造方法は、半導体基板の表面に電極パッドを形
成する工程、上記半導体基板の裏面から上記表面にかけ
てドライ異方性エッチングによって筒状の開口部を形成
する工程、上記開口部の内壁及び底面を含む上記裏面の
全面にメッキにより第一のＡｕ膜を成膜する工程、上記
第一のＡｕ膜上に、上記裏面の全面にメッキによりＮｉ
系合金無電解メッキ膜を成膜する工程、上記裏面の全面
にメッキにより第二のＡｕ膜を成膜する工程、上記開口
部を含むバイアホールとなる領域以外の領域にマスクを
形成する工程、上記マスクをエッチングマスクとして上
記第二のＡｕ膜をエッチングし、上記バイアホールに相
当する領域の上記Ｎｉ系合金無電解メッキ膜を選択的に
露出させる工程、上記マスクを除去する工程を含むもの
である。
【００２９】さらに、この発明の請求項１３記載の半導
体装置の製造方法は、半導体基板の表面に電極パッドを
形成する工程、上記半導体基板の裏面から上記表面にか
けてドライ異方性エッチングによって筒状の開口部を形
成する工程、上記開口部の内壁及び底面を含む上記裏面
の全面にメッキにより第一のＡｕ膜を成膜する工程、上
記第一のＡｕ膜上に、上記裏面の全面にメッキによりＮ
ｉ系合金無電解メッキ膜を成膜する工程、上記Ｎｉ系合
金無電解メッキ膜の表面の上記開口部以外の領域に蒸着
により第二のＡｕ膜を成膜し、バイアホールとなる上記
開口部の表面には上記Ｎｉ系合金無電解メッキ膜を選択
的に露出させる工程を含むものである。
【００３０】また、この発明の請求項１４記載の半導体
装置の製造方法は、半導体基板の表面に電極パッドを形
成する工程、上記半導体基板の裏面からエッチングし、
大径の開口寸法の第一の開口部を形成する工程、上記第
一開口部の底面から上記半導体基板の表面にかけてドラ
イ異方性エッチングを行い、小径の開口寸法の第二の開
口部を形成し、上記第一、第二の開口部によって構成さ
れる開口部を得る工程、上記開口部の内壁及び底面を含
む上記半導体基板の裏面全面にメッキによりＡｕ膜を成
膜する工程、上記開口部を含むバイアホールとなる領域
以外の上記半導体基板の裏面にマスクを形成する工程、
上記半導体基板の裏面にＮｉをメッキし、上記第一の開
口部の内壁及び底面に付着するＮｉ膜を得る工程、上記
マスクを除去する工程を含むものである。
【００３１】さらに、この発明の請求項１５記載の半導
体装置の製造方法は、半導体基板の表面に電極パッドを
形成する工程、上記半導体基板の裏面からエッチング
し、大径の開口寸法の第一の開口部を形成する工程、上
記第一開口部の底面から上記半導体基板の表面にかけて
ドライ異方性エッチングを行い、小径の開口寸法の第二
の開口部を形成し、上記第一、第二の開口部によって構
成される開口部を得る工程、上記開口部の内壁及び底面
を含む上記半導体基板の裏面全面にメッキにより第一の
Ａｕ膜を成膜する工程、上記第一のＡｕ膜上にＮｉ膜を
メッキする工程、上記開口部を含むバイアホールとなる
領域以外の上記Ｎｉ膜上に第二のＡｕ膜を選択的に形成
し、上記バイアホールに相当する領域の少なくとも上記
第一の開口部の内壁及び底面に相当する領域の上記Ｎｉ
膜を選択的に露出させる工程を含むものである。
【００３２】また、この発明の請求項１６記載の半導体
装置の製造方法は、上記の請求項１４、１５にそれぞれ
記載の半導体装置の製造方法において、第一の開口部は
ウェット等方性エッチング若しくはドライ異方性エッチ
ングにより穿つものである。
【００３３】さらに、この発明の請求項１７記載の半導
体装置の製造方法は、上記の請求項１６に記載の半導体
装置の製造方法において、第一の開口部がウェット等方
性エッチングにより穿たれる場合、上記第一の開口部の
形成に用いるエッチングマスクと、第二の開口部の形成
に用いるエッチングマスクは同一のマスクであり、上記
エッチングマスクは、上記第二の開口部の開口寸法に相
当する開口パターンを有するものである。
【００３４】また、この発明の請求項１８記載の半導体
装置の製造方法は、上記の請求項１０、１２〜１５にそ
れぞれ記載の半導体装置の製造方法に加え、さらにＩＣ
基板を構成する半導体基板の裏面に露出した状態のＡｕ
膜若しくは第二のＡｕ膜と、パッケージ基板の表面を、
鑞材であるＡｕＳｎはんだにより接着する工程を含むも
のである。
【００３５】さらに、この発明の請求項１９記載のＮｉ
系合金のエッチャントは、硫酸（９６wt％）、硝酸（７
０wt％）、純水の割合が１：１：３である硫硝酸からな
るものである。
【００３６】
【発明の実施の形態】
実施の形態１．占有面積の小さなバイアホールを形成す
るためには、表面に電極パッドがパターニングされたＧ
ａＡｓ基板に対し、その裏面からドライ異方性エッチン
グによって高アスペクト比の開口部を形成し、この内壁
にＡｕ膜を成膜する方法を用いる。
【００３７】図１に、ドライ異方性エッチングによりＧ
ａＡｓ基板１の表面から裏面までを貫通するように高ア
スペクト比（アスペクト比は１．０以上の値とする。）
の開口部３を形成し、この開口部３の内部に導体Ａｕ膜
４を積層してバイアホール３ａを形成するＩＣ基板の例
を示す。
【００３８】まず、図１（ａ）に示すように、厚さが１
００μｍであるＧａＡｓ基板１の表面にＴｉ薄膜を介し
てＡｕ膜を積層し、これをパターニングして図１（ａ）
に示すように、断面図の水平方向の寸法が９０μｍ程度
の大きさとなる電極パッド２を形成する。この電極パッ
ド２は、例えばＧＮＤに接続する。次に、この電極パッ
ド２が形成されたＧａＡｓ基板１の裏面に、バイアホー
ル３ａを作り込む開口部３に相当する開口パターンを有
するネガ型フォトレジストからなるレジストパターンを
形成し、これをエッチングマスクとしてＧａＡｓ基板１
に対して電極パッド２の裏面が露出するまでドライ異方
性エッチングを行い、開口部３を形成する。その後、エ
ッチングマスクとして用いたレジストパターンは除去す
る。
【００３９】このときの開口部３の開口径は６０μｍと
なるように形成することで、開口部３のアスペクト比は
１．７程度となる。従来の技術のようにウェットエッチ
ングのみによりバイアホールとなる開口部を形成した場
合は、少なくともＧａＡｓ基板１の厚さの２倍程度の径
の開口部がＧａＡｓ基板１の裏面に形成されるため、高
アスペクト比の開口部３を形成することで占有面積は従
来の占有面積の数分の１に縮小することが可能である。
この発明において、高アスペクト比とは、少なくともア
スペクト比の値が１以上のものを指し、その上限は、１
０／３程度の値であり、バイアホールとなる開口部を形
成する上での加工技術による制約により決定される値と
する。
【００４０】その後、図１（ｂ）に示すように、ＧａＡ
ｓ基板１の裏面全面に対し、Ａｕメッキを行い、開口部
３の内壁及び底面に位置する電極パッド２の裏面にもＡ
ｕ膜４を積層し、バイアホール３ａを得る。図１に示す
ように、高アスペクト比の開口部３を形成すれば、最終
的にバイアホール３ａが占める水平方向の寸法を従来の
数分の１程度の大きさに縮小できると考えられる。
【００４１】しかし、図１（ｂ）に示すバイアホール３
ａを有するＩＣ基板に対してダイボンド処理を行った場
合、次のような問題がある。図２に示すように、バイア
ホール３ａ内の表面がＮｉにより覆われていない場合、
パッケージ基板５とＩＣ基板とを接着するダイボンド工
程において、ＡｕＳｎはんだ６がバイアホール３ａ内部
に充填された状態となり、このときの３００℃程度温度
による加熱のために、電極パッド２の表面の表面にもＡ
ｕＳｎはんだ６が析出するはんだ上がり現象が起こる
（符号７ではんだ上がりの部分を示す）という問題であ
る。
【００４２】しかし、バイアホール３ａを作り込む高ア
スペクト比の開口部３内に導体Ａｕ膜４をメッキするこ
とはできても、さらにその表面にＮｉ膜を選択的にメッ
キすることは従来のＮｉメッキ方法では困難であった。
高アスペクト比の開口部であるブラインドホール（片方
が閉じた穴）内へのメッキには低い電解電流密度条件の
適用が必要であることが前提となっているが、電解Ｎｉ
メッキの場合においては、Ｎｉの電極反応の標準水素電
位ＵHは−０．２５０Ｖであり、水素の標準水素電位
（ＵH＝±０Ｖ）であり、Ｎｉが水素に比べて卑側にあ
るので、低い電解電流密度、電圧条件範囲では後者の還
元反応の方が優先的に起こってしまい、Ｎｉ膜を成長さ
せることができなかった。
【００４３】また、Ｎｉ系合金無電解メッキの場合は、
次のような点で問題となる。まず、図３（ａ）に示すよ
うに、図１（ｂ）に示す被処理基板（以下、製造過程の
ＩＣ基板を被処理基板と称す。）に対し、バイアホール
３ａとなる領域以外を覆うようにネガ型フォトレジスト
からなるレジストパターン８を形成する。その後、図３
（ｂ）に示すように、ＧａＡｓ基板１の裏面に一般的な
Ｎｉ系合金無電解メッキ方法を用いてＮｉ膜９を形成す
る。ここで成膜されるＮｉ膜９は開口部３の開口端のみ
に形成され、開口部３の内部には成膜されない。このと
きのメッキ処理について、以下に詳述する。
【００４４】図４はＮｉ系合金無電解メッキ（リンを含
有）の際の反応式、式１〜５を示している。まず、Ｎｉ
メッキ溶液に被処理基板を浸し、低電解電流密度条件下
におく。ここで、まず式１に示すように、次亜リン酸イ
オンがＰｄ触媒の存在下において分解し、リン酸イオン
と原子状水素が発生する。このリン酸イオンは式２に示
すよう水と結合する。
【００４５】次に、式３に示すように、式１において発
生した原子状水素はＰｄに吸着して活性化され、硫酸Ｎ
ｉとしてメッキ液中に存在するＮｉイオンを還元する。
ここで生成される金属Ｎｉは触媒であるＰｄ上に成長す
る。このとき、メッキ液中には副生成物として硫酸が生
じる。
【００４６】さらに、式４に示すように、次亜リン酸イ
オンは活性化された原子状水素によって還元され、Ｎｉ
と結合してＮｉ−Ｐ合金メッキ膜となる。この他、次亜
リン酸イオンは式５に示すように、触媒作用で分解さ
れ、分子状水素が生成する。この分子状水素の発生は、
被着物表面近傍における液の撹拌作用を有している。
【００４７】上記の式１〜５の反応は、メッキ液の撹拌
が十分に行われている部分においては正常に行われる
が、撹拌が不十分である部分においては、式３に示す反
応で、Ｎｉの還元が行われると同時に生じる硫酸によっ
てバイアホール３ａ内のメッキ液のｐＨが小さな値とな
り、反応は図４中の式６が示すように、Ｎｉはイオン化
し、分子状水素が生成され、Ｎｉ膜９はそれ以上成長し
なくなる。
【００４８】バイアホール以外の、例えばＧａＡｓ基板
１の平坦な裏面全面に無電解Ｎｉメッキ処理を施す場合
では、図４の式５において生じる分子状水素の発生によ
りひき起こされるマイクロストリームがメッキ液に対し
十分な撹拌効果を与えているが、ドライエッチングによ
って形成する開口部３のように高アスペクト比の開口部
（ブラインドホール）の内部では分子状水素の発生が少
ないと撹拌不足による悪影響を受けやすい。
【００４９】図３（ａ）に示すように、ＧａＡｓ基板１
の裏面の、バイアホール３ａ以外の領域に対し、Ａｕ膜
４上にレジストパターン８を成膜し、無電解Ｎｉメッキ
処理を行うと、メッキ反応の生じる領域が小さくなり、
分子状水素の生成によるメッキ液の撹拌が十分になされ
ず、結果的に図３（ｂ）に示すように、開口部の内部で
はＮｉが生成されず、開口部のＧａＡｓ基板１の裏面の
近傍にのみわずかにＮｉ膜９が生成された状態となるの
である。
【００５０】そこで、この実施の形態１では、無電解Ｎ
ｉメッキの際に、ＧａＡｓ基板１の裏面全面においてメ
ッキを行うことで水素を十分に発生させ、メッキ液の撹
拌効果を得、バイアホール３ａを作り込む開口部３の内
壁及び底面の全面に、均等な厚さのＮｉ膜を成膜する例
を示す。
【００５１】図５はこの発明の実施に形態１を示す半導
体装置の要部の断面図であり、既に説明した符号と同一
符号は同一、若しくは相当部分を示している。この図５
に示した半導体装置は、パッケージ基板５上にＡｕＳｎ
はんだ６を用いてＩＣ基板をダイボンドした段階のもの
であり、バイアホール３ａとなる開口部の内壁には選択
的にＮｉ膜９ａ（正確にはＮｉ系合金無電解膜）が成膜
されているため、ＡｕＳｎはんだ６がバイアホール３ａ
内に充填されることなく、ＩＣ基板とパッケージ基板５
を良好な状態に接着することが可能である。
【００５２】次に、図５の構造の半導体装置の製造工程
について説明する。まず、既に説明に用いた図１（ａ）
に示すように、厚さが１００μｍ程度であるＧａＡｓ基
板１の表面に電極パッド２を形成し、さらに電極パッド
２が形成された位置のＧａＡｓ基板１の裏面から電極パ
ッド２の裏面が表出するまでドライ異方性エッチングを
行い開口径６０μｍ程度の円筒状の開口部３を形成す
る。
【００５３】その後、既に説明に用いた図１（ｂ）に示
すようにＧａＡｓ基板１の開口部３の内壁及び底面を含
む裏面全面に０．５μｍ程度の厚さのＡｕ膜４をメッキ
する。ここで成膜するＡｕ膜４の開口部３内に位置する
部分が実質的にバイアホール３ａとしての役割を果た
す。
【００５４】次に、図６（ａ）に示すように、ＧａＡｓ
基板１の裏面全面にＮｉ系合金無電解メッキ処理を施
し、０．５μｍ程度の厚さのＮｉ膜９ａを成膜する。こ
のときに、ＧａＡｓ基板１の裏面にはマスクを形成せず
に裏面全面にメッキを行うため、図４のメッキ反応式５
のように分子状水素ガスが、バイアホール３ａの近傍の
みを選択的にメッキする場合よりも大量に発生し、これ
によって引き起こされるマイクロストリームを、バイア
ホール３ａを形成する開口部３の内部にまで導入でき、
メッキ液の撹拌を十分に行えるため、バイアホール３ａ
を作り込む開口部３の内壁及び底面を含むＧａＡｓ基板
１の裏面全面にＮｉ膜９ａを均一な膜厚に成膜できる。
【００５５】ここで成膜されるＮｉ膜９ａ、正確にはＮ
ｉ系合金無電解膜は、リンを含むＮｉ−Ｐ膜、ホウ素を
含むＮｉ−Ｂ膜、またタングステンを含むＮｉ−Ｂ−Ｗ
膜等がある。市販されているそれぞれのＮｉ系合金無電
解メッキ液としては、Ｎｉ−Ｐ膜の成膜には次亜リン酸
ナトリウムを還元剤として用い、Ｎｉ−Ｂ膜の成膜には
ホウ酸を還元剤として用い、さらにタングステンを含む
Ｎｉ系合金膜を成膜する場合はタングステン化合物を含
むメッキ液を用いて、誘動共析させることでＷを含むＮ
ｉ系合金無電解膜を得ることができる。
【００５６】なお、電極パッド２が形成されたＧａＡｓ
基板１の表面はあらかじめメッキ処理の前段階に置いて
マスクをかけるなどして、裏面と同様にＮｉ膜９ａが成
膜されないようにしておき、またＮｉ膜９ａの成膜後に
マスクを除去することは言うまでもない。
【００５７】次に、図６（ｂ）に示すように、ＧａＡｓ
基板１の裏面のバイアホール３ａの形成領域に位置する
Ｎｉ膜９ａ上にポジ型フォトレジストからなるレジスト
パターン１０を形成する。このレジストパターン１０の
水平方向の寸法は９０μｍ程度の大きさであり、このレ
ジストパターン１０によって、開口径６０μｍの開口部
がマスクされた状態となる。
【００５８】その後、図６（ｃ）に示すように、レジス
トパターン１０をエッチングマスクとして、バイアホー
ル３ａ以外のＮｉ膜９ａを、硫硝酸（９６wt％硫酸：７
０wt％硝酸：水＝１：１：３）を用いて除去することに
より、バイアホール３ａの表面のみに選択的にＮｉ膜９
を残す。エッチャントとして上記のように酸化剤である
硫酸（９６wt％）、Ｎｉを安定に溶かすソルベントの機
能を有する硝酸（７０wt％）、希釈剤である純水の割合
が１：１：３である硫硝酸を用いることで、室温におい
て、Ｎｉ−Ｐ、Ｎｉ−Ｂ等の難溶性Ｎｉ系合金無電解メ
ッキ膜を２５００Å／分のレートでエッチングすること
が可能である。その後、図６（ｄ）に示すように、レジ
ストパターン１０を除去することでＩＣ基板を得られ
る。
【００５９】また、上記の説明においては、図６（ｃ）
〜（ｄ）の処理段階において、レジストパターン１０を
エッチングマスクとして硫硝酸をエッチャントとして用
い、選択的なＮｉ膜９ａのエッチングを行う例を示した
が、別の方法として、イオンミリング法によっても同様
にＮｉ膜９ａを選択的にエッチングすることが可能とな
る。
【００６０】次に、ＧａＡｓ基板１の表面にＩＣとして
必要となる素子を形成を行った状態のＩＣ基板をパッケ
ージ基板５にＡｕＳｎはんだ６を用いて接着することで
図５に示すような断面構造を有する半導体装置を得られ
る。このとき、ＡｕＳｎはんだ６との濡れ性の悪いＮｉ
膜９とは互いに接することがなく、ＧａＡｓ基板１のＡ
ｕ膜４とＡｕＳｎはんだ６が密着した状態となるため、
バイアホール３ａの内部にまでＡｕＳｎはんだ６が充填
されず、はんだ上がり現象が起こることはない。
【００６１】また、あらかじめバイアホール３ａをドラ
イ異方性エッチングにより形成した円筒状の開口部３内
に作り込むようにしたことにより、従来のウェットエッ
チングにより形成した開口部内にバイアホールを形成し
た場合と比較すると、ＧａＡｓ基板１の膜厚が局部的に
小さくなるということがないため、クラックが発生する
という問題も解消でき、良好な構造の半導体装置を得る
ことが可能となる。
【００６２】このように、バイアホール３ａ内にＡｕ膜
４を成膜後、ＧａＡｓ基板１の裏面全面にＮｉ系合金無
電解メッキ膜（Ｎｉ膜９ａ）を成膜することで、高アス
ペクト比の開口部３内に良好な状態にＮｉ膜９ａを成膜
することが可能であり、バイアホール３ａ以外の不要な
部分のＮｉ膜９ａについては、上述したような硫硝酸
（エッチャント）を用いて、またはイオンミリングによ
ってエッチング除去を行うことが可能である。このよう
にバイアホール３ａを形成したＩＣ基板はダイボンドの
際においても、はんだ上がり現象を抑制し、クラックを
形成することもなく、良好な形状の半導体装置を得るこ
とが可能となるというものである。
【００６３】また、上記のように、高アスペクト比の開
口部３を形成する際に、最初にバイアホール３ａが位置
する領域のＧａＡｓ基板１の表面に電極パッド２を作り
込んでおき、ＧａＡｓ基板１の裏面から表面までを一度
のエッチングによって穿つため、図２０（ａ）及び
（ｂ）を用いて説明した従来技術と比較すると、ＧａＡ
ｓ基板１に対する全面エッチングの工程等、ＧａＡｓ基
板１に対するエッチングの回数を省略できるなど、製造
工程数を少なくすることが可能である。また、ドライ異
方性エッチングによってバイアホール３ａを作り込む開
口部３を開口しているため、占有面積の小さいバイアホ
ールを形成することが可能であることは言うまでもな
い。
【００６４】さらに、この実施の形態１では膜厚１００
μｍの場合に開口径６０μｍの開口部をドライ異方性エ
ッチングによって形成した例を示したが、ＧａＡｓ基板
の膜厚が１００μｍである場合、開口径を３０μｍ程度
の大きさとしても十分に良好な形状のバイアホールを形
成することが可能である。従って、バイアホールの占有
面積と、その形状、電気的な特性が全て良好な状態とな
る好ましい範囲は、バイアホールを作り込む開口部のア
スペクト比の大きさが１〜１０／３の範囲であることが
分かる。また、開口径３０μｍ以下の大きさであって、
図５に示すバイアホール３ａと同じ形状を物理的に形成
できる範囲をとることも可能である。上記の説明では開
口部３の形状が主に円筒状であるものについて示した
が、その水平方向の開口形状が完全な円ではなく楕円で
も良く、また円柱状のものとすることも可能である。
【００６５】典型的なＧａＡｓ基板の膜厚としては、３
５０μｍ、１５０μｍ、１００μｍ、３０μｍのものが
あるが、このうちバイアホールを形成するタイプのＧａ
Ａｓ基板厚には１５０μｍ、１００μｍ、３０μｍのも
のがあり、その内で、実用的にドライ異方性エッチング
によって開口部を形成するという観点から、この実施の
形態１の技術を適応できるのは１００μｍと３０μｍの
膜厚のＧａＡｓ基板のみである。３０μｍの膜厚のＧａ
Ａｓ基板を用いた場合においても、１００μｍの膜厚の
ＧａＡｓ基板に対してバイアホールを形成する場合と同
様に処理し、占有面積が小さく、良好な形状、電気特性
の半導体装置を形成することが可能である。また、この
発明によるバイアホールの構造は（実施の形態２以降に
おいて説明する構造も含めて）ＩＣ基板にだけでなく、
ＦＥＴ（Field Effect Transistor） にも適応可能であ
ることは言うまでもない。
【００６６】実施の形態２．実施の形態１においては、
高アスペクト比のドライ異方性エッチングによって形成
された開口部３内にバイアホール３ａを形成し、ＧａＡ
ｓ基板１の裏面の全面にＡｕ膜４を積層し、バイアホー
ル３ａ部分にのみＮｉ膜９ａを形成した例を示した。こ
の実施の形態２では、高アスペクト比の開口部内に形成
されるバイアホールを有し、バイアホールの構成要素で
あるＮｉ膜がバイアホール部だけでなくＧａＡｓ基板の
裏面全面に成膜されている半導体装置について説明す
る。
【００６７】図７は、この実施の形態２の半導体装置の
要部断面図であり、この図７において符号１１はバイア
ホール３ａの形成領域以外の領域の、Ｎｉ膜９ｂの表面
に積層されたＡｕ膜をそれぞれ示しており、その他、既
に説明のために用いた符号と同一符号は同一、若しくは
相当部分を示すものである。
【００６８】図７に示すとおり、この実施の形態２によ
る半導体装置では、ＩＣ基板を構成するＧａＡｓ基板１
の表面から裏面にかけてバイアホール３ａが形成されて
おり、このバイアホール３ａの形成領域では実施の形態
１と同様に膜厚０．５μｍのＡｕ膜４と、その表面に積
層された膜厚０．５μｍ程度のＮｉ膜９ｂとの２層構造
をとり、バイアホール３ａ以外の領域のＧａＡｓ基板１
の裏面にはＡｕ膜４及びＮｉ膜９ｂに加え、さらに別の
Ａｕ膜１１が積層された３層構造となっている点に特徴
がある。Ａｕ膜１１の膜厚は２．０μｍ程度である。
【００６９】次に、この図７の半導体装置の製造方法に
ついて説明する。まず、実施の形態１において示した図
６（ａ）の段階までは同様に処理し、バイアホール３ａ
となるＡｕ膜４とＮｉ系合金無電解メッキ膜であるＮｉ
膜９ｂ（図６（ａ）においてはＮｉ膜９ａ）をＧａＡｓ
基板１の開口部３の内壁及び底面を含む裏面全面に成膜
する。
【００７０】次に、図８（ａ）に示すように、Ｎｉ膜９
ｂの表面にＡｕ膜１１をメッキにより２．０μｍ程度の
膜厚となるように積層する。その後、図８（ｂ）に示す
ように、ＧａＡｓ基板１の裏面上にバイアホール３ａが
占める領域に相当する開口パターンを有するポジ型フォ
トレジストからなるレジストパターン１２をパターニン
グする。
【００７１】次に、図８（ｃ）に示すように、レジスト
パターン１２をエッチングマスクとしてＡｕ膜１１に対
して選択的にエッチングを行い、バイアホール３ａの形
成領域に位置するＡｕ膜１１を除去する。その後、図８
（ｄ）に示すようにエッチングマスクとして用いたレジ
ストパターン１２を除去し、ＩＣ基板を得る。
【００７２】以上のようにしてＩＣ基板内にバイアホー
ル３ａを形成することが可能である。その後、パッケー
ジ基板５の表面とＩＣ基板の裏面をＡｕＳｎはんだ６を
用いて接着すると図７に示すような半導体装置を得るこ
とができる。
【００７３】このように、ダイボンド処理を行う際に、
バイアホール３ａの表層にＮｉ膜９ｂを露出させた状態
で、ＡｕＳｎはんだ６を用いてパッケージ基板５とを接
着させることが可能となるため、バイアホール３ａの内
部にまでＡｕＳｎはんだ６が充填されず、はんだ上がり
がない、良好な形状の半導体装置を得ることが可能とな
る。
【００７４】また、ドライ異方性エッチングによってバ
イアホール３ａを作り込む開口部３を形成しているた
め、局部的にＧａＡｓ基板１の厚さが小さくならず、ク
ラックの発生を抑制できる。さらに占有面積の小さいバ
イアホール３ａを形成することが可能であることは言う
までもない。
【００７５】さらに、上記の説明においてはＧａＡｓ基
板１の膜厚が１００μｍのものを例として示したが、３
０μｍの膜厚のＧａＡｓ基板を用いても同様に処理し、
良好な形状の、占有面積の小さなバイアホールを有する
半導体装置を得ることが可能である。
【００７６】実施の形態３．次に、この発明の実施の形
態３の半導体装置の要部断面図を図９に示す。図９にお
いて、１１ａは蒸着によって成膜したＡｕ膜を示すもの
であり、このＡｕ膜はＧａＡｓ基板１の裏面の平坦部分
に主に積層され、バイアホール３ａ内にはほとんど成膜
されていない。その他、図面に付した符号は、既に説明
のために用いた符号と同一符号は同一、若しくは相当部
分を示すものである。
【００７７】図９の半導体装置を得るために、実施の形
態１に示した図６（ａ）の半導体装置の製造方法に従っ
て同様に処理し、バイアホール３ａは、膜厚１００μｍ
のＧａＡｓ基板１の裏面全面にメッキによってＡｕ膜４
及びＮｉ膜９ｂを（図６（ａ）においてはＮｉ膜９ａに
相当する。）それぞれ０．５μｍの膜厚となるように積
層する。
【００７８】その後、図１０に示すように、ＧａＡｓ基
板１の裏面全面に蒸着法によってＡｕ膜１１ａを積層
し、ＧａＡｓ基板１の裏面上にはＡｕ膜４、Ｎｉ膜９
ｂ、Ａｕ膜１１ａが積層された３層構造の膜が形成さ
れ、一方、裏面から穿たれた開口部３の内壁及び底面に
はＡｕ膜４及びＮｉ膜９ｂが積層された２層構造の膜が
形成された状態となる。
【００７９】このように蒸着法によって成膜されるＡｕ
膜１１ａはＧａＡｓ基板１の裏面と開口部３の解放され
た端部の近傍にのみ薄く形成され、開口部３の内部には
Ａｕ膜１１ａは成膜されず、その領域においてはＮｉ膜
９ｂが露出した状態のＩＣ基板を得られる。その後、ダ
イボンドの際にＡｕＳｎはんだ６が開口部３内に充填さ
れることがなく、図９に示すように、はんだ上がりの恐
れのない、良好な形状の半導体装置を得ることが可能と
なる。
【００８０】また、ドライ異方性エッチングによって開
口部３を開口しているため、占有面積の小さいバイアホ
ール３ａを形成することが可能であり、また局部的にＧ
ａＡｓ基板１の膜厚が小さくなる部分がないためクラッ
クの発生を抑制できることは言うまでもない。
【００８１】さらに、上記の説明においてはＧａＡｓ基
板１の膜厚が１００μｍのものを例として示したが、３
０μｍの膜厚のＧａＡｓ基板を用いても同様に処理し、
良好な形状の、占有面積の小さなバイアホールを有する
半導体装置を得ることが可能である。
【００８２】実施の形態４．既に説明した実施の形態１
〜３においては、バイアホール３ａを作り込む開口部３
は高アスペクト比の円筒状のものであった。この実施の
形態４に示す半導体装置は、バイアホールは円筒状に形
成された開口部内に作り込むのではなく、ＧａＡｓ基板
１の裏面近傍においては比較的開口径が大きく、ＧａＡ
ｓ基板１の表面の近傍においては比較的開口径が小さ
い、開口径の大きさが少なくとも２段階に変化している
開口部に作り込むことを特徴としている。
【００８３】次に、この発明の実施の形態４の半導体装
置の要部断面図を図１１に示す。この図１１において、
バイアホール３ａを作り込む膜厚１００μｍのＧａＡｓ
基板１に形成される開口部３の形状は、ＧａＡｓ基板１
の裏面から５０μｍ程度の深さまでは開口径１００μｍ
（大径）の円筒状であり、この大径の開口部の底面位置
である５０μｍの深さからＧａＡｓ基板１の表面にかけ
ては開口径６０μｍ（小径）の円筒状の、２段階の開口
径の開口部３から構成されている。
【００８４】また、図１１において符号４ａは、２段階
の開口径の開口部３の内壁及び底面とＧａＡｓ基板１の
裏面に均一な厚さに積層されたＡｕ膜、９ｃはＡｕ膜４
ａの表面の開口部３の１００μｍ程度の大径の開口部の
内壁及び底面、ＧａＡｓ基板１の裏面のバイアホール３
ａに含まれる領域（開口部３の外周の近傍の領域）に選
択的に成膜されたＮｉ膜を示しており、その他、既に説
明のために用いた符号と同一符号は同一、若しくは相当
部分を示すものである。
【００８５】図１１に示す半導体装置は、バイアホール
３ａを作り込む開口部３の開口径が６０μｍである領域
では、バイアホール３ａを構成する物質はＡｕ膜４ａの
みであり、開口径が１００μｍである開口部３の内部と
ＧａＡｓ基板１の裏面の開口部３の周辺（他の開口径と
同じ点を中心として描いた１３０μｍの径の円内に含ま
れる範囲）では、バイアホール３ａを構成する物質はＡ
ｕ膜４ａと、その表面に積層されたＮｉ膜９ｃからなる
２層構造であることを特徴としている。
【００８６】次に、図１１の半導体装置の製造方法につ
いて説明する。まず、図１２（ａ）に示すように、ＩＣ
基板を構成するＧａＡｓ基板１の表面にＴｉ薄膜とＡｕ
膜を順次積層し、これらの膜を一辺が９０μｍ程度の大
きさの電極パッド２の形状にパターニングする。さらに
電極パッド２が形成されたＧａＡｓ基板１の裏面に開口
径１００μｍの開口パターンを有するポジ型フォトレジ
ストからなるレジストパターン１３を形成する。
【００８７】次に、図１２（ｂ）に示すように、レジス
トパターン１３をエッチングマスクとしてＧａＡｓ基板
１に対してドライ異方性エッチングを行い、ＧａＡｓ基
板１の裏面から５０μｍ程度の深さ（ＧａＡｓ基板１の
厚さの半分程度の深さ）まで掘り下げた形状の開口部３
を形成する。その後、図１２（ｃ）に示すように、レジ
ストパターン１３を除去する。
【００８８】次に、図１２（ｄ）に示すように、電極パ
ッド２及び開口部３の中央にあたる点を基準として開口
径が６０μｍである開口パターンを有するレジストパタ
ーン１４をＧａＡｓ基板１の裏面に形成する。その後、
図１２（ｅ）に示すように、このレジストパターン１４
をエッチングマスクとしてＧａＡｓ基板１に対してドラ
イ異方性エッチングを行い、開口径６０μｍの大きさの
円筒状の開口部を新たに穿ち、ＧａＡｓ基板１を貫通す
る２段階の開口径を持つ開口部３を形成する。次に、図
１２（ｆ）に示すように、このエッチングマスクとして
用いたレジストパターン１４はエッチング除去する。
【００８９】次に、図１２（ｇ）に示すように、ＧａＡ
ｓ基板１の裏面にＡｕ膜４ａをメッキする。このＡｕ膜
４ａの膜厚は０．５μｍ程度となるように成長させる。
その後、図１２（ｈ）に示すように、ＧａＡｓ基板１の
裏面に、開口部３を含む開口径１３０μｍの領域に相当
する開口パターンを有するレジストパターン１５を形成
する。このレジストパターン１５の形成領域がバイアホ
ール３ａとなる領域である。
【００９０】次に、図１２（ｉ）に示すように、一般的
なＮｉメッキ方法によってＧａＡｓ基板１の裏面にＮｉ
膜９ｃ成膜する。このＮｉ膜９ｃは通常行われているＮ
ｉメッキによるものであり、電解メッキ方法を用いても
良い。またＮｉ系合金無電解メッキによりＮｉ膜９ｃを
得ることも可能であり、この場合においても既に説明し
たように、ＧａＡｓ基板１の裏面のバイアホール３ａに
相当しない領域をレジストパターン１５でマスクしてい
ることから、開口径が６０μｍ程度の小径の開口部内に
はＮｉ膜９ｂのメッキがなされず、開口径が１００μｍ
程度である大径の開口部内と、バイアホール３ａに相当
する領域のＧａＡｓ基板１の裏面に選択的にＮｉ膜９ｃ
が形成された状態となる。
【００９１】その後、図１２（ｊ）に示すようにレジス
トパターン１５を除去し、ＩＣ基板を得る。さらにダイ
ボンド工程を経ることで図１１に示すような半導体装置
を得ることが可能である。
【００９２】図１１のように形成された半導体装置にお
いては、バイアホール３ａに相当する領域の開口部３の
うち、ＧａＡｓ基板１の裏面に近い１００μｍ以上の径
の部分に選択的にＮｉ膜９ｃを成膜することができる。
従って、Ｎｉ膜９ｃの成膜後はＧａＡｓ基板１の裏面に
形成していたレジストパターン１５を除去する工程を経
るだけでダイボンド工程に移ることが可能である。
【００９３】ダイボンドの際においても、既に説明した
実施の形態の場合と同様に、はんだ上がり現象、クラッ
クの発生を抑制することが可能であり、占有面積も、バ
イアホール３ａの水平方向の寸法は最大で１３０μｍ、
また、開口部３の水平方向の最大開口径は１００μｍと
比較的小さな寸法とすることが可能となる。さらに、上
記の説明では開口部３の形状のうち、小径の開口部が主
に円筒状であるものについて示したが、その水平方向の
開口形状が完全な円ではなく楕円でも良く、また円柱状
のものとすることも可能である。
【００９４】また、この実施の形態においては、バイア
ホール３ａを作り込む開口部３の小径の開口部の開口径
が６０μｍである例を示したが、２５〜６０μｍの開口
径とすることでも、同様の効果を奏する半導体装置を形
成することが可能となる。下限値はＧａＡｓ基板１に対
する開口とＡｕ膜４ａの成膜が可能であり、バイアホー
ルとしての電気特性を良好に確保できる限界値である。
【００９５】実施の形態５．次に、この発明の実施の形
態５の発明について説明する。図１３はこの発明の実施
の形態５による半導体装置の要部断面図であり、ＧａＡ
ｓ基板１に設けられた開口部３の形状は実施の形態４に
示した開口部３の形状と同様であり、大径と小径の開口
部から構成されている。この実施の形態５による半導体
装置の特徴は、バイアホール３ａを構成する導電膜にあ
り、ＧａＡｓ基板１の裏面に成膜されるＡｕ膜４ｂと、
このＡｕ膜４ｂの表面に積層されるＮｉ膜９ｄが、Ｇａ
Ａｓ基板１の裏面全面（開口部３の内壁を含む）に成膜
されていることであり、さらにバイアホール３ａ以外の
領域にはＮｉ膜９ｃの表面にＡｕ膜１１ｂがさらに積層
されているという点である。
【００９６】さらに、上記の説明においてはＧａＡｓ基
板１の膜厚が１００μｍのものを例として示したが、３
０μｍの膜厚のＧａＡｓ基板を用いても同様に処理し、
良好な形状の、占有面積の小さなバイアホールを有する
半導体装置を得ることが可能である。
【００９７】図１３に示す半導体装置の製造方法は、ま
ず、実施の形態４の図１２（ａ）〜（ｆ）に従って、Ｇ
ａＡｓ基板１の裏面から５０μｍ程度の深さまでの１０
０μｍの径の開口部３を形成する。その後、ＧａＡｓ基
板１の表面まで達する６０μｍの径の開口部３を形成
し、ＧａＡｓ基板１の裏面全面にＡｕ膜４ｂをメッキす
る。さらに、実施の形態２の図８（ａ）〜（ｄ）に相当
する製造方法に従い、Ａｕ膜４ｂ上の全面に無電解Ｎｉ
合金膜メッキによりＮｉ膜９ｄ（Ｎｉ膜９ｄは、図８に
おいてはＮｉ膜９ｂに相当する。）を成膜し、さらにＧ
ａＡｓ基板１の裏面全面にＡｕ膜１１ｂ（Ａｕ膜１１ｂ
は、図８においてはＡｕ膜１１に相当する。）をメッキ
し、バイアホール３ａとなる領域に成膜されたＡｕ膜１
１ｂを選択的に除去することでＩＣ基板を得、さらにダ
イボンドを行うことで図１３に示すような半導体装置を
得ることが可能となる。
【００９８】上記のような方法によっても、ダイボンド
の際にバイアホール３ａに相当する領域の表面にＮｉ膜
９ｄを選択的に露出させることが可能であるため、ダイ
ボンドによるはんだ上がり現象を抑制でき、また、Ｇａ
Ａｓ基板１が局部的に薄膜化することを抑制できるた
め、良好な形状のバイアホール３ａを得ることが可能と
なる。
【００９９】また、この実施の形態５の半導体装置のバ
イアホール３ａを構成するＮｉ膜９ｄの形成方法とし
て、ＧａＡｓ基板１の裏面全面を無電解メッキすること
を示しているが、一般的なＮｉメッキ方法を用いてＮｉ
膜９ｄを成膜することも可能である。一般的なＮｉメッ
キ方法によって得られるＮｉ膜９ｄは開口径６０μｍの
小径の開口部の内壁及び底面には成膜されないが、大径
の開口部内には成膜される。よってダイボンドを行った
際もはんだ上がりのない良好な形状のバイアホールを得
ることが可能である。
【０１００】実施の形態６．次に実施の形態６について
説明する。図１４はこの発明の実施の形態６による半導
体装置の要部断面図であり、図において４ｃはＧａＡｓ
基板１の裏面全面にメッキされたＡｕ膜、９ｄはバイア
ホール３ａを作り込むために開口された開口部のうち開
口径が６０μｍ程度以上の大きさである領域に、Ａｕ膜
４ｃ上にメッキされたＮｉ膜をそれぞれ示しており、そ
の他、既に説明のために用いた符号と同一符号は同一、
若しくは相当部分を示すものである。
【０１０１】実施の形態４及び５においては、バイアホ
ール３ａを作り込む開口部３は開口径の異なる段差のあ
る形状であり、開口部３はドライ異方性エッチングによ
って形成していたが、この実施の形態６による半導体装
置の開口部３は、ウェット等方性エッチングとドライ異
方性エッチングとの組み合わせによるものであり、Ｇａ
Ａｓ基板１の裏面から基板の膜厚の半分程度の深さまで
の位置に、大径（６０μｍよりも大きな開口径）の開口
部をウェット等方性エッチングにより形成し、この大径
の開口部の底面からＧａＡｓ基板１の表面にかけて形成
される小径（６０μｍ以下の開口径）の開口部はドライ
異方性エッチングによって形成する。
【０１０２】次に、この図１４に示す半導体装置の製造
方法について説明する。まず、図１５（ａ）に示すよう
に、ＧａＡｓ基板１の表面に電極パッド２をパターニン
グし、ＧａＡｓ基板１の裏面の、電極パッド２の形成位
置の裏側に相当する部分に６０μｍの径の開口パターン
を有するレジストパターン１６をパターニングする。
【０１０３】その後、図１５（ｂ）に示すように、レジ
ストパターン１６をエッチングマスクとしてＧａＡｓ基
板１に対してウェット等方性エッチングを行い、ＧａＡ
ｓ基板１の膜厚の半分程度の位置までエッチングする。
このエッチング処理が等方性エッチングであるため、Ｇ
ａＡｓ基板１の裏面での開口部３の開口径は１１０μｍ
程度の大きさとなる。
【０１０４】その後、図１５（ｃ）に示すように、先の
ウェット等方性エッチングの処理時に用いたレジストパ
ターン１６を再度エッチングマスクとして用い、ドライ
異方性エッチングを行い、ＧａＡｓ基板１の膜厚の半分
程度の位置からＧａＡｓ基板１の表面に至る開口径６０
μｍの円筒状の開口部を形成し、ＧａＡｓ基板１の表面
にパターニングした電極パッド２の裏面を露出させる。
【０１０５】このとき、開口部３の形状はＧａＡｓ基板
１の裏面からＧａＡｓ基板１の半ばの厚さの位置までに
かけて徐々に開口径が小さくなり、さらにＧａＡｓ基板
１の表面までの位置においては開口径６０μｍの小径の
開口部が形成された状態となる。エッチングマスクとし
て用いたレジストパターン１６は除去する。
【０１０６】その後、図１５（ｅ）に示すように、Ｇａ
Ａｓ基板１の開口部３の内壁及び底面を含む裏面全面に
Ａｕ膜４ｃをメッキする。このＡｕ膜４ｃの膜厚は０．
５μｍ程度の膜厚とする。
【０１０７】次に、図１５（ｆ）に示すように、ＧａＡ
ｓ基板１の裏面のバイアホール３ａとなる領域以外の領
域にレジストパターン１７をパターニングする。バイア
ホール３ａとなる領域とは開口部３を含み、その径が１
５０μｍ程度の大きさの領域である。その後、レジスト
パターン１７をマスクとしてＧａＡｓ基板１の裏面にＮ
ｉ膜（Ｎｉ系合金無電解膜）９ｅをメッキにより形成す
る。
【０１０８】このメッキ工程において、ＧａＡｓ基板１
の裏面全面をメッキしていないことから、バイアホール
３ａに相当する部分をＮｉメッキ液に完全に浸した状態
で処理しても、ドライ異方性エッチングによって開口さ
れた小径の開口部３の内壁及び底面にはＮｉ膜９ｅは成
膜されず、ウェット等方性エッチングによって開口され
た大径の開口部３の内壁及び底面、ＧａＡｓ基板１の裏
面の開口部３の外周近傍の、バイアホール３ａに相当す
る領域に選択的にＮｉ膜９ｅが成膜された状態となる。
その後、マスクとして用いたレジストパターン１７を除
去し、ＩＣ基板を得る。
【０１０９】その後、ＩＣ基板の裏面のＡｕ膜４ｃの露
出部分とパッケージ基板５をＡｕＳｎはんだ６を介して
接着し、図１４に示すような半導体装置を得る。このよ
うに形成した半導体装置においては、バイアホール３ａ
の占有面積は１５０μｍの径が占める範囲と、比較的小
さく、また開口部３の開口径が６０μｍ以上の領域には
選択的にＮｉ膜９ｅを成膜していることから、ダイボン
ドの際にＡｕＳｎはんだ６が開口部３の内部に充填され
ることがなく、はんだ上がりを抑制することが可能であ
る。
【０１１０】また、この実施の形態６において示した開
口部３は、開口部をウェット等方性エッチングのみによ
って形成されたものではなく、ドライ異方性エッチング
を組み合わせて形成したものであり、ＧａＡｓ基板１の
表面近傍においては円筒状の開口部の形状となっている
ことから、ＧａＡｓ基板１の膜厚が局部的に薄くなるこ
とがないため、クラックの発生を抑制することができ
る。
【０１１１】さらに、この発明の半導体装置の製造過程
において、開口部３に用いるエッチングマスクであるレ
ジストパターン１６はウェット等方性エッチング、及び
次工程のドライ異方性エッチングにも用いることがで
き、エッチング工程の度にエッチングマスクを形成しな
くても良いため、製造工程を簡略化することが可能であ
る。
【０１１２】また、この実施の形態においては、バイア
ホール３ａを作り込む開口部３の小径の開口部の開口径
が６０μｍである例を示したが、２５μｍから６０μｍ
の開口径とすることでも、同様の効果を奏する半導体装
置を形成することが可能となる。下限値はＧａＡｓ基板
１に対する開口とＡｕ膜４ｃの成膜が可能であり、バイ
アホールとしての電気特性を良好に確保できる限界値で
ある。
【０１１３】実施の形態７．次に、この発明の実施の形
態７の半導体装置について説明する。図１６はこの発明
の実施の形態７の半導体装置の要部断面図であり、この
図において、符号９ｆはＧａＡｓ基板１の開口部３の内
壁及び底面を含む裏面にメッキされた状態のＮｉ膜、ま
た１１ｃはＧａＡｓ基板１の裏面のバイアホール３ａ以
外の領域に積層されたＮｉ膜をそれぞれ示している。そ
の他、既に説明のために用いた符号と同一符号は同一、
若しくは相当部分を示している。
【０１１４】この図１６の構造のバイアホール３ａは、
ＧａＡｓ基板１内に形成された開口部３の表面にＡｕ膜
４ｃとメッキにより形成されたＮｉ膜９ｆが積層された
２層構造であり、バイアホール３ａ以外の領域のＧａＡ
ｓ基板１の裏面には、Ａｕ膜４ｃとＮｉ膜９ｆに加え、
Ａｕ膜１１ｃが積層された３層構造となっている。
【０１１５】次に、図１６に示す半導体装置の構造を、
実施の形態２及び６を引用して説明する。まず、実施の
形態６の製造工程に従い、図１５（ａ）〜（ｅ）に示す
ように処理し、ＧａＡｓ基板１の裏面からウェット等方
性エッチングとドライ異方性エッチングの組み合わせ
で、大径及び小径の開口径を持つ開口部３を形成し、そ
の開口部３の内壁及び底面を含むＧａＡｓ基板１の裏面
にＡｕ膜４ｃを成膜する。
【０１１６】その後、実施の形態２の図８（ａ）〜
（ｄ）に相当する処理を行い、ＧａＡｓ基板１の裏面全
面に対してＮｉ膜９ｆを成膜する（Ｎｉ膜９ｆは、図８
においてはＮｉ膜９ｂに相当する。）。このとき、Ｇａ
Ａｓ基板１の裏面全面においてＮｉ系無電解メッキ反応
が起こるため、開口径６０μｍのＧａＡｓ基板１の表面
近傍の開口部３内にもＮｉ膜９ｆを均一な膜厚（０．５
μｍ程度）に成膜することが可能である。その後、Ｇａ
Ａｓ基板１の裏面に、０．５μｍ程度の膜厚のＡｕ膜１
１ｃ（Ａｕ膜１１ｃは、図８においてはＡｕ膜１１に相
当する。）をメッキにより成膜する。
【０１１７】次に、ＧａＡｓ基板１の裏面の、バイアホ
ール３ａ以外の領域をレジストパターン等のマスク材に
よってマスクし、これをエッチングマスクとしてバイア
ホール３ａに相当する領域のＡｕ膜１１ｃを選択的にエ
ッチング除去する。さらにエッチングマスクを除去する
ことで図１６に示すようなバイアホール３ａを有する半
導体装置を得ることが可能となる。
【０１１８】上記のような方法によっても、ダイボンド
の際にバイアホール３ａに相当する領域の表面にＮｉ膜
９ｆを選択的に露出させることが可能であるため、ダイ
ボンドによるはんだ上がり現象を抑制できる。さらに、
ＧａＡｓ基板１が局部的に薄膜化することを抑制できる
ため、良好な形状のバイアホール３ａを得ることが可能
となる。
【０１１９】また、この実施の形態７の半導体装置のバ
イアホール３ａを構成するＮｉ膜９ｆの形成方法とし
て、ＧａＡｓ基板１の裏面全面を無電解メッキすること
を示しているが、一般的なＮｉメッキ方法を用いてＮｉ
膜９ｆを成膜することも可能である。一般的なＮｉメッ
キ方法によって得られるＮｉ膜９ｆは開口径６０μｍの
小径の開口部の内壁及び底面には成膜されないが、大径
の開口部内には成膜される。よってダイボンドを行った
際もはんだ上がりのない良好な形状のバイアホールを得
ることが可能である。
【０１２０】
【発明の効果】以下に、この発明の各請求項の効果につ
いて記載する。この発明の請求項１の半導体装置は、Ｇ
ａＡｓ基板の裏面から表面にかけて形成された筒状の開
口部を含むバイアホールとなる領域に、Ａｕ膜を介して
選択的にＮｉ系合金無電解メッキ膜を成膜することによ
り、このようなＩＣ基板にダイボンドを行った際におい
ても良好な形状とすることが可能となる。またバイアホ
ールの占有面積を小さくすることができる。
【０１２１】また、この発明の請求項２の半導体装置
は、ＧａＡｓ基板の裏面（開口部の内壁及び底面を含
む）全面に第一のＡｕ膜、Ｎｉ系合金無電解メッキ膜を
積層し、さらにバイアホール以外の領域には第二のＡｕ
膜が形成された状態とすることで、バイアホールとなる
領域の表面に選択的にＮｉ系合金無電解メッキ膜を露出
させることが可能であり、このようなＩＣ基板にダイボ
ンドを行った際においても良好な形状とすることが可能
となる。またバイアホールの占有面積を小さくすること
ができる。
【０１２２】さらに、この発明の請求項３の半導体装置
は、ＧａＡｓ基板の裏面全面に積層されたＮｉ膜上の、
バイアホール以外の領域に形成する第二のＡｕ膜は、メ
ッキ法、若しくは蒸着法のいずれの方法によって成膜し
ても請求項２に対応する効果と同じ効果を奏するもので
ある。
【０１２３】また、この発明の請求項４の半導体装置
は、段差を有する開口部内にバイアホールを形成するこ
とで、ＧａＡｓ基板の裏面全面にＡｕ膜を成膜後、この
裏面に、選択的に一般的なＮｉメッキを行うことでバイ
アホールとなる領域の大径の開口部の内壁及び底面にＮ
ｉメッキ膜を成膜でき、このようなＩＣ基板にダイボン
ドを行った際においても良好な形状とすることが可能で
ある。また従来の技術にあるように、ウェット等方性エ
ッチングのみによって開口部を形成する場合よりもバイ
アホールの占有面積を小さくすることができる。
【０１２４】さらに、この発明の請求項５の半導体装置
は、段差を有する開口部内にバイアホールを形成し、さ
らにＧａＡｓ基板の裏面（開口部の内壁及び底面を含
む）全面に第一のＡｕ膜、Ｎｉメッキ膜を積層し、さら
にバイアホール以外の領域には第二のＡｕ膜が形成され
た状態とすることで、バイアホールとなる領域の表面に
選択的にＮｉメッキ膜を露出させることが可能であり、
このようなＩＣ基板にダイボンドを行った際においても
良好な形状とすることが可能となる。またバイアホール
の占有面積を小さくすることができる。
【０１２５】また、この発明の請求項６の半導体装置
は、バイアホールを作り込む開口部のうち大径の開口部
はドライ異方性エッチングによっても、ウェット等方性
エッチングのいずれのエッチング方法によっても得るこ
とができ、請求項４、５にそれぞれ対応する効果と同一
の効果を得ることが可能である。
【０１２６】さらに、この発明の請求項７の半導体装置
は、請求項１〜５において示したＩＣ基板を鑞材を介し
てパッケージ基板に接着しても、良好な形状とすること
が可能となる。
【０１２７】また、この発明の請求項８の半導体装置
は、請求項１、２において示したＩＣ基板を構成するバ
イアホールを作り込む開口部のアスペクト比を１以上１
０／３以下とする場合において、この開口部の内壁及び
底面にＧａＡｓ基板の裏面全面に対してＮｉ系合金無電
解メッキ膜を成膜することができ、ＩＣ基板に対してダ
イボンドを行った際においても良好な形状とすることが
可能となる。またバイアホールの占有面積を小さくする
ことができる。
【０１２８】さらに、この発明の請求項９の半導体装置
は、請求項４、５において示したＩＣ基板を構成するバ
イアホールを作り込む小径の開口部の開口寸法が２５〜
６０μｍの場合においても、この開口部の内壁及び底面
にＧａＡｓ基板の裏面全面に対してＮｉメッキ膜を成膜
することができ、ダイボンドを行った際においても良好
な形状とすることが可能となる。また従来の技術にある
ように、ウェット等方性エッチングのみによって開口部
を形成する場合よりもバイアホールの占有面積を小さく
することができる。
【０１２９】また、この発明の請求項１０の半導体装置
の製造方法は、バイアホールを作り込むＧａＡｓ基板の
裏面に高アスペクト比の開口部内にＮｉ系合金無電解メ
ッキ膜を成膜する際に、開口部の内壁及び底面を含むＧ
ａＡｓ基板の裏面全面に対してメッキ処理を行うこと
で、高アスペクト比の開口部の内壁及び底面にもＮｉ系
合金無電解メッキ膜を成膜でき、得られるＩＣ基板はダ
イボンドを行った際においても良好な形状とすることが
可能となる。またバイアホールの占有面積を小さくする
ことができる。
【０１３０】さらに、この発明の請求項１１の半導体装
置の製造方法は、ＧａＡｓ基板の裏面全面に成膜したＮ
ｉ系合金無電解メッキ膜のうち、ビアホール以外の領域
にいする部分を除去する際に硫酸（９６wt％）、硝酸
（７０wt％）、純水の割合が１：１：３である硫硝酸を
用いてエッチングを行うか、若しくはイオンミリングに
よってエッチングを行うことで、良好なエッチングが可
能となる。
【０１３１】また、この発明の請求項１２の半導体装置
の製造方法は、ＧａＡｓ基板の裏面（開口部の内壁及び
底面を含む）全面に第一のＡｕ膜、Ｎｉ系合金無電解メ
ッキ膜、第二のＡｕ膜を順次積層し、さらにバイアホー
ルとなる領域に位置する第二のＡｕ膜を選択的に除去す
ることで、バイアホールとなる領域の表面に選択的にＮ
ｉ系合金無電解メッキ膜を露出させる工程を含んでお
り、このようなＩＣ基板にダイボンドを行った際におい
ても良好な形状とすることが可能となる。またバイアホ
ールの占有面積を小さくすることができる。
【０１３２】さらに、この発明の請求項１３の半導体装
置の製造方法は、ＧａＡｓ基板の裏面（開口部の内壁及
び底面を含む）全面に第一のＡｕ膜、Ｎｉ系合金無電解
メッキ膜を順次積層し、さらに第二のＡｕ膜を蒸着法に
より成膜することで、バイアホールとなる領域以外の領
域に選択的に第二のＡｕ膜を成膜し、バイアホールとな
る領域に選択的にＮｉ系合金無電解メッキ膜を露出させ
る工程を含んでおり、このようなＩＣ基板にダイボンド
を行った際においても良好な形状とすることが可能とな
る。またバイアホールの占有面積を小さくすることがで
きる。
【０１３３】また、この発明の請求項１４の半導体装置
の製造方法は、ＧａＡｓ基板の裏面から大径の開口部を
穿ち、さらにこの大径の開口部の底面からＧａＡｓ基板
の表面にかけて小径の開口部を穿つことで段差のある開
口部を形成し、ＧａＡｓ基板の裏面全面にＡｕ膜を成膜
後、バイアホールに相当する領域の大径の開口部の内壁
及び底面に選択的に、一般的なＮｉメッキ膜を成膜する
工程を含んでいる。このような半導体装置の製造方法に
よれば、このようなＩＣ基板にダイボンドを行った際に
おいても良好な形状とすることが可能となる。また従来
の技術にあるように、ウェット等方性エッチングのみに
よって開口部を形成する場合よりもバイアホールの占有
面積を小さくすることができる。
【０１３４】さらに、この発明の請求項１５の半導体装
置の製造方法は、ＧａＡｓ基板の裏面から大径の開口部
を穿ち、さらにこの大径の開口部の底面からＧａＡｓ基
板の表面にかけて小径の開口部を穿つことで段差のある
開口部を形成し、ＧａＡｓ基板の裏面全面に第一のＡｕ
膜、Ｎｉメッキ膜を成膜後、選択的にバイアホールに相
当しない領域に第二のＡｕ膜を成膜することで、バイア
ホールの、少なくとも大径の開口部内にはＮｉメッキ膜
が成膜された状態となり、このようなＩＣ基板にダイボ
ンドを行った際においても良好な形状とすることが可能
となる。また従来の技術にあるように、ウェット等方性
エッチングのみによって開口部を形成する場合よりもバ
イアホールの占有面積を小さくすることができる。
【０１３５】また、この発明の請求項１６の半導体装置
の製造方法は、請求項１４、１５の製造過程において、
第一の開口部の形成はドライ異方性エッチングによるも
のでも、ウェット等方性エッチングによるものでも良
く、いずれの場合においても、得られるＩＣ基板にダイ
ボンドを行った際においても良好な形状とすることが可
能となる。また従来の技術にあるように、ウェット等方
性エッチングのみによって開口部を形成する場合よりも
バイアホールの占有面積を小さくすることができる。
【０１３６】さらに、この発明の請求項１７の半導体装
置の製造方法は、請求項１６記載の半導体装置の製造方
法で、第一の開口部の開口をウェット等方性エッチング
によって行った場合は、その後の第二の開口部の開口も
同じエッチングマスクを用いることが可能であり、製造
工程の簡略化が可能となる。
【０１３７】また、この発明の請求項１８の半導体装置
の製造方法は、請求項１０、１２〜１５の記載の半導体
装置の製造方法に加え、パッケージ基板と得られるＩＣ
基板との接着を鑞材によって行う工程を含んでおり、こ
のようなダイボンドを行った際においても良好な形状と
することが可能となる。
【０１３８】さらに、この発明の請求項１９のエッチャ
ントを用いることによって、Ｎｉ系合金無電解メッキ膜
のエッチングを良好に行うことが可能となる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１の説明のために必要
な図である。
【図２】 この発明の実施の形態１の説明のために必要
な図である。
【図３】 この発明の実施の形態１の説明のために必要
な図である。
【図４】 この発明の実施の形態１の説明のために必要
な図である。
【図５】 この発明の実施の形態１の半導体装置を示す
図である。
【図６】 この発明の実施の形態１の製造方法を示す図
である。
【図７】 この発明の実施の形態２の半導体装置を示す
図である。
【図８】 この発明の実施の形態２の製造方法を示す図
である。
【図９】 この発明の実施の形態３の半導体装置を示す
図である。
【図１０】 この発明の実施の形態３の製造方法を示す
図である。
【図１１】 この発明の実施の形態４の半導体装置を示
す図である。
【図１２】 この発明の実施の形態４の製造方法を示す
図である。
【図１３】 この発明の実施の形態５の半導体装置を示
す図である。
【図１４】 この発明の実施の形態６の半導体装置を示
す図である。
【図１５】 この発明の実施の形態６の製造方法を示す
図である。
【図１６】 この発明の実施の形態７の半導体装置を示
す図である。
【図１７】 従来の技術を示す図である。
【図１８】 従来の技術を示す図である。
【図１９】 従来の技術を示す図である。
【図２０】 従来の技術を示す図である。
【符号の説明】
１．ＧａＡｓ基板 ２．電極パッド ３．開口部 ３ａ．バイアホール ４，４ａ、４ｂ，４ｃ，１１，１１ａ、１１ｂ、１１
ｃ．Ａｕ膜 ５．パッケージ基板 ６．ＡｕＳｎはんだ ７．はんだ上がり ８、１０、１２、１３、１４、１５、１６、１７．レジ
ストパターン ９、９ａ、９ｂ、９ｃ、９ｄ、９ｅ、９ｆ．Ｎｉ膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年９月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項１５
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】さらに、この発明の請求項５による半導体
装置は、半導体基板、上記半導体基板の表面に形成され
た電極パッド、上記半導体基板の裏面から穿たれた大径
の第一の開口部と、上記第一の開口部の底面から上記表
面にかけて穿たれた小径の筒状である第二の開口部から
構成される開口部の内壁及び底面を含む上記半導体基板
の裏面に順次積層された第一のＡｕ膜とＮｉメッキ膜、
上記Ｎｉメッキ膜上の、上記開口部を含むバイアホール
となる領域以外の領域に成膜された第二のＡｕ膜を含
み、上記Ｎｉメッキ膜はＮｉ系合金無電解メッキ膜であ
るものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】さらに、この発明の請求項１５記載の半導
体装置の製造方法は、半導体基板の表面に電極パッドを
形成する工程、上記半導体基板の裏面からエッチング
し、大径の開口寸法の第一の開口部を形成する工程、上
記第一開口部の底面から上記半導体基板の表面にかけて
ドライ異方性エッチングを行い、小径の開口寸法の第二
の開口部を形成し、上記第一、第二の開口部によって構
成される開口部を得る工程、上記開口部の内壁及び底面
を含む上記半導体基板の裏面全面にメッキにより第一の
Ａｕ膜を成膜する工程、上記第一のＡｕ膜上にＮｉ膜を
メッキする工程、上記開口部を含むバイアホールとなる
領域以外の上記Ｎｉ膜上に第二のＡｕ膜を選択的に形成
し、上記バイアホールに相当する領域の少なくとも上記
第一の開口部の内壁及び底面に相当する領域の上記Ｎｉ
膜を選択的に露出させる工程を含み、上記Ｎｉ膜はＮｉ
系合金無電解メッキ膜であるものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００９５
【補正方法】変更
【補正内容】
【００９５】実施の形態５．次に、この発明の実施の形
態５の発明について説明する。図１３はこの発明の実施
の形態５による半導体装置の要部断面図であり、ＧａＡ
ｓ基板１に設けられた開口部３の形状は実施の形態４に
示した開口部３の形状と同様であり、大径と小径の開口
部から構成されている。この実施の形態５による半導体
装置の特徴は、バイアホール３ａを構成する導電膜にあ
り、ＧａＡｓ基板１の裏面に成膜されるＡｕ膜４ｂと、
このＡｕ膜４ｂの表面に積層されるＮｉ膜（Ｎｉ系合金
無電解メッキ膜）９ｄが、ＧａＡｓ基板１の裏面全面
（開口部３の内壁を含む）に成膜されていることであ
り、さらにバイアホール３ａ以外の領域にはＮｉ膜９ｄ
の表面にＡｕ膜１１ｂがさらに積層されているという点
である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１１３
【補正方法】変更
【補正内容】
【０１１３】実施の形態７．次に、この発明の実施の形
態７の半導体装置について説明する。図１６はこの発明
の実施の形態７の半導体装置の要部断面図であり、この
図において、符号９ｆはＧａＡｓ基板１の開口部３の内
壁及び底面を含む裏面にメッキされた状態のＮｉ膜（Ｎ
ｉ系合金無電解メッキ膜）、また１１ｃはＧａＡｓ基板
１の裏面のバイアホール３ａ以外の領域に積層されたＡ
ｕ膜をそれぞれ示している。その他、既に説明のために
用いた符号と同一符号は同一、若しくは相当部分を示し
ている。

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板、上記半導体基板の表面に形
    成された電極パッド、上記半導体基板の裏面から上記表
    面にかけて穿たれた筒状の開口部の内壁及び底面を含む
    上記半導体基板の裏面全面に成膜されたＡｕ膜、上記Ａ
    ｕ膜上の、上記開口部を含むバイアホールとなる領域に
    成膜されたＮｉ系合金無電解メッキ膜を含む半導体装
    置。
  2. 【請求項２】 半導体基板、上記半導体基板の表面に形
    成された電極パッド、上記半導体基板の裏面から表面に
    かけて穿たれた筒状の開口部の内壁及び底面を含む上記
    半導体基板の裏面全面に順次積層された第一のＡｕ膜と
    Ｎｉ系合金無電解メッキ膜、上記Ｎｉ系合金無電解メッ
    キ膜上の、上記開口部を含むバイアホールとなる領域以
    外の領域に成膜された第二のＡｕ膜を含む半導体装置。
  3. 【請求項３】 第二のＡｕ膜はメッキ法若しくは蒸着法
    によって成膜された膜であることを特徴とする請求項２
    記載の半導体装置。
  4. 【請求項４】 半導体基板、上記半導体基板の表面に形
    成された電極パッド、上記半導体基板の裏面から穿たれ
    た大径の第一の開口部と、上記第一の開口部の底面から
    上記表面にかけて穿たれた小径の筒状である第二の開口
    部から構成される、段差を有する開口部の内壁及び底面
    含む上記半導体基板の裏面に成膜されたＡｕ膜、上記開
    口部を含むバイアホールとなる領域のうち、上記第二の
    開口部以外の領域の上記Ａｕ膜上に成膜されたＮｉメッ
    キ膜を含む半導体装置。
  5. 【請求項５】 半導体基板、上記半導体基板の表面に形
    成された電極パッド、上記半導体基板の裏面から穿たれ
    た大径の第一の開口部と、上記第一の開口部の底面から
    上記表面にかけて穿たれた小径の筒状である第二の開口
    部から構成される開口部の内壁及び底面含む上記半導体
    基板の裏面に順次積層された第一のＡｕ膜とＮｉメッキ
    膜、上記Ｎｉメッキ膜上の、上記開口部を含むバイアホ
    ールとなる領域以外の領域に成膜された第二のＡｕ膜を
    含む半導体装置。
  6. 【請求項６】 大径の第一の開口部は、ドライ異方性エ
    ッチングによって形成された筒状の開口部、若しくはウ
    ェット等方性エッチングによって形成され、半導体基板
    の裏面の開口径が上記大径に相当する大きさであり、上
    記半導体基板の深さに依存して上記開口径が減少する開
    口部であることを特徴とする請求項４又は５記載の半導
    体装置。
  7. 【請求項７】 Ａｕ膜、若しくは第二のＡｕ膜の表面に
    鑞材を介して接着されたパッケージ基板を含み、上記Ａ
    ｕ膜、若しくは上記第二のＡｕ膜のうち、バイアホール
    となる領域以外の領域に位置する上記Ａｕ膜若しくは上
    記第二のＡｕ膜と上記パッケージ基板とが上記鑞材を介
    して接着されることを特徴とする請求項１〜５のいずれ
    か一項記載の半導体装置。
  8. 【請求項８】 開口部のアスペクト比は１以上１０／３
    以下であることを特徴とする請求項１、２のいずれか一
    項記載の半導体装置。
  9. 【請求項９】 第二の開口部は、開口径が２５μｍ以上
    ６０μｍ以下であることを特徴とする請求項４、５のい
    ずれか一項記載の半導体装置。
  10. 【請求項１０】 半導体基板の表面に電極パッドを形成
    する工程、上記半導体基板の裏面から上記表面にかけて
    ドライ異方性エッチングによって筒状の開口部を形成す
    る工程、上記開口部の内壁及び底面を含む上記裏面の全
    面にメッキによりＡｕ膜を成膜する工程、上記Ａｕ膜上
    に、上記裏面の全面にメッキによりＮｉ系合金無電解メ
    ッキ膜を成膜する工程、上記開口部を含むバイアホール
    となる領域を覆うマスクを形成する工程、上記マスクを
    エッチングマスクとして上記Ｎｉ系合金無電解メッキ膜
    をエッチングし、上記バイアホールに相当する領域のみ
    に選択的に上記Ｎｉ系合金無電解メッキ膜を残す工程、
    上記マスクを除去する工程を含むことを特徴とする半導
    体装置の製造方法。
  11. 【請求項１１】 Ｎｉ系合金無電解メッキ膜をエッチン
    グする際に、エッチャントとして、硫酸（９６wt％）、
    硝酸（７０wt％）、純水の割合が１：１：３である硫硝
    酸を用いてエッチングを行うか、若しくはイオンミリン
    グによってエッチングを行うことを特徴とする請求項１
    ０記載の半導体装置の製造方法。
  12. 【請求項１２】 半導体基板の表面に電極パッドを形成
    する工程、上記半導体基板の裏面から上記表面にかけて
    ドライ異方性エッチングによって筒状の開口部を形成す
    る工程、上記開口部の内壁及び底面を含む上記裏面の全
    面にメッキにより第一のＡｕ膜を成膜する工程、上記第
    一のＡｕ膜上に、上記裏面の全面にメッキによりＮｉ系
    合金無電解メッキ膜を成膜する工程、上記裏面の全面に
    メッキにより第二のＡｕ膜を成膜する工程、上記開口部
    を含むバイアホールとなる領域以外の領域にマスクを形
    成する工程、上記マスクをエッチングマスクとして上記
    第二のＡｕ膜をエッチングし、上記バイアホールに相当
    する領域の上記Ｎｉ系合金無電解メッキ膜を選択的に露
    出させる工程、上記マスクを除去する工程を含むことを
    特徴とする半導体装置の製造方法。
  13. 【請求項１３】 半導体基板の表面に電極パッドを形成
    する工程、上記半導体基板の裏面から上記表面にかけて
    ドライ異方性エッチングによって筒状の開口部を形成す
    る工程、上記開口部の内壁及び底面を含む上記裏面の全
    面にメッキにより第一のＡｕ膜を成膜する工程、上記第
    一のＡｕ膜上に、上記裏面の全面にメッキによりＮｉ系
    合金無電解メッキ膜を成膜する工程、上記Ｎｉ系合金無
    電解メッキ膜の表面の上記開口部以外の領域に蒸着によ
    り第二のＡｕ膜を成膜し、バイアホールとなる上記開口
    部の表面には上記Ｎｉ系合金無電解メッキ膜を選択的に
    露出させる工程を含むことを特徴とする半導体装置の製
    造方法。
  14. 【請求項１４】 半導体基板の表面に電極パッドを形成
    する工程、上記半導体基板の裏面からエッチングし、大
    径の開口寸法の第一の開口部を形成する工程、上記第一
    開口部の底面から上記半導体基板の表面にかけてドライ
    異方性エッチングを行い、小径の開口寸法の第二の開口
    部を形成し、上記第一、第二の開口部によって構成され
    る開口部を得る工程、上記開口部の内壁及び底面を含む
    上記半導体基板の裏面全面にメッキによりＡｕ膜を成膜
    する工程、上記開口部を含むバイアホールとなる領域以
    外の上記半導体基板の裏面にマスクを形成する工程、上
    記半導体基板の裏面にＮｉをメッキし、上記第一の開口
    部の内壁及び底面に付着するＮｉ膜を得る工程、上記マ
    スクを除去する工程を含むことを特徴とする半導体装置
    の製造方法。
  15. 【請求項１５】 半導体基板の表面に電極パッドを形成
    する工程、上記半導体基板の裏面からエッチングし、大
    径の開口寸法の第一の開口部を形成する工程、上記第一
    開口部の底面から上記半導体基板の表面にかけてドライ
    異方性エッチングを行い、小径の開口寸法の第二の開口
    部を形成し、上記第一、第二の開口部によって構成され
    る開口部を得る工程、上記開口部の内壁及び底面を含む
    上記半導体基板の裏面全面にメッキにより第一のＡｕ膜
    を成膜する工程、上記第一のＡｕ膜上にＮｉ膜をメッキ
    する工程、上記開口部を含むバイアホールとなる領域以
    外の上記Ｎｉ膜上に第二のＡｕ膜を選択的に形成し、上
    記バイアホールに相当する領域の少なくとも上記第一の
    開口部の内壁及び底面に相当する領域の上記Ｎｉ膜を選
    択的に露出させる工程を含むことを特徴とする半導体装
    置の製造方法。
  16. 【請求項１６】 第一の開口部はウェット等方性エッチ
    ング若しくはドライ異方性エッチングにより穿つことを
    特徴とする請求項１４、１５のいずれか一項記載の半導
    体装置の製造方法。
  17. 【請求項１７】 第一の開口部がウェット等方性エッチ
    ングにより穿たれる場合、上記第一の開口部の形成に用
    いるエッチングマスクと、第二の開口部の形成に用いる
    エッチングマスクは同一のマスクであり、上記エッチン
    グマスクは、上記第二の開口部の開口寸法に相当する開
    口パターンを有することを特徴とする請求項１６記載の
    半導体装置の製造方法。
  18. 【請求項１８】 半導体基板の裏面に露出した状態のＡ
    ｕ膜若しくは第二のＡｕ膜と、パッケージ基板の表面
    を、鑞材であるＡｕＳｎはんだにより接着する工程を含
    むことを特徴とする請求項１０、１２〜１５のいずれか
    一項記載の半導体装置の製造方法。
  19. 【請求項１９】 硫酸（９６wt％）、硝酸（７０wt
    ％）、純水の割合が１：１：３である硫硝酸からなるＮ
    ｉ系合金のエッチャント。
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DE19811042A DE19811042A1 (de) 1997-04-24 1998-03-13 Halbleiterbauelement, Verfahren zu seiner Herstellung und dafür verwendetes Ätzmittel
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Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6245596B1 (en) * 1998-03-19 2001-06-12 Mitsubishi Denki Kabushiki Kaisha Method of producing semiconductor device with heat dissipation metal layer and metal projections
JP2004506324A (ja) * 2000-08-08 2004-02-26 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 集積回路のための背面コンタクトおよびこれを形成する方法
JP2006283189A (ja) * 2005-03-15 2006-10-19 Komag Inc 電気化学エッチング
JP2007053149A (ja) * 2005-08-16 2007-03-01 Renesas Technology Corp 半導体ウエハ及びその製造方法
JP2008053429A (ja) * 2006-08-24 2008-03-06 Fujikura Ltd 半導体装置
JP2008053430A (ja) * 2006-08-24 2008-03-06 Fujikura Ltd 半導体装置およびその製造方法
JP2008305897A (ja) * 2007-06-06 2008-12-18 Renesas Technology Corp 半導体装置およびその製造方法
JP2009506561A (ja) * 2005-08-31 2009-02-12 フォルシュングフェアブント ベルリン エー．ファウ． 半導体ウエハの貫通ホールめっき方法
JP2010003796A (ja) * 2008-06-19 2010-01-07 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2011044546A (ja) * 2009-08-20 2011-03-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2011096918A (ja) * 2009-10-30 2011-05-12 Oki Semiconductor Co Ltd 半導体装置および半導体装置の製造方法
JP2012099518A (ja) * 2010-10-29 2012-05-24 Fujitsu Ltd 貫通電極基板
US8252628B2 (en) 2007-03-15 2012-08-28 Sony Corporation Semiconductor device and method of manufacturing the same
DE102014221620A1 (de) 2013-11-29 2015-06-03 Mitsubishi Electric Corporation Halbleitervorrichtung
DE102017200415A1 (de) 2016-02-08 2017-08-10 Mitsubishi Electric Corporation Halbleitervorrichtung
JP2017137523A (ja) * 2016-02-01 2017-08-10 アスカコーポレーション株式会社 半導体ウェハ
JP2018137368A (ja) * 2017-02-22 2018-08-30 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP2019145546A (ja) * 2018-02-16 2019-08-29 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
WO2020017018A1 (ja) * 2018-07-20 2020-01-23 三菱電機株式会社 半導体装置及びその製造方法
CN113793838A (zh) * 2021-11-15 2021-12-14 深圳市时代速信科技有限公司 半导体器件及其制备方法
JP2022125097A (ja) * 2018-12-27 2022-08-26 株式会社大真空 圧電振動デバイス
US12170255B2 (en) 2019-08-30 2024-12-17 Mitsubishi Electric Corporation Semiconductor device including base member with protruding portion at circumferential edge

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3907151B2 (ja) * 2000-01-25 2007-04-18 株式会社東芝 半導体装置の製造方法
JP4000507B2 (ja) 2001-10-04 2007-10-31 ソニー株式会社 固体撮像装置の製造方法
US6818464B2 (en) * 2001-10-17 2004-11-16 Hymite A/S Double-sided etching technique for providing a semiconductor structure with through-holes, and a feed-through metalization process for sealing the through-holes
TW556293B (en) * 2002-02-21 2003-10-01 Advanced Semiconductor Eng Bump process
US6614117B1 (en) * 2002-06-04 2003-09-02 Skyworks Solutions, Inc. Method for metallization of a semiconductor substrate and related structure
JP2004047827A (ja) * 2002-07-12 2004-02-12 Mec Kk プリント回路板の製造方法
KR101086520B1 (ko) * 2003-06-20 2011-11-23 엔엑스피 비 브이 전자 장치, 조립체 및 전자 장치 제조 방법
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US7332034B2 (en) * 2003-11-21 2008-02-19 Seiko Epson Corporation Coating apparatus and coating method using the same
US20050156282A1 (en) * 2004-01-13 2005-07-21 Yoram Palti Semiconductor device and method of its manufacture
JP4850392B2 (ja) * 2004-02-17 2012-01-11 三洋電機株式会社 半導体装置の製造方法
JP2005303258A (ja) * 2004-03-16 2005-10-27 Fujikura Ltd デバイス及びその製造方法
US7868472B2 (en) * 2004-04-08 2011-01-11 Avago Technologies General Ip (Singapore) Pte. Ltd. Thermal dissipation in integrated circuit systems
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
JP3751625B2 (ja) * 2004-06-29 2006-03-01 新光電気工業株式会社 貫通電極の製造方法
US7232754B2 (en) * 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
US7425499B2 (en) 2004-08-24 2008-09-16 Micron Technology, Inc. Methods for forming interconnects in vias and microelectronic workpieces including such interconnects
SG120200A1 (en) 2004-08-27 2006-03-28 Micron Technology Inc Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7612321B2 (en) * 2004-10-12 2009-11-03 Dcg Systems, Inc. Optical coupling apparatus for a dual column charged particle beam tool for imaging and forming silicide in a localized manner
US7439168B2 (en) * 2004-10-12 2008-10-21 Dcg Systems, Inc Apparatus and method of forming silicide in a localized manner
JP4443379B2 (ja) * 2004-10-26 2010-03-31 三洋電機株式会社 半導体装置の製造方法
TWI303864B (en) * 2004-10-26 2008-12-01 Sanyo Electric Co Semiconductor device and method for making the same
JP4873517B2 (ja) * 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US20060177999A1 (en) * 2005-02-10 2006-08-10 Micron Technology, Inc. Microelectronic workpieces and methods for forming interconnects in microelectronic workpieces
JP2006253631A (ja) * 2005-02-14 2006-09-21 Fujitsu Ltd 半導体装置及びその製造方法、キャパシタ構造体及びその製造方法
US7485967B2 (en) * 2005-03-10 2009-02-03 Sanyo Electric Co., Ltd. Semiconductor device with via hole for electric connection
US7339267B2 (en) * 2005-05-26 2008-03-04 Freescale Semiconductor, Inc. Semiconductor package and method for forming the same
DE102005042072A1 (de) * 2005-06-01 2006-12-14 Forschungsverbund Berlin E.V. Verfahren zur Erzeugung von vertikalen elektrischen Kontaktverbindungen in Halbleiterwafern
US7425507B2 (en) * 2005-06-28 2008-09-16 Micron Technology, Inc. Semiconductor substrates including vias of nonuniform cross section, methods of forming and associated structures
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US8308053B2 (en) 2005-08-31 2012-11-13 Micron Technology, Inc. Microfeature workpieces having alloyed conductive structures, and associated methods
US7622377B2 (en) 2005-09-01 2009-11-24 Micron Technology, Inc. Microfeature workpiece substrates having through-substrate vias, and associated methods of formation
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
DE102005053494A1 (de) * 2005-11-09 2007-05-16 Fraunhofer Ges Forschung Verfahren zum Herstellen elektrisch leitender Durchführungen durch nicht- oder halbleitende Substrate
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
KR101175393B1 (ko) * 2006-10-17 2012-08-20 쿠퍼 에셋 엘티디. 엘.엘.씨. 웨이퍼 비아 형성
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
JP5242282B2 (ja) * 2008-07-31 2013-07-24 株式会社東芝 半導体装置とその製造方法
JP5553504B2 (ja) * 2008-12-26 2014-07-16 キヤノン株式会社 半導体装置の製造方法及び半導体装置
DE102009044086A1 (de) * 2009-09-23 2011-03-24 United Monolithic Semiconductors Gmbh Verfahren zur Herstellung eines elektronischen Bauteils und nach diesem Verfahren hergestelltes elektronisches Bauteil
US8240545B1 (en) 2011-08-11 2012-08-14 Western Digital (Fremont), Llc Methods for minimizing component shift during soldering
JP6099302B2 (ja) * 2011-10-28 2017-03-22 富士電機株式会社 半導体装置の製造方法
CN102509718B (zh) * 2011-12-15 2014-02-12 中国科学院上海微系统与信息技术研究所 GaAs CCD图形传感器圆片级芯片尺寸封装工艺
DE102012106953A1 (de) * 2012-07-30 2014-01-30 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
JP5725073B2 (ja) 2012-10-30 2015-05-27 三菱電機株式会社 半導体素子の製造方法、半導体素子
US9041206B2 (en) * 2013-03-12 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
US9070387B1 (en) 2013-08-23 2015-06-30 Western Digital Technologies, Inc. Integrated heat-assisted magnetic recording head/laser assembly
US9042048B1 (en) 2014-09-30 2015-05-26 Western Digital (Fremont), Llc Laser-ignited reactive HAMR bonding
US9257138B1 (en) 2014-10-28 2016-02-09 Western Digital (Fremont), Llc Slider assembly and method of manufacturing same
TWI725688B (zh) * 2019-12-26 2021-04-21 新唐科技股份有限公司 半導體結構及其製造方法
JP7594179B2 (ja) * 2020-12-04 2024-12-04 富士通株式会社 半導体装置、半導体装置の製造方法及び電子装置
CN113823613B (zh) * 2021-11-24 2022-02-15 深圳市时代速信科技有限公司 半导体器件和半导体器件的制备方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0239569A (ja) * 1988-07-29 1990-02-08 Toshiba Corp 半導体装置
US4959705A (en) * 1988-10-17 1990-09-25 Ford Microelectronics, Inc. Three metal personalization of application specific monolithic microwave integrated circuit
JPH02162735A (ja) 1988-12-15 1990-06-22 Fujitsu Ltd 半導体装置及びその製造方法
JPH03102839A (ja) 1989-09-18 1991-04-30 Fujitsu Ltd 半導体装置
US5027189A (en) * 1990-01-10 1991-06-25 Hughes Aircraft Company Integrated circuit solder die-attach design and method
EP0476124A1 (en) * 1990-03-28 1992-03-25 Varian Associates, Inc. Microwave field effect device
US5156998A (en) * 1991-09-30 1992-10-20 Hughes Aircraft Company Bonding of integrated circuit chip to carrier using gold/tin eutectic alloy and refractory metal barrier layer to block migration of tin through via holes
JPH06310547A (ja) * 1993-02-25 1994-11-04 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH06326055A (ja) 1993-05-17 1994-11-25 Fujitsu Ltd 半導体装置の製造方法
JP3350152B2 (ja) 1993-06-24 2002-11-25 三菱電機株式会社 半導体装置およびその製造方法
JPH07193214A (ja) 1993-12-27 1995-07-28 Mitsubishi Electric Corp バイアホール及びその形成方法
JPH0897375A (ja) * 1994-07-26 1996-04-12 Toshiba Corp マイクロ波集積回路装置及びその製造方法
JP3102839B2 (ja) 1995-06-28 2000-10-23 ライト工業株式会社 孔曲り修正機能を有する多軸削孔機
EP0793269B1 (fr) * 1996-02-28 2002-05-15 Koninklijke Philips Electronics N.V. Dispositif semiconducteur incluant une puce munie d'une ouverture de via et soudée sur un support, et procédé de réalisation de ce dispositif
US6278181B1 (en) * 1999-06-28 2001-08-21 Advanced Micro Devices, Inc. Stacked multi-chip modules using C4 interconnect technology having improved thermal management

Cited By (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6245596B1 (en) * 1998-03-19 2001-06-12 Mitsubishi Denki Kabushiki Kaisha Method of producing semiconductor device with heat dissipation metal layer and metal projections
JP2004506324A (ja) * 2000-08-08 2004-02-26 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 集積回路のための背面コンタクトおよびこれを形成する方法
JP2006283189A (ja) * 2005-03-15 2006-10-19 Komag Inc 電気化学エッチング
JP2007053149A (ja) * 2005-08-16 2007-03-01 Renesas Technology Corp 半導体ウエハ及びその製造方法
JP2009506561A (ja) * 2005-08-31 2009-02-12 フォルシュングフェアブント ベルリン エー．ファウ． 半導体ウエハの貫通ホールめっき方法
JP2008053429A (ja) * 2006-08-24 2008-03-06 Fujikura Ltd 半導体装置
JP2008053430A (ja) * 2006-08-24 2008-03-06 Fujikura Ltd 半導体装置およびその製造方法
US8252628B2 (en) 2007-03-15 2012-08-28 Sony Corporation Semiconductor device and method of manufacturing the same
US9041179B2 (en) 2007-03-15 2015-05-26 Sony Corporation Semiconductor device and method of manufacturing the same
US11676977B2 (en) 2007-03-15 2023-06-13 Sony Group Corporation Semiconductor device
US9379155B2 (en) 2007-03-15 2016-06-28 Sony Corporation Semiconductor device and method of manufacturing the same
JP2008305897A (ja) * 2007-06-06 2008-12-18 Renesas Technology Corp 半導体装置およびその製造方法
JP2010003796A (ja) * 2008-06-19 2010-01-07 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2011044546A (ja) * 2009-08-20 2011-03-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2011096918A (ja) * 2009-10-30 2011-05-12 Oki Semiconductor Co Ltd 半導体装置および半導体装置の製造方法
JP2012099518A (ja) * 2010-10-29 2012-05-24 Fujitsu Ltd 貫通電極基板
KR20150062963A (ko) 2013-11-29 2015-06-08 미쓰비시덴키 가부시키가이샤 반도체장치
DE102014221620A1 (de) 2013-11-29 2015-06-03 Mitsubishi Electric Corporation Halbleitervorrichtung
JP2015106638A (ja) * 2013-11-29 2015-06-08 三菱電機株式会社 半導体装置
DE102014221620B4 (de) 2013-11-29 2018-08-02 Mitsubishi Electric Corporation Halbleitervorrichtung
US9355937B2 (en) 2013-11-29 2016-05-31 Mitsubishi Electric Corporation Semiconductor device
JP2017137523A (ja) * 2016-02-01 2017-08-10 アスカコーポレーション株式会社 半導体ウェハ
DE102017200415A1 (de) 2016-02-08 2017-08-10 Mitsubishi Electric Corporation Halbleitervorrichtung
KR20170094073A (ko) 2016-02-08 2017-08-17 미쓰비시덴키 가부시키가이샤 반도체 장치
US10020246B2 (en) 2016-02-08 2018-07-10 Mitsubishi Electric Corporation Semiconductor device
JP2018137368A (ja) * 2017-02-22 2018-08-30 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP2019145546A (ja) * 2018-02-16 2019-08-29 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US10957591B2 (en) 2018-02-16 2021-03-23 Sumitomo Electric Device Innovations, Inc. Process of forming semiconductor device
US11515208B2 (en) 2018-02-16 2022-11-29 Sumitomo Electric Device Innovations, Inc. Semiconductor device and semiconductor apparatus
WO2020017018A1 (ja) * 2018-07-20 2020-01-23 三菱電機株式会社 半導体装置及びその製造方法
JP2022125097A (ja) * 2018-12-27 2022-08-26 株式会社大真空 圧電振動デバイス
US12170255B2 (en) 2019-08-30 2024-12-17 Mitsubishi Electric Corporation Semiconductor device including base member with protruding portion at circumferential edge
CN113793838A (zh) * 2021-11-15 2021-12-14 深圳市时代速信科技有限公司 半导体器件及其制备方法

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DE19811042A1 (de) 1998-10-29
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