JPH06310547A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH06310547A
JPH06310547A JP5207425A JP20742593A JPH06310547A JP H06310547 A JPH06310547 A JP H06310547A JP 5207425 A JP5207425 A JP 5207425A JP 20742593 A JP20742593 A JP 20742593A JP H06310547 A JPH06310547 A JP H06310547A
Authority
JP
Japan
Prior art keywords
substrate
semiconductor device
via hole
cavity
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5207425A
Other languages
English (en)
Inventor
Kazuhiro Okaniwa
一浩 岡庭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP5207425A priority Critical patent/JPH06310547A/ja
Priority to US08/201,224 priority patent/US5438212A/en
Publication of JPH06310547A publication Critical patent/JPH06310547A/ja
Priority to US08/433,528 priority patent/US5770513A/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/254—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes extend entirely through the semiconductor bodies, e.g. via-holes for back side contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/021—Manufacture or treatment of interconnections within wafers or substrates
    • H10W20/023—Manufacture or treatment of interconnections within wafers or substrates the interconnections being through-semiconductor vias
    • H10W20/0234—Manufacture or treatment of interconnections within wafers or substrates the interconnections being through-semiconductor vias comprising etching via holes that stop on pads or on electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/021—Manufacture or treatment of interconnections within wafers or substrates
    • H10W20/023—Manufacture or treatment of interconnections within wafers or substrates the interconnections being through-semiconductor vias
    • H10W20/0242—Manufacture or treatment of interconnections within wafers or substrates the interconnections being through-semiconductor vias comprising etching via holes from the back sides of the chips, wafers or substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/20—Interconnections within wafers or substrates, e.g. through-silicon vias [TSV]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/20—Interconnections within wafers or substrates, e.g. through-silicon vias [TSV]
    • H10W20/211—Through-semiconductor vias, e.g. TSVs
    • H10W20/212—Top-view shapes or dispositions, e.g. top-view layouts of the vias
    • H10W20/2125—Top-view shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00—Arrangements for thermal protection or thermal control
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00—Arrangements for thermal protection or thermal control
    • H10W40/20—Arrangements for cooling
    • H10W40/22—Arrangements for cooling characterised by their shape, e.g. having conical or cylindrical projections
    • H10W40/226—Arrangements for cooling characterised by their shape, e.g. having conical or cylindrical projections characterised by projecting parts, e.g. fins to increase surface area
    • H10W40/228—Arrangements for cooling characterised by their shape, e.g. having conical or cylindrical projections characterised by projecting parts, e.g. fins to increase surface area the projecting parts being wire-shaped or pin-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W44/00—Electrical arrangements for controlling or matching impedance
    • H10W44/20—Electrical arrangements for controlling or matching impedance at high-frequency [HF] or radio frequency [RF]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/257—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are characterised by top-view geometrical layouts, e.g. interdigitated, semi-circular, annular or L-shaped electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/351—Materials of die-attach connectors
    • H10W72/352—Materials of die-attach connectors comprising metals or metalloids, e.g. solders

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Weting (AREA)

Abstract

(57)【要約】 【目的】 半導体装置及びその製造方法において、高周
波用ＦＥＴのゲート電極部の熱の放散を、基板厚を保持
したまま向上させる。 【構成】 基板１表面の、ゲート電極３両側に、ドライ
エッチングにより垂直方向にエッチングを行いホール入
口部を形成し、引き続いてウエットエッチングによって
上記各ホール入り口部の下方に各々ホール本体部を形成
し、その際各ホール本体部同士がつながって１つの空洞
４となるようにする。さらに空洞４内に金属５を形成す
る。 【効果】 ゲート電極３近傍で発生した熱は、空洞４内
から空洞入り口方向に向けて伝導するようになる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置及びその製
造方法に関し、特に化合物半導体（ＧａＡｓ等）による
高周波用のＦＥＴまたはＩＣ（ＭＭＩＣ；Microwave Mo
nolithic Integrated Circuit ）に関するものである。
【０００２】
【従来の技術】従来の高周波用ＦＥＴあるいはＩＣ（Ｍ
ＭＩＣ）の断面を図１９に示す。また、その製造プロセ
スフローを図２０(a) 〜図２０(c) に示す。図におい
て、１は基板であり、例えばＧａＡｓ基板が高周波用と
してよく用いられる。２はこの基板１上に形成されたド
レイン電極で、ＡｕＧｅ／Ｎｉ／Ａｕの積層金属がよく
用いられる。３は基板１上に形成されたゲート電極で、
これにはＴｉ／Ａｌの積層金属がよく用いられる。６は
基板１上に形成されたソース電極で、ＡｕＧｅ／Ｎｉ／
Ａｕの積層金属がよく用いられる。７は基板１上に形成
された後述するバイアホールの上部電極であり、Ｔｉ／
ＡｕまたはＴｉ／Ａｌの積層金属がよく用いられる。８
はマイクロストリップ配線で、Ｔｉ／Ａｕの積層メタル
がよく用いられる。９は基板１を貫通するバイアホール
であり、ドライエッチングまたはウェットエッチングで
形成される。１０は基板１の裏面全域にわたって形成さ
れたグランド電極で、Ｎｉ／Ａｕがよく用いられる。な
おここでは図示していないが、上記基板１の表面には活
性層となる領域が形成されているものとする。
【０００３】次に図２０の高周波ＭＭＩＣの製造プロセ
スフローについて説明する。まず、基板１上にソース電
極６とドレイン電極２を、蒸着・リフトオフにより同時
に形成する。次にゲート電極３を、蒸着・リフトオフに
より形成する。続いて、パッシベーション膜，抵抗，イ
ンダクタ，キャパシタ（それぞれ図示せず）を形成す
る。次にマイクロストリップ配線８を蒸着・リフトオフ
により形成する。さらにバイアホール上部電極７を蒸着
・リフトオフおよびメッキにより形成する（図２０(a)
）。
【０００４】引き続いて、基板１の裏面から研削，ラッ
ピング，ポリッシング，エッチングにより薄板化加工を
行い、基板１を１００〜２００ミクロンの厚さにする。
そして、バイアホール上部電極７の直下に基板１を貫通
するバイアホール９をエッチングにより形成する（図２
０(b) ）。
【０００５】最後に基板１の裏面全域にわたり無電解メ
ッキによりＮｉ／Ａｕを形成し、さらに電解メッキによ
りＡｕを形成することにより、上記バイアホール上部電
極７と電気的に接続するグランド電極１０を形成する
（図２０(c) ）。
【０００６】
【発明が解決しようとする課題】従来の半導体装置であ
る高周波ＭＭＩＣは、以上のように構成され、かつ製造
されているので、基板１の厚みが１００〜２００ミクロ
ンであるため熱伝導率の小さいＧａＡｓ（熱伝導率＝４
６Ｗ／ｍ・Ｋ）の場合、ゲート電極近傍で発生した熱の
放散が悪く、温度が上昇してしまい高周波特性や信頼性
に悪影響を与えるという問題点があった。また熱放散を
改善するために基板の厚みを３０ミクロン程度まで薄く
することもあるが、この場合はハンドリングが困難であ
るという問題点があった。
【０００７】ところで、例えば特開昭61-23350号公報，
特開昭63−198377号公報，特開平4-311069号公報に、基
板表面に発熱性素子を有し、基板裏面側から上記発熱性
素子が形成された領域近傍まで凹部を形成し、ここに金
属を充填するようにしたものが示されているが、このよ
うな構成において、バイアホールを用いて基板裏面側電
極と基板表面に形成された上部電極とを接続するために
は、上記凹部とバイアホールとをそれぞれ異なるマスク
を用いてエッチングして形成するのが普通であり、この
場合には製造工程の増加や、装置の微細化に伴うマスク
合わせのズレによる製造精度の低下等の問題が生じるこ
とがあった。
【０００８】この発明は上記のような問題点を解決する
ためになされたもので、基板厚を１００〜２００ミクロ
ンに保ったままゲート電極近傍の熱放散を良好にして高
周波特性や信頼性を向上させることのできる半導体装置
及びその製造方法を提供することを目的とする。
【０００９】またこの発明は、製造工程が簡単で、製造
精度が高い装置を得ることができる半導体装置の製造方
法を提供することを目的とする。
【００１０】
【課題を解決するための手段】この発明に係る半導体装
置は、基板上に形成された発熱性素子の直下部に空洞を
設けたものである。また、上記空洞内面に熱導電性の良
好な金属等の膜を設ける、あるいは空洞内を金属等の層
で充填するようにしたものである。また、上記空洞内面
に金属膜を設ける、あるいは空洞内を金属層で充填し、
さらに基板裏面から上記空洞部に達するホールを形成し
て上記空洞内の金属層と基板裏面の接地電極と接続する
ようにしたものである。
【００１１】また、この発明に係る半導体装置は、上記
発熱性素子の直下に相当する基板領域に基板裏面側から
形成された複数の単位凹部を備えたものである。
【００１２】またこの半導体装置に係る半導体装置の製
造方法は、発熱性素子の左右両側の基板を垂直方向にエ
ッチングしてホール入口部を形成し、引き続いて上記各
ホール入り口部の下方に各々ホール本体部を形成し、そ
の際各ホール本体部同士がつながって１つの空洞となる
ようにするものである。
【００１３】また、上記基板表面に第２のエッチャント
に対して耐腐食性を有するエッチングストッパ層を設
け、第１のエッチャントにより上記ホール入口部を形成
し、第２のエッチャントを用いて上記ホール本体部を形
成するようにしたものである。
【００１４】また、この発明に係る半導体装置の製造方
法は、バイアホール形成用の第１の開口と、該第１の開
口よりも開口面積が小さい複数の第２の開口を有する凹
部形成用の第２の開口とを有するマスクを用いて基板を
その裏面からウエットエッチングあるいはドライエッチ
ングし、バイアホールと凹部とを同時に形成するように
したものである。
【００１５】また、この発明に係る半導体装置の製造方
法は、基板裏面側にドライエッチングにより第１の深さ
を有するバイアホール形成用凹部を形成し、上記バイア
ホールを形成すべき領域，及び上記凹部を形成すべき領
域にそれぞれ開口を有するマスクを用いてウエットエッ
チングを行い、第２の深さを有する凹部，及びバイアホ
ール基部を形成するとともに、該基部底面の一部から上
記基板表面まで貫通させてなるバイアホール貫通部を形
成するようにしたものである。
【００１６】また、この発明に係る半導体装置の製造方
法は、基板裏面側のバイアホール形成領域の一部にウエ
ットエッチングにより第３の深さを有するバイアホール
基部を形成し、上記バイアホールを形成すべき領域，及
び上記凹部を形成すべき領域にそれぞれ開口を有するマ
スクを用いてドライエッチングを行い、第４の深さを有
する凹部を形成するとともに、上記バイアホール基部底
面の一部から上記基板表面まで貫通させてなるバイアホ
ール貫通部を形成するようにしたものである。
【００１７】
【作用】この発明においては、発熱性素子の直下に空洞
が形成されているため、発熱性素子近傍で発生した熱は
上下左右のあらゆる方向に伝導するが、基板の下方向に
伝導する熱は空洞内から空洞の入り口方向に伝導するた
め、熱伝導率が改善される。
【００１８】また、上記空洞内面に設けられた金属等の
膜、あるいは空洞内を充填する金属等の層により、熱伝
導率改善の効果がより大きくなる。また、上記空洞内面
に金属膜を設ける、あるいは空洞内を金属層で充填し、
かつ基板裏面から形成したホールと貫通させて基板裏面
の接地電極と接続するようにしたので、バイアホールと
して機能する。
【００１９】また、この発明においては、発熱性素子の
左右両側の基板に形成したホール入口部に対し、これら
に続くホール本体部を形成することによって隣接するホ
ール同士を接続するようにしたから、上記発熱性素子直
下を空洞化することができる。
【００２０】また、基板上に形成した、第２のエッチャ
ントに対して不動体化するエッチングストッパ層によ
り、ホール本体部を形成する際の寸法制御が可能とな
る。
【００２１】また、この発明においては、バイアホール
形成用の第１の開口と、該第１の開口よりも開口面積が
小さい複数の第２の開口を有する凹部形成用の第２の開
口とを有するマスクを用いてウエットエッチングあるい
はドライエッチングを行うことにより、バイアホールと
凹部とが同時に形成される。
【００２２】また、基板裏面側にドライエッチングによ
り第１の深さを有するバイアホール形成用凹部を形成
し、上記バイアホールを形成すべき領域，及び上記凹部
を形成すべき領域にそれぞれ開口を有するマスクを用い
てウエットエッチングを行い第２の深さを有する凹部，
及びバイアホール基部を形成するとともに、該基部底面
の一部から上記基板表面まで貫通させてなるバイアホー
ル貫通部を形成することにより、凹部における基板の残
し厚を容易に制御することができる。
【００２３】また、基板裏面側にウエットエッチングに
より第３の深さを有するバイアホール基部を形成し、上
記バイアホールを形成すべき領域，及び上記凹部を形成
すべき領域に開口を有するマスクを用いてドライエッチ
ングを行い第４の深さを有する凹部を形成するととも
に、上記バイアホール基部から上記基板表面まで貫通さ
せてなるバイアホール貫通部を形成することにより、凹
部における基板の残し厚を容易に制御することができ
る。
【００２４】
【実施例】実施例１．以下、この発明の実施例を図につ
いて説明する。図１はこの発明の第１の実施例による高
周波ＭＭＩＣの断面図であり、図２(a) 〜(e) はその製
造プロセスフローを示す図ある。これらの図において、
図８と同一符号は同一または相当部分を示し、４はゲー
ト部直下の基板１に形成された空洞である。また４ａは
ソース電極６の直下に形成された空洞の入り口部で、４
ｂは空洞の本体部である。また５は空洞４内に形成され
た空洞内金属である。なお、ここでは図示していない
が、基板１表面には活性層となる領域が形成されている
ものとする。
【００２５】次に図２に示す製造プロセスフローの詳細
について説明する。まず、ＧａＡｓ基板１上にドレイン
電極２を蒸着・リフトオフで形成する。次にゲート電極
３を蒸着・リフトオフで形成する（図２(a) ）。次い
で、ドレイン電極となる部分にドライエッチングにより
垂直なホールを形成する。このとき、エッチングガスに
は腐食性と堆積性を得るために塩素ガスと四塩化珪素ガ
スを１対４の割合で混合したものを用い、フォトレジス
ト（図示せず）をマスクにして３０mTorr の圧力で１０
分間エッチングすることにより、深さ約１０ミクロンの
垂直なホール（入り口部）４ａが形成される（図２(b)
）。
【００２６】次いで、同じフォトレジストをそのままマ
スクにして、エッチングガスとして腐食性を得るために
塩素ガスと四塩化珪素ガスを１対１の割合で混合したも
のを用いて、６０mTorr の圧力で３０分間エッチングす
ると、深さ約５０ミクロンの等方的なホールが形成され
て隣接するホールとホールが接続され、１つの横長のホ
ール（本体部）４ｂが形成される（図２(c) ）。このと
き垂直にエッチングした部分には側壁を保護する反応生
成物（Si，C ，Cl，Ｏより形成されている）が残るの
で、横長にエッチングする際にも先に形成した入り口部
４ａの垂直形状は保たれる。さらに、同じフォトレジス
トをそのままマスクにして、無電解メッキによりＮｉま
たはＡｕを空洞内金属５として形成する（図２(d) ）。
【００２７】次いで、ソース電極６を蒸着・リフトオフ
にて形成し、続いて、パッシベーション膜，抵抗，イン
ダクタ，キャパシタ（それぞれ図示せず）を形成する。
なおここでは空洞内金属５によって隣接するソース電極
６間が接続されたものとなっているが、使用目的に応じ
て空洞内金属５とソース電極６とを接続しないようにす
ることもある。次にマイクロストリップ配線８を蒸着・
リフトオフにより形成する。さらにバイアホール上部電
極７を蒸着リフトオフとメッキにより形成する。引き続
いて、基板１の裏面から研削，ラッピング，ポリッシン
グ，エッチングにより薄板化加工を行い、ＧａＡｓ基板
１を１００〜２００ミクロンの厚さにする。そしてバイ
アホール上部電極７の直下に基板１を貫通するバイアホ
ール９をエッチングにより形成する。最後に基板１の裏
面全域にわたり無電解メッキによりＮｉ／Ａｕを形成
し、さらに電解メッキによりＡｕを形成することによ
り、上記バイアホール上部電極７と電気的に接続するグ
ランド電極１０を形成する（図２(e) ）。
【００２８】このように本実施例によれば、ゲート電極
３及びソース電極６直下のＧａＡｓ基板１にソース電極
６と接続する入り口部４ａを有する空洞４を設けたか
ら、ゲート電極３近傍で発生した熱は、空洞内４から空
洞の入り口部４ａの方向へと伝導するようになり、熱伝
導率が改善され、従って基板１の厚さを保ったままで高
周波特性や信頼性を向上させることができる。また空洞
４内にはこれに沿って空洞内金属層（金の熱伝導率３１
９Ｗ／ｍ・Ｋ）５が形成されているため、熱伝導率の改
善効果は大きいものである。
【００２９】実施例２．次に本発明の第２の実施例によ
る高周波ＭＭＩＣ及びその製造方法を図について説明す
る。図３に示すように、この実施例２では、空洞４内を
金属５０で充填するようにしたものである。
【００３０】次に製造方法について説明する。上記実施
例と同様にして基板１表面にドレイン電極２，ゲート電
極３を形成し、エッチングにより空洞入り口部４ａ，本
体部４ｂを形成する（図４(a) 〜(c) 参照）。
【００３１】続いて、無電解メッキ又はパルス式の電気
メッキにより、ＮｉまたはＡｕ等の金属５０でホール４
内を埋め込む（図４(d) ）。次いで上記実施例と同様
に、各電極及び他の回路素子の形成，基板薄板化加工，
バイアホールの形成を行い、最後にグランド電極１０を
形成する（図４(e) ）。
【００３２】このように本実施例２では、空洞４内を金
属５０で充填することにより、ゲート電極３近傍で発生
した熱の放散をさらに向上させることができるととも
に、空洞４内が金属５０で充填されているため、空洞４
形成による基板強度の低下を防止することができる。な
お、上記金属５０としては、基板１と熱膨張率が近いも
のが好ましい。
【００３３】実施例３．次に本発明の第３の実施例によ
る高周波ＭＭＩＣ及びその製造方法を図について説明す
る。図５に示すように、この実施例３では、空洞４内を
金属５０で充填するとともに、ＧａＡｓ基板１裏面から
空洞部４に向けてホール４ｃを形成し、ホール４ｃ内に
金属５１を充填して電気的に裏面のグランド電極１０と
ソース電極６とを接続するようにしたものである。
【００３４】次に製造方法について説明する。図６(a)
〜(d) の工程は図４(a) 〜(d) の工程と同一であるの
で、ここではそれ以降の工程について説明する。図６
(e) に示すように、各電極を形成した後、基板１を１０
０〜２００ミクロンに薄板化する。このときバイアホー
ル上部電極は形成されない。
【００３５】次いで、図６(f) において、フォトレジス
ト（図示せず）をマスクにドライエッチングにより基板
１裏面にホール４ｃを形成し空洞部４と連通させる。そ
してフォトレジスト除去後、最後に基板裏面全域にわた
り無電解メッキによりＮｉ／Ａｕを形成し、さらに電解
メッキによりＡｕを形成して裏面電極１０及び金属５１
とする。
【００３６】このような方法を用いることにより、熱放
散のための空洞内金属と、ソース電極６を接地するため
のバイアホールとを兼用でき、デバイスの微細化を図る
ことができる。
【００３７】実施例４．次に本発明の第４の実施例４に
よる高周波ＭＭＩＣを図について説明する。図７に示す
ように、この実施例ではＧａＡｓ上にｉ−ＡｌＧａＡ
ｓ，バッファ層，ｎ−ＧａＡｓ層を順次積層したものを
基板として用いることにより、空洞形成時の寸法制御を
行うようにしたものである。
【００３８】以下、製造方法について説明する。ＧａＡ
ｓ基板１上にｉ−ＡｌＧａＡｓ層１ｃ，バッファ層１
ｂ，ｎ−ＧａＡｓ層１ａを積層した基板に対し、空洞形
成時にまず塩素ガスと四塩化珪素ガスを１対４の割合で
混合したものを用いて、３０mTorr の圧力でｎ−ＧａＡ
ｓ層１ａ，バッファ層１ｂ，ｉ−ＡｌＧａＡｓ層１ｃを
垂直にエッチングした後、塩素ガスと四塩化珪素ガスと
六フッ化硫黄ガスを１対４対１の割合で混合したものを
用いて、６０mTorr の圧力で３０分間エッチングする
と、約５０ミクロン深さの横長なホールが形成されて隣
接するホールとホールが接続され１つ空洞４０が形成さ
れる。このとき、ｉ−ＡｌＧａＡｓ層１ｃは六フッ化硫
黄ガスにより不動態化するのでエッチングされず、従っ
て横長な空洞４０形成時のバッファ層１ｂに対するエッ
チングストッパ層として作用し、エッチング時の寸法制
御が容易になる。またｎ−ＧａＡｓ層１ａ，バッファ層
１ｂ，ｉ−ＡｌＧａＡｓ層１ｃを垂直にエッチングした
部分には側壁を保護する反応生成物（Ｓｉ，Ｃ，Ｃｌ，
Ｏで形成されている）が残るので、横長にエッチングす
る際にもこの垂直形状は保たれる。なお、５２，５３は
それぞれ横長なホール４０，ホール４ｃを充填する金属
を示す。
【００３９】なお、上記第１及び第２の実施例では金属
を用いて空洞内面を覆う、または充填するようにした
が、金属以外でも、例えば導電性樹脂等、熱伝導性の良
好なものであればこれを用いることができる。
【００４０】また、上記第３の実施例では、空洞４内を
充填する金属５０とグランド電極１０とを接続するよう
にしたが、第１の実施例の構成において、空洞４内面に
形成された空洞内金属５と接続するようにしてもよい。
【００４１】実施例５．次に本発明の第５の実施例によ
る高周波ＭＭＩＣの製造方法を図について説明する。図
８において、１１はＦＥＴの下方の基板１に形成された
凹部であり、該凹部１１の底面部は波板状になってい
る。
【００４２】次に製造方法について説明する。まず、図
９(a) に示すように、従来例と同様にしてＧａＡｓ基板
１表面にドレイン電極２，ゲート電極３，ソース電極
６，バイアホール上部電極７を形成した後、薄板化加工
を行ない、続いて基板１裏面に、図１０に示すような形
状の開口１３ａ，１３ｂを有するマスクを用いてエッチ
ングを行う。
【００４３】このとき互いの開口面積が１０倍以上異な
る開口を有するエッチングマスク１３を用いてエッチン
グを行う。ここでは、小さい方の開口１３ａは５０μｍ
×１０μｍ、大きい方の開口１３ｂは１００μｍ×５０
μｍとした。図１１にＨ2 ＳＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝
１００ｃｃ：５００ｃｃ：１００ｃｃの場合の、エッチ
ングレートのマスク開口面積に対する依存性を示す。こ
の図よりマスク開口面積が１０倍異なるとエッチング深
さが約２０〜３０μｍ異なっていることが分かる。従っ
てバイアホール９が基板１を貫通した時点で他方のホー
ル（凹部）１１はＧａＡｓ基板１の厚み２０〜３０μｍ
を残してエッチングを終了することができる。エッチン
グ時間は基板厚が１００μｍの場合は約３０〜４０分、
基板厚が１５０μｍの場合は約９０〜１２０分、基板厚
が２００μｍの場合は約１２０〜１５０分である。また
この実施例５ではＨ2 ＳＯ4 系のウェットエッチングを
用いているため、深さ方向に対して０．６〜１．０倍の
サイドエッチングが生じる。その結果、小さい方のマス
ク開口部１３ａの隣接パターンとの距離は３０μｍであ
るため、図９(b) に示すように、隣接パターン同士のサ
イドエッチングが重なりあい、ひとつの大きなホール１
１を形成するようになる。またその際、ホール１１の底
面は波板状になるが、基板１表面に形成された発熱性素
子の放熱効果には影響はない。
【００４４】続いて基板１の裏面にグランド電極１０を
上記各実施例と同様に形成する（図９(c) ）。またこの
後、続いて、ホール１１内をＡｕメッキ１２で埋め込む
ようにしてもよく（図９(d) 参照）、このようにするこ
とで、基板１の表面側で発生した熱をいち早く基板裏面
側に伝達することができ、出力効率が向上し、さらに信
頼性も向上する。
【００４５】このように本実施例によれば、その開口面
積が１０倍以上異なる開口部１３ａ，１３ｂを有するエ
ッチングマスク１３を用いてウエットエッチングを行う
ことにより、放熱用の凹部１１とバイアホール９とを同
時に形成することができ、製造工程が簡単で、また同一
のマスクを用いてエッチングを行うため、マスク合わせ
等の問題を考慮する必要がなく、プロセスが容易であ
り、さらに製造精度を向上させることができる。また放
熱に関しては主に基板裏面側から行われるため、上記実
施例１ないし実施例４に比べて基板表面に形成された素
子等への影響が低減される。
【００４６】なおこの実施例では、上記ホール１１内を
Ａｕメッキ１２で充填するようにしたが、チップをダイ
ボンドする際に用いられるＡｕＳｎ半田をやや多めに用
いることでダイボンド時にＡｕＳｎ半田が凹部１１に流
入して該凹部１１がＡｕＳｎ半田により充填された構造
となるために同様の構成とすることもできる。
【００４７】実施例６．次に本発明の第６の実施例によ
る高周波ＭＭＩＣの製造方法を図について説明する。図
１２において、９ａは垂直形状に形成されたバイアホー
ル、１１ａはＦＥＴ下の方に形成された垂直形状の複数
の凹部である。
【００４８】次に製造方法について説明する。上記実施
例５と同様に、表面工程，薄板化工程を経て、図１０に
示したような、それぞれの開口面積が１０倍以上異なる
開口部を有するエッチングマスクを用いてドライエッチ
ングを行う。ここでは、小さい方の開口は７０μｍ×１
０μｍ、大きい方の開口は１００μｍ×７０μｍとし
た。また図１４にＳｉＣｌ4 ／Ｃｌ2 ガスを用いた場合
のエッチングレートのマスク開口面積に対する依存性を
示す。この図よりマスク開口面積が１０倍異なるとエッ
チング深さが約２０〜３０μｍ異なってくることが分か
る。従ってバイアホール９ａが基板１を貫通した時点で
他方のホール１１ｂはＧａＡｓ基板１の厚み２０〜３０
μｍを残してエッチングを終了することができる。エッ
チング時間は基板厚が１００μｍの場合は約１００分〜
１２０分、基板厚が１５０μｍの場合は約１５０〜１７
０分、基板厚が２００μｍの場合は約２００〜２２０分
である。
【００４９】この実施例ではＣｌ系のドライエッチング
であるためサイドエッチングがほとんど生じない。その
結果、小さい方のマスク開口部１３ａの隣接パターンと
の距離は５μｍであるため、図１３(b) に示すように、
基板１に形成された凹部は櫛形の断面形状となる。続い
てグランド電極１０を上記実施例と同様の方法にて形成
し、その厚みを５μｍとすることによって幅１０μｍの
ホール内にＡｕが埋め込むように形成できる（図１１
(c) ）。
【００５０】以上のように構成することで、得られる効
果としては、上記実施例と同様に基板表面側で発生した
熱をいち早く裏面側に伝達することによって、出力効率
が向上でき、さらに信頼性をも向上できる。また、凹部
１１ａ内に形成されたグランド電極１０間に隙間がある
ため、熱応力によるストレスを緩和でき、チップの反り
等を低減することができる。
【００５１】実施例７．次に本発明の第７の実施例によ
る高周波ＭＭＩＣの製造方法を図について説明する。図
１５において、９ｂはドライエッチングにより形成され
た垂直形状のバイアホール上部、９ｃは凹部１１ととも
にウエットエッチングにて形成されたテーパ状のバイア
ホール下部である。
【００５２】次に製造方法について説明する。従来例と
同様にして表面工程，薄板化工程を経て（図１６(a)
）、続いて裏面側からバイアホールと深さの異なる２
種類のホールを形成するが、この際まず第１段階とし
て、ドライエッチングでバイアホール９ｄを途中まで形
成する。このとき、エッチングマスクとしてポジ型レジ
ストを用い、エッチングガスは上記実施例６と同じくＳ
ｉＣｌ4 ／Ｃｌ2 系のものを用いて約３０分エッチング
することによって、深さ３０μｍのホール９ｄが形成さ
れる（図１６(b) ）。
【００５３】次に第２段階として、ＦＥＴ部直下とバイ
アホール部分にそれぞれ開口したネガ型レジストをエッ
チングマスクに用い、基板厚が１００μｍの場合、深さ
約７０μｍまでウェットエッチングすることによってバ
イアホールを貫通させる。基板厚が１５０μｍの場合は
ウェットエッチングの深さを１２０μｍ、基板厚が２０
０μｍの場合はウェットエッチングの深さを１７０μｍ
とする（図１６(c) ）。続いて、ホール１１内をＡｕメ
ッキ１２で埋め込む（図１６(d) ）。
【００５４】このように本実施例７においては、ドライ
エッチングによりバイアホールの一部を先に形成してお
き、ウェットエッチングにてバイアホール下部９ｃと凹
部１１とを同時に形成することにより、エッチング工程
を短くすることができ、また基板の残し厚の制御を容易
に行うことができ、製造精度を向上させることができ
る。
【００５５】実施例８．次に本発明の第８の実施例によ
る高周波ＭＭＩＣの製造方法を図１７について説明す
る。図において、１１ａはドライエッチングによりＦＥ
Ｔ下方に形成された垂直形状の凹部、９ｄはドライエッ
チングにより形成された垂直形状のバイアホールの上
部、９ｅはウエットエッチングにより形成されたバイア
ホールの下部である。
【００５６】次に製造方法について説明する。まず、従
来例と同様にして表面工程，薄板化工程を経て（図１８
(a) ）、続いて裏面側からバイアホールと、該バイアホ
ールとは深さの異なるホールを形成する際に、まず第１
段階としてウェットエッチングでバイアホールの下部９
ｅを形成する。このときのエッチングマスクはネガ型レ
ジストを用い、エッチング液は上記と同じものを用い、
またエッチング時間は基板厚が１００μｍ，１５０μ
ｍ，２００μｍとも約５分で、深さ約３０μｍのホール
が形成される（図１８(b) ）。
【００５７】次にＦＥＴ部直下とバイアホール下部９ｅ
の内部にそれぞれ開口したポジ型レジストをエッチング
マスクに用い、深さ約７０μｍまでドライエッチングす
ることによってバイアホールの上部９ｆを形成してバイ
アホールを貫通させるとともに、ＦＥＴ下方に垂直形状
の凹部１１ａを形成する（図１８(c) ）。基板厚が１５
０μｍの場合はドライエッチングの深さを１２０μｍ、
基板厚が２００μｍの場合はドライエッチングの深さを
１７０μｍとする。このときのドライエッチングのガス
は上記実施例７と同じくＳｉＣｌ4 ／Ｃｌ2 系を用い
る。続いて、ホール１１内をＡｕメッキ１２で埋め込む
（図１８(d) ）。
【００５８】このようにウエットエッチングによりバイ
アホール下部９ｅを先に形成した後、ドライエッチング
により凹部１１ａとバイアホール上部９ｆとを同時に形
成することにより、上記実施例７と同様に、エッチング
処理に要する時間を短くすることができ、また基板の残
し厚の制御を容易に行うことができ、製造精度を向上さ
せることができる。
【００５９】なお、上記実施例７では、上部，下部の２
種類のホールを基板裏面側から形成するようにしたが、
バイアホール上部電極７の形成を後にして、先にバイア
ホール上部９ｂをドライエッチングにて基板表面側から
形成するようにしてもよい。さらに、上記各実施例では
発熱性素子として、高周波用ＦＥＴを例に挙げて説明し
たが、これ以外の発熱性素子であってもよいことはいう
までもない。
【００６０】
【発明の効果】以上のように、この発明に係る半導体装
置によれば、発熱性素子の直下に空洞を形成するように
したので、発熱性素子近傍で発生した熱を効率良く放散
することができ、その結果、ハンドリングは従来のまま
で、高周波特性や信頼性の向上したＭＭＩＣが得られる
効果がある。また、上記空洞内面に設けられた熱伝導率
の高い金属等の膜、あるいは空洞内を充填する金属等の
層により熱放散がより大きくなるという効果がある。
【００６１】また、上記空洞内面に金属膜を設ける、あ
るいは空洞内を金属層で充填し、かつ基板裏面から形成
したホールと貫通させて基板裏面の接地電極と接続する
ようにしたので、放熱用の金属がバイアホールとして機
能することとなり、デバイスの微細化を図ることができ
る効果がある。
【００６２】また、この発明に係る半導体装置の製造方
法は、発熱性素子両側に形成した垂直形状のホール入口
部に続く横長なホール本体部を形成することによって隣
接するホール同士を接続するようにしたから、発熱性素
子直下を容易に空洞化することができる効果がある。
【００６３】また、上記横長なホール本体部を形成する
際に用いられるエッチャントに対して不動体化するエッ
チングストッパ層を基板上に形成することにより、横長
なホール本体部を形成する際の寸法制御が可能となる効
果がある。
【００６４】また、この発明に係る半導体装置の製造方
法は、バイアホール形成用の第１の開口と、該第１の開
口よりも開口面積が小さい複数の第２の開口を有する凹
部形成用の第２の開口とを有するマスクを用いてウエッ
トエッチングあるいはドライエッチングを行い、バイア
ホールと凹部とを同時に形成するようにしたので、エッ
チング処理に要する時間を短縮することができ、また凹
部における基板の残し厚を容易に制御することができる
効果がある。
【００６５】また、基板裏面側にドライエッチングによ
り第１の深さを有するバイアホール形成用凹部を形成
し、上記バイアホールを形成すべき領域，及び上記凹部
を形成すべき領域にそれぞれ開口を有するマスクを用い
てウエットエッチングを行い第２の深さを有する凹部，
及びバイアホール基部を形成するとともに、該基部底面
の一部から上記基板表面まで貫通させてなるバイアホー
ル貫通部を形成するようにしたので、凹部における基板
の残し厚を容易に制御することができる。
【００６６】また、基板裏面側にウエットエッチングに
より第３の深さを有するバイアホール基部を形成し、上
記バイアホールを形成すべき領域，及び上記凹部を形成
すべき領域に開口を有するマスクを用いてドライエッチ
ングを行い第４の深さを有する凹部を形成するととも
に、上記バイアホール基部から上記基板表面まで貫通さ
せてなるバイアホール貫通部を形成するようにしたの
で、エッチング処理に要する時間を短縮することがで
き、また凹部における基板の残し厚を容易に制御するこ
とができる効果がある。
【図面の簡単な説明】
【図１】この発明の第１の実施例による半導体装置（高
周波ＭＭＩＣ）を示す断面図。
【図２】上記半導体装置の製造方法を示す断面図。
【図３】本発明の第２の実施例による半導体装置（高周
波ＭＭＩＣ）を示す断面図。
【図４】上記半導体装置の製造方法を示す断面図。
【図５】本発明の第３の実施例による半導体装置（高周
波ＭＭＩＣ）を示す断面図。
【図６】上記半導体装置の製造方法を示す断面図。
【図７】本発明の第４の実施例による半導体装置（高周
波ＭＭＩＣ）を示す断面図。
【図８】本発明の第５の実施例による半導体装置（高周
波ＭＭＩＣ）を示す断面図。
【図９】上記半導体装置の製造方法を示す断面図。
【図１０】上記製造方法において用いられるエッチング
マスクを示す図。
【図１１】ウエットエッチング時のマスク開口面積に対
するエッチングレートの依存性を説明するための図。
【図１２】本発明の第６の実施例による半導体装置（高
周波ＭＭＩＣ）を示す断面図。
【図１３】上記半導体装置の製造方法を示す断面図。
【図１４】ドライエッチング時のマスク開口面積に対す
るエッチングレートの依存性を説明するための図。
【図１５】本発明の第７の実施例による半導体装置（高
周波ＭＭＩＣ）を示す断面図。
【図１６】上記半導体装置の製造方法を示す断面図。
【図１７】本発明の第８の実施例による半導体装置（高
周波ＭＭＩＣ）を示す断面図。
【図１８】上記半導体装置の製造方法を示す断面図。
【図１９】従来の半導体装置（高周波ＭＭＩＣ）を示す
断面図。
【図２０】従来の半導体装置（高周波ＭＭＩＣ）の製造
方法を示す断面図。
【符号の説明】 １ ＧａＡｓ基板 １ａ ｎ−ＧａＡｓ層 １ｂ バッファ層 １ｃ ｉ−ＡｌＧａＡｓ層 ２ ドレイン電極 ３ ゲート電極 ４ 空洞 ４ａ ホール入り口部 ４ｂ ホール本体部 ４ｃ ホール ５ 空洞内の金属 ５０ 空洞内の金属 ５１ ホール内の金属 ５２ 空洞内の金属 ５３ ホール内の金属 ６ ソース電極 ７ バイアホール上部電極 ８ マイクロストリップ配線 ９，９ａ バイアホール ９ｂ ９ｃ バイアホール上部 ９ｃ，９ｅ バイアホール下部 １０ 裏面グランド電極 １１ 凹部 １２ Ａｕメッキ １３ エッチングマスク
【手続補正書】
【提出日】平成６年３月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項７
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項８
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】ところで、例えば特開昭61-23350号公報，
特開昭63−198377号公報，特開平4-311069号公報に、基
板表面に発熱性素子を有し、基板裏面側から上記発熱性
素子が形成された領域近傍まで凹部を形成し、ここに金
属を充填するようにしたものが示されているが、このよ
うな構成において、バイアホールを用いて基板裏面側電
極と基板表面に形成された上部電極とを接続するために
は、上記凹部とバイアホールとをそれぞれ異なるマスク
を用いてエッチングして形成するのが普通であり、この
場合には製造工程の増加や、配線の微細化に伴うマスク
合わせのズレによる製造精度の低下等の問題が生じるこ
とがあった。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】またこの発明は、製造工程が簡単で、製造
精度が高い半導体装置の製造方法を提供することを目的
とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】
【作用】この発明においては、発熱性素子の直下に空洞
が形成されているため、発熱性素子近傍で発生した熱は
上下左右のあらゆる方向に伝導するが、基板の下方向に
伝導する熱は、活性層から空洞へと伝導するので、熱放
散面積が拡大するため、熱伝導率が改善される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】
【実施例】実施例１．以下、この発明の実施例を図につ
いて説明する。図１はこの発明の第１の実施例による高
周波ＭＭＩＣの断面図であり、図２(a) 〜(e) はその製
造プロセスフローを示す図ある。これらの図において、
図１９と同一符号は同一または相当部分を示し、４はゲ
ート部直下の基板１に形成された空洞である。また４ａ
はソース電極６の直下に形成された空洞の入り口部で、
４ｂは空洞の本体部である。また５は空洞４内に形成さ
れた空洞内金属である。なお、ここでは図示していない
が、基板１表面には活性層となる領域が形成されている
ものとする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】次に図２に示す製造プロセスフローの詳細
について説明する。まず、ＧａＡｓ基板１上にドレイン
電極２を蒸着・リフトオフで形成する。次にゲート電極
３を蒸着・リフトオフで形成する（図２(a) ）。次い
で、ソース電極となる部分にドライエッチングにより垂
直なホール４ａを形成する。このとき、エッチングガス
には腐食性と堆積性を得るために塩素ガスと四塩化珪素
ガスを１対４の割合で混合したものを用い、フォトレジ
スト（図示せず）をマスクにして３０mTorr の圧力で１
０分間エッチングすることにより、深さ約１０ミクロン
の垂直なホール（入り口部）４ａが形成される（図２
(b) ）。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】このように本実施例によれば、ゲート電極
３及びソース電極６直下のＧａＡｓ基板１にソース電極
６と接続する入り口部４ａを有する空洞４を設けたか
ら、ゲート電極３近傍で発生した熱は、活性層から空洞
４へと伝導するので、熱放散面積が拡大するために、熱
伝導率が改善され、従って基板１の厚さを保ったままで
高周波特性や信頼性を向上させることができる。また空
洞４内にはこれに沿って空洞内金属層（金の熱伝導率３
１９Ｗ／ｍ・Ｋ）５が形成されているため、熱伝導率の
改善効果は大きいものである。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】このような方法を用いることにより、熱放
散のための空洞内金属と、ソース電極６を接地するため
のバイアホールとを兼用でき、デバイスの微細化を図る
ことができる。なお、ホール４ｃの大きさはホール４ｂ
よりも小さいほうが好ましい。また、ホール４ｂを深く
形成してホール４ｃの代わりに用いても効果は同じであ
る。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】なお、上記第１〜第４の実施例では金属を
用いて空洞内面を覆う、または充填するようにしたが、
金属以外でも、例えば導電性樹脂等、熱伝導性の良好な
ものであればこれを用いることができる。また、上記第
３の実施例では、空洞４内を充填する金属５０とグラン
ド電極１０とを接続するようにしたが、第１の実施例の
構成において、空洞４内面に形成された空洞内金属５と
接続するようにしてもよい。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正内容】
【００４５】このように本実施例によれば、その開口面
積が１０倍以上異なる開口部１３ａ，１３ｂを有するエ
ッチングマスク１３を用いてウエットエッチングを行う
ことにより、放熱用の凹部１１とバイアホール９とを同
時に形成することができ、製造工程が簡単で、また同一
のマスクを用いてエッチングを行うため、マスク合わせ
等の問題を考慮する必要がなく、プロセスが容易であ
り、さらに製造精度を向上させることができる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正内容】
【００４９】この実施例ではＣｌ系のドライエッチング
であるためサイドエッチングがほとんど生じない。その
結果、小さい方のマスク開口部１３ａの隣接パターンと
の距離は５μｍであるため、図１３(b) に示すように、
基板１に形成された凹部は櫛形の断面形状となる。続い
てグランド電極１０を上記実施例と同様の方法にて形成
し、その厚みを５μｍとすることによって幅１０μｍの
ホール内にＡｕが埋め込むように形成できる（図１３
(c) ）。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正内容】
【００５７】次にＦＥＴ部直下とバイアホール下部９ｅ
の内部にそれぞれ開口したポジ型レジストをエッチング
マスクに用い、深さ約７０μｍまでドライエッチングす
ることによってバイアホールの上部９ｆを形成してバイ
アホールを貫通させるとともに、ＦＥＴ下方に垂直形状
の凹部１１ｄを形成する（図１８(c) ）。基板厚が１５
０μｍの場合はドライエッチングの深さを１２０μｍ、
基板厚が２００μｍの場合はドライエッチングの深さを
１７０μｍとする。このときのドライエッチングのガス
は上記実施例７と同じくＳｉＣｌ4 ／Ｃｌ2 系を用い
る。続いて、ホール１１内をＡｕメッキ１２で埋め込む
（図１８(d) ）。

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の一主面に発熱性素子を有す
    る半導体装置において、 上記発熱性素子の直下の半導体基板に空洞を設けたこと
    を特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 上記空洞内面に金属膜を形成したことを特徴とする半導
    体装置。
  3. 【請求項３】 請求項１記載の半導体装置において、 上記空洞内を、金属層で充填したことを特徴とする半導
    体装置。
  4. 【請求項４】 請求項１記載の半導体装置において、 上記空洞内面に、上記半導体基板より熱伝導性の良好な
    膜を形成したことを特徴とする半導体装置。
  5. 【請求項５】 請求項１記載の半導体装置において、 上記空洞内を、上記半導体基板より熱伝導性の良好な層
    で充填したことを特徴とする半導体装置。
  6. 【請求項６】 請求項１記載の半導体装置において、 上記空洞は、 上記発熱性素子の左右両側において形成された２つの空
    洞を、上記発熱性素子の下方で接続してなるものである
    ことを特徴とする半導体装置。
  7. 【請求項７】 請求項２記載の半導体装置において、 上記発熱性素子は電界効果トランジスタであり、 上記金属膜は、該トランジスタのオーミック電極と電気
    的に接続されるとともに、上記基板の他主面側に形成さ
    れた接地電極と電気的に接続されていることを特徴とす
    る半導体装置。
  8. 【請求項８】 請求項３記載の半導体装置において、 上記発熱性素子は電界効果トランジスタであり、 上記金属層は、該トランジスタのオーミック電極と電気
    的に接続されるとともに、上記基板の他主面側に形成さ
    れた接地電極と電気的に接続されていることを特徴とす
    る半導体装置。
  9. 【請求項９】 半導体基板上に配置された発熱性素子の
    直下に空洞を形成してなる半導体装置を製造する方法で
    あって、 上記基板上に形成された発熱性素子の左右両側に、腐食
    性のガスと堆積性のガスを用いて上記半導体基板を垂直
    方向にエッチングしてホール入り口部を形成する工程
    と、 続いて腐食性のガスを用いて上記各ホール入り口部の下
    方に各々ホール本体部を形成し、その際各ホール本体部
    同士がつながって１つの空洞となるようにする工程とを
    含むことを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 請求項９記載の半導体装置の製造方法
    において、 上記基板上に、第２のエッチャントに対して耐腐食性を
    有するエッチングストッパ層を介して活性層を形成し、
    この上に上記発熱性素子を設ける工程と、 第１のエッチャントを用いて上記ホール入り口部を形成
    する工程と、 第２のエッチャントを用いて上記ホール本体部を形成す
    る工程とを有することを特徴とする半導体装置の製造方
    法。
  11. 【請求項１１】 半導体基板の一主面に形成された発熱
    性素子と、該発熱性素子の直下において上記基板にその
    裏面側から形成された凹部と、上記基板の裏面電極と上
    記基板の上面電極とを接続するバイアホールとを備えた
    半導体装置において、 上記凹部として、上記発熱性素子の直下に相当する領域
    に複数の単位凹部が形成されてなり、 上記基板裏面電極は上記複数の単位凹部の内側面に沿っ
    て形成されていることを特徴とする半導体装置。
  12. 【請求項１２】 半導体基板上に形成された発熱性素子
    の直下に凹部を有し、上記基板の裏面電極と上記基板の
    上面電極とがバイアホールで接続されてなる半導体装置
    を製造する方法において、 上記バイアホールを形成すべき領域に第１の開口を有
    し、上記凹部を形成すべき領域に上記第１の開口よりも
    開口面積の小さい複数の第２の開口を有するエッチング
    マスクを用いて上記基板をその裏面からウエットエッチ
    ングして、上記バイアホール，及び所定の深さを有す
    る，上記複数の第２の開口よりのエッチングがつながっ
    てなる単一の凹部を形成する工程を含むことを特徴とす
    る半導体装置の製造方法。
  13. 【請求項１３】 半導体基板上に形成された発熱性素子
    の直下に凹部を有し、上記基板の裏面電極と上記基板の
    上面電極とがバイアホールで接続されてなる半導体装置
    を製造する方法において、 上記バイアホールを形成すべき領域に第１の開口を有
    し、上記凹部を形成すべき領域に上記第１の開口よりも
    開口面積の小さい複数の第２の開口を有するエッチング
    マスクを用いて上記基板をその裏面からドライエッチン
    グして、上記バイアホール，及び所定の深さを有する複
    数の凹部を形成する工程を含むことを特徴とする半導体
    装置の製造方法。
  14. 【請求項１４】 半導体基板上に形成された発熱性素子
    の直下に凹部を有し、上記基板の裏面電極と上記基板の
    上面電極とがバイアホールで接続されてなる半導体装置
    を製造する方法において、 上記基板裏面側のバイアホールを形成すべき領域の一部
    にドライエッチングにより第１の深さを有するバイアホ
    ール形成用凹部を形成する工程と、 上記バイアホールを形成すべき領域，及び上記凹部を形
    成すべき領域にそれぞれ開口を有するエッチングマスク
    を用いて上記基板をその裏面からウエットエッチングし
    て、第２の深さを有する凹部を形成するとともに、バイ
    アホール基部底面の一部から上記基板表面まで貫通させ
    てなるバイアホール貫通部を形成する工程とを含むこと
    を特徴とする半導体装置の製造方法。
  15. 【請求項１５】 半導体基板上に形成された発熱性素子
    の直下に凹部を有し、上記基板の裏面電極と上記基板の
    上面電極とがバイアホールで接続されてなる半導体装置
    を製造する方法において、 上記基板裏面側のバイアホール形成領域の一部をウエッ
    トエッチングして第３の深さを有するバイアホール基部
    を形成する工程と、 上記基板の，上記バイアホールを形成すべき領域，及び
    上記凹部を形成すべき領域を、これらの領域に対応する
    開口を有するエッチングマスクを用いてドライエッチン
    グして、上記バイアホール基部底面の一部から上記基板
    表面まで貫通させてなるバイアホール貫通部を形成する
    とともに、第４の深さを有する凹部を形成する工程とを
    含むことを特徴とする半導体装置の製造方法。
  16. 【請求項１６】 請求項１４または１５記載の半導体装
    置の製造方法において、 上記凹部内を、金属で充填する工程を含むことを特徴と
    する半導体装置の製造方法。
JP5207425A 1993-02-25 1993-08-23 半導体装置及びその製造方法 Pending JPH06310547A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP5207425A JPH06310547A (ja) 1993-02-25 1993-08-23 半導体装置及びその製造方法
US08/201,224 US5438212A (en) 1993-02-25 1994-02-24 Semiconductor device with heat dissipation structure
US08/433,528 US5770513A (en) 1993-02-25 1995-05-02 Method for producing semiconductor device with heat dissipation structure

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP3591693 1993-02-25
JP5-35916 1993-02-25
JP5207425A JPH06310547A (ja) 1993-02-25 1993-08-23 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JPH06310547A true JPH06310547A (ja) 1994-11-04

Family

ID=26374927

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5207425A Pending JPH06310547A (ja) 1993-02-25 1993-08-23 半導体装置及びその製造方法

Country Status (2)

Country Link
US (2) US5438212A (ja)
JP (1) JPH06310547A (ja)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6962865B2 (en) 2000-06-02 2005-11-08 Seiko Epson Corporation Semiconductor device, method of fabricating the same, stack-type semiconductor device, circuit board and electronic instrument
JP2007165638A (ja) * 2005-12-14 2007-06-28 Fujitsu Ltd 半導体装置及びその製造方法
JP2008511174A (ja) * 2004-08-24 2008-04-10 マイクロン テクノロジー，インコーポレイテッド ビアに相互接続を形成する方法及び該相互接続を含むマイクロエレクトロニック・ワークピース
JP2009027174A (ja) * 2007-07-23 2009-02-05 Dongbu Hitek Co Ltd システムインパッケージ及びその製造方法
JP2009081274A (ja) * 2007-09-26 2009-04-16 Sanken Electric Co Ltd 半導体装置
JP2009246157A (ja) * 2008-03-31 2009-10-22 Toshiba Corp 高周波帯半導体装置
US7786487B2 (en) 2003-09-30 2010-08-31 Fujitsu Limited Semiconductor device and manufacturing method thereof
JP2014060427A (ja) * 2013-11-11 2014-04-03 Fujitsu Ltd 半導体装置及びその製造方法
JP2016025269A (ja) * 2014-07-23 2016-02-08 日本特殊陶業株式会社 配線基板
JP2016032068A (ja) * 2014-07-30 2016-03-07 日本特殊陶業株式会社 配線基板
WO2017217059A1 (ja) * 2016-06-14 2017-12-21 株式会社村田製作所 弾性波装置
WO2019017163A1 (ja) * 2017-07-21 2019-01-24 株式会社村田製作所 半導体装置
CN111901643A (zh) * 2020-06-20 2020-11-06 河北广电无线传媒有限公司 一种高可靠性iptv机顶盒
JP2023547925A (ja) * 2020-10-30 2023-11-14 華為技術有限公司 半導体デバイス及びその製造方法

Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9508631D0 (en) * 1995-04-28 1995-06-14 Smiths Industries Ltd Electrical circuits
JP2905736B2 (ja) * 1995-12-18 1999-06-14 株式会社エイ・ティ・アール光電波通信研究所 半導体装置
US5734189A (en) * 1996-12-09 1998-03-31 Itt Industries, Inc. Low parasitic source inductance field-effect transistor device having via connections disposed along an outer periphery thereof
JP3724110B2 (ja) * 1997-04-24 2005-12-07 三菱電機株式会社 半導体装置の製造方法
IL123207A0 (en) * 1998-02-06 1998-09-24 Shellcase Ltd Integrated circuit device
US6278181B1 (en) * 1999-06-28 2001-08-21 Advanced Micro Devices, Inc. Stacked multi-chip modules using C4 interconnect technology having improved thermal management
JP3736607B2 (ja) * 2000-01-21 2006-01-18 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US7233028B2 (en) * 2001-02-23 2007-06-19 Nitronex Corporation Gallium nitride material devices and methods of forming the same
US6956250B2 (en) * 2001-02-23 2005-10-18 Nitronex Corporation Gallium nitride materials including thermally conductive regions
US6611002B2 (en) 2001-02-23 2003-08-26 Nitronex Corporation Gallium nitride material devices and methods including backside vias
JP4468609B2 (ja) * 2001-05-21 2010-05-26 株式会社ルネサステクノロジ 半導体装置
DE10160604A1 (de) * 2001-12-10 2003-06-26 Infineon Technologies Ag Verfahren zur Herstellung einer Kühlvertiefung in einem Halbleiterprodukt
US6762076B2 (en) * 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
FR2837021B1 (fr) * 2002-03-11 2005-06-03 United Monolithic Semiconduct Circuit hyperfrequence de type csp
US6909151B2 (en) * 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7579280B2 (en) * 2004-06-01 2009-08-25 Intel Corporation Method of patterning a film
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7598167B2 (en) * 2004-08-24 2009-10-06 Micron Technology, Inc. Method of forming vias in semiconductor substrates without damaging active regions thereof and resulting structures
SG120200A1 (en) 2004-08-27 2006-03-28 Micron Technology Inc Slanted vias for electrical circuits on circuit boards and other substrates
US7109068B2 (en) * 2004-08-31 2006-09-19 Micron Technology, Inc. Through-substrate interconnect fabrication methods
US7300857B2 (en) * 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7332439B2 (en) * 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7271482B2 (en) * 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7425507B2 (en) * 2005-06-28 2008-09-16 Micron Technology, Inc. Semiconductor substrates including vias of nonuniform cross section, methods of forming and associated structures
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7429529B2 (en) * 2005-08-05 2008-09-30 Farnworth Warren M Methods of forming through-wafer interconnects and structures resulting therefrom
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US20070045120A1 (en) * 2005-09-01 2007-03-01 Micron Technology, Inc. Methods and apparatus for filling features in microfeature workpieces
US7262134B2 (en) * 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7517798B2 (en) * 2005-09-01 2009-04-14 Micron Technology, Inc. Methods for forming through-wafer interconnects and structures resulting therefrom
US7622377B2 (en) * 2005-09-01 2009-11-24 Micron Technology, Inc. Microfeature workpiece substrates having through-substrate vias, and associated methods of formation
US7863187B2 (en) * 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
DE102005042706B4 (de) * 2005-09-01 2008-08-14 Atmel Germany Gmbh Halbleiter-Chip zur Erzeugung einer steuerbaren Frequenz
US8154105B2 (en) * 2005-09-22 2012-04-10 International Rectifier Corporation Flip chip semiconductor device and process of its manufacture
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US7723759B2 (en) * 2005-10-24 2010-05-25 Intel Corporation Stacked wafer or die packaging with enhanced thermal and device performance
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7749899B2 (en) * 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
FR2901635A1 (fr) * 2006-06-09 2007-11-30 Commissariat Energie Atomique Dispositif de connexion tridimensionnel dans un substrat
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
WO2008035261A1 (en) * 2006-09-22 2008-03-27 Nxp B.V. Electronic device and method for making the same
JP5100185B2 (ja) * 2007-04-02 2012-12-19 株式会社東芝 半導体装置およびその製造方法
SG150410A1 (en) * 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US7884015B2 (en) * 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
ES2489615T3 (es) * 2007-12-11 2014-09-02 Apoteknos Para La Piel, S.L. Uso de un compuesto derivado del acido p-hidroxifenil propionico para el tratamiento de la psoriasis
CN101499480B (zh) * 2008-01-30 2013-03-20 松下电器产业株式会社 半导体芯片及半导体装置
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
JP5654471B2 (ja) * 2008-10-15 2015-01-14 オー・アー・セー・マイクロテック・アクチボラゲット ビア配線を作るための方法
KR101046388B1 (ko) * 2009-06-15 2011-07-05 주식회사 하이닉스반도체 반도체 패키지
US9082633B2 (en) * 2011-10-13 2015-07-14 Xilinx, Inc. Multi-die integrated circuit structure with heat sink
US8866291B2 (en) * 2012-02-10 2014-10-21 Raytheon Company Flip-chip mounted microstrip monolithic microwave integrated circuits (MMICs)
KR20130104612A (ko) * 2012-03-14 2013-09-25 서울바이오시스 주식회사 발광 다이오드 및 그것을 제조하는 방법
US9711392B2 (en) 2012-07-25 2017-07-18 Infineon Technologies Ag Field emission devices and methods of making thereof
CN103258843B (zh) * 2013-05-30 2016-06-15 中国电子科技集团公司第十三研究所 用于太赫兹肖特基二极管的多孔衬底
US9960127B2 (en) 2016-05-18 2018-05-01 Macom Technology Solutions Holdings, Inc. High-power amplifier package
US10134658B2 (en) 2016-08-10 2018-11-20 Macom Technology Solutions Holdings, Inc. High power transistors
CN111865220A (zh) * 2020-07-27 2020-10-30 北京国联万众半导体科技有限公司 改善太赫兹倍频器散热的石英电路
JP7493667B2 (ja) * 2021-02-17 2024-05-31 三菱電機株式会社 窒化物半導体装置および窒化物半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3969745A (en) * 1974-09-18 1976-07-13 Texas Instruments Incorporated Interconnection in multi element planar structures
JPS5423554A (en) * 1977-07-22 1979-02-22 Fuji Photo Optical Co Ltd Image stabilizing optical device
JPS6123350A (ja) * 1984-07-12 1986-01-31 Nec Corp 半導体装置
JP2510544B2 (ja) * 1986-12-19 1996-06-26 株式会社日立製作所 モノリシックマイクロ波ｉｃの製造方法
JPS63198377A (ja) * 1987-02-13 1988-08-17 Nec Corp Ｍｅｓ電界効果トランジスタ
US5236854A (en) * 1989-12-11 1993-08-17 Yukio Higaki Compound semiconductor device and method for fabrication thereof
JP2839376B2 (ja) * 1991-02-05 1998-12-16 三菱電機株式会社 半導体装置の製造方法
JP2746483B2 (ja) * 1991-04-08 1998-05-06 三菱電機株式会社 高周波用半導体装置
JPH06209058A (ja) * 1993-01-12 1994-07-26 Mitsubishi Electric Corp 半導体装置及びその製造方法，並びにその実装方法
JPH06334445A (ja) * 1993-05-19 1994-12-02 Mitsubishi Electric Corp 半導体集積回路
US5426070A (en) * 1993-05-26 1995-06-20 Cornell Research Foundation, Inc. Microstructures and high temperature isolation process for fabrication thereof

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7102219B2 (en) 2000-06-02 2006-09-05 Seiko Epson Corporation Semiconductor device, method of fabricating the same, stack-type semiconductor device, circuit board and electronic instrument
US6962865B2 (en) 2000-06-02 2005-11-08 Seiko Epson Corporation Semiconductor device, method of fabricating the same, stack-type semiconductor device, circuit board and electronic instrument
US7786487B2 (en) 2003-09-30 2010-08-31 Fujitsu Limited Semiconductor device and manufacturing method thereof
JP2008511174A (ja) * 2004-08-24 2008-04-10 マイクロン テクノロジー，インコーポレイテッド ビアに相互接続を形成する方法及び該相互接続を含むマイクロエレクトロニック・ワークピース
JP4919087B2 (ja) * 2004-08-24 2012-04-18 マイクロン テクノロジー， インク． ビアに相互接続を形成する方法及び該相互接続を含むマイクロエレクトロニック・ワークピース
JP2007165638A (ja) * 2005-12-14 2007-06-28 Fujitsu Ltd 半導体装置及びその製造方法
JP2009027174A (ja) * 2007-07-23 2009-02-05 Dongbu Hitek Co Ltd システムインパッケージ及びその製造方法
US8053830B2 (en) 2007-09-26 2011-11-08 Sanken Electric Co., Ltd. Semiconductor device
JP2009081274A (ja) * 2007-09-26 2009-04-16 Sanken Electric Co Ltd 半導体装置
JP2009246157A (ja) * 2008-03-31 2009-10-22 Toshiba Corp 高周波帯半導体装置
JP2014060427A (ja) * 2013-11-11 2014-04-03 Fujitsu Ltd 半導体装置及びその製造方法
JP2016025269A (ja) * 2014-07-23 2016-02-08 日本特殊陶業株式会社 配線基板
JP2016032068A (ja) * 2014-07-30 2016-03-07 日本特殊陶業株式会社 配線基板
WO2017217059A1 (ja) * 2016-06-14 2017-12-21 株式会社村田製作所 弾性波装置
US10666223B2 (en) 2016-06-14 2020-05-26 Murata Manufacturing Co., Ltd. Elastic wave device
WO2019017163A1 (ja) * 2017-07-21 2019-01-24 株式会社村田製作所 半導体装置
CN111901643A (zh) * 2020-06-20 2020-11-06 河北广电无线传媒有限公司 一种高可靠性iptv机顶盒
JP2023547925A (ja) * 2020-10-30 2023-11-14 華為技術有限公司 半導体デバイス及びその製造方法

Also Published As

Publication number Publication date
US5438212A (en) 1995-08-01
US5770513A (en) 1998-06-23

Similar Documents

Publication Publication Date Title
JPH06310547A (ja) 半導体装置及びその製造方法
US6830959B2 (en) Semiconductor die package with semiconductor die having side electrical connection
JPH01257355A (ja) マイクロ波モノリシックｉｃ
US6790694B2 (en) High frequency semiconductor module, high frequency semiconductor device and manufacturing method for the same
JPH04229643A (ja) 高周波パワ−半導体デバイスおよびその製造方法
US8592825B2 (en) Semiconductor device having Si-substrate and process to form the same
JPH05102200A (ja) 半導体装置
JPS61111584A (ja) モノリシツク半導体構造とその製法
TWI751687B (zh) 具有減量熱致彎曲度的半導體結構
US20040016940A1 (en) Semiconductor device
JP2746483B2 (ja) 高周波用半導体装置
JPH06326330A (ja) 半導体装置及びその製造方法
JP2002217194A (ja) 半導体装置
JPH03102839A (ja) 半導体装置
JP2001035974A (ja) 半導体装置及びその製造方法
JP2002343925A (ja) マルチチップモジュールの製造方法
JPS5892277A (ja) 電界効果トランジスタの製造方法
JPS62211962A (ja) 高周波半導体装置の製造方法
JPS60111475A (ja) 半導体装置及びその製造方法
JPH047845A (ja) 半導体装置の製造方法
JPS6179261A (ja) 半導体装置の製造方法
JPH09223851A (ja) 半導体集積回路基板およびその形成方法
JPH0362930A (ja) 半導体装置の製造方法
JP2001244274A (ja) 半導体装置およびその製造方法および無線通信システム
JPH07321343A (ja) 半導体装置およびその製造方法