JPH10303707A - Ｄ型フリップフロップ回路 - Google Patents
Ｄ型フリップフロップ回路Info
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- JPH10303707A JPH10303707A JP9108536A JP10853697A JPH10303707A JP H10303707 A JPH10303707 A JP H10303707A JP 9108536 A JP9108536 A JP 9108536A JP 10853697 A JP10853697 A JP 10853697A JP H10303707 A JPH10303707 A JP H10303707A
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- differential
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the primary-secondary type
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/289—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable of the primary-secondary type
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 本発明はＤ型フリップフロップ回路の動作周
波数を向上させる。 【解決手段】 マスター回路Ｍおよびスレーブ回路Ｓの
それぞれのデータ入力用の第１の差動回路１、第３の差
動回路３、データ保持用の第２の差動回路２、第４の差
動回路４への電流供給源をそれぞれ第１の電流供給回路
７、第２の電流供給回路８とする。さらに、データ入力
用、データ保持用の各差動回路への電流供給タイミング
をそれぞれ第１のクロック信号、第２のクロック信号に
より制御することとし、第１のクロック信号に第２のク
ロック信号に対する所定の遅延を持たせることにより、
入力データの書込タイミングと、データ保持タイミング
を最適化してＤ型フリップフロップ回路の動作周波数を
向上させる。また、各差動回路への電流値を最適化する
ことによっても動作周波数を向上させる。
波数を向上させる。 【解決手段】 マスター回路Ｍおよびスレーブ回路Ｓの
それぞれのデータ入力用の第１の差動回路１、第３の差
動回路３、データ保持用の第２の差動回路２、第４の差
動回路４への電流供給源をそれぞれ第１の電流供給回路
７、第２の電流供給回路８とする。さらに、データ入力
用、データ保持用の各差動回路への電流供給タイミング
をそれぞれ第１のクロック信号、第２のクロック信号に
より制御することとし、第１のクロック信号に第２のク
ロック信号に対する所定の遅延を持たせることにより、
入力データの書込タイミングと、データ保持タイミング
を最適化してＤ型フリップフロップ回路の動作周波数を
向上させる。また、各差動回路への電流値を最適化する
ことによっても動作周波数を向上させる。
Description
【０００１】
【発明の技術分野】本発明はＤ型フリップフロップ回路
に関するものである。
に関するものである。
【０００２】
【従来の技術】現在、ＰＬＬ周波数シンセサイザ技術に
おいては、より高い周波数動作能力を有する分周回路が
望まれており、バイポーラトランジスタ（以下単にトラ
ンジスタと示す）によるマスター・スレーブ型のＤ型フ
リップフロップ回路が用いられている。
おいては、より高い周波数動作能力を有する分周回路が
望まれており、バイポーラトランジスタ（以下単にトラ
ンジスタと示す）によるマスター・スレーブ型のＤ型フ
リップフロップ回路が用いられている。
【０００３】このようなＤ型フリップフロップ回路の構
成は、図１６に示すようなものであり、マスター回路１
６１は、データ入力用の差動回路１６２と、データ保持
用の差動回路１６３と、差動回路１６２、１６３に電流
を供給するための電流供給回路１６４と、差動回路１６
２、１６３とに交互に電流を供給するスイッチング回路
１６５とからなる。
成は、図１６に示すようなものであり、マスター回路１
６１は、データ入力用の差動回路１６２と、データ保持
用の差動回路１６３と、差動回路１６２、１６３に電流
を供給するための電流供給回路１６４と、差動回路１６
２、１６３とに交互に電流を供給するスイッチング回路
１６５とからなる。
【０００４】差動回路１６２はエミッタを共通に接続
し、それぞれのベースに互いに反転信号となるデータを
受け、それぞれのコレクタを出力としたトランジスタｑ
１、ｑ２からなる。なお、これらのトランジスタｑ１、
ｑ２のコレクタは抵抗ｒ１、ｒ２を介して電源端子ＶＣ
Ｃに接続されている。ここで、差動回路１６２は入力端
子ｄ１、ｄ２を介して互いに反転信号となる入力データ
を受けるものとするが、入力端子ｄ１、ｄ２の一方を基
準電位に固定したものもある。差動回路１６３はエミッ
タを共通に接続し、互いのベースとコレクタとをたすき
掛けに接続したトランジスタｑ３、ｑ４からなる。な
お、差動回路１６３のトランジスタｑ３、ｑ４のコレク
タはそれぞれ第１の差動回路１６２のトランジスタｑ
１、ｑ２のコレクタに接続され、第１の差動回路１６２
から出力を受け、これを保持する。電流供給回路１６４
は電流値設定端子ＶＣＳからの電流値設定信号をベース
に受け、エミッタを電源端子ＧＮＤに接続したトランジ
スタｑ５からなる。スイッチング回路１６５はそれぞれ
のコレクタをそれぞれ差動回路１６２、１６３のエミッ
タ接続点ｃｅ１、ｃｅ２に接続し、それぞれのエミッタ
を電流供給回路１６４のトランジスタｑ５のコレクタに
共通に接続した一対のトランジスタｑ６、ｑ７からな
る。トランジスタｑ６、ｑ７のベースはそれぞれクロッ
ク端子ｃｌ１、ｃｌ２を介して互いに反転信号となるク
ロック信号を受け、交互にオンとなり、それぞれ差動回
路１６２、１６３に電流を供給する。
し、それぞれのベースに互いに反転信号となるデータを
受け、それぞれのコレクタを出力としたトランジスタｑ
１、ｑ２からなる。なお、これらのトランジスタｑ１、
ｑ２のコレクタは抵抗ｒ１、ｒ２を介して電源端子ＶＣ
Ｃに接続されている。ここで、差動回路１６２は入力端
子ｄ１、ｄ２を介して互いに反転信号となる入力データ
を受けるものとするが、入力端子ｄ１、ｄ２の一方を基
準電位に固定したものもある。差動回路１６３はエミッ
タを共通に接続し、互いのベースとコレクタとをたすき
掛けに接続したトランジスタｑ３、ｑ４からなる。な
お、差動回路１６３のトランジスタｑ３、ｑ４のコレク
タはそれぞれ第１の差動回路１６２のトランジスタｑ
１、ｑ２のコレクタに接続され、第１の差動回路１６２
から出力を受け、これを保持する。電流供給回路１６４
は電流値設定端子ＶＣＳからの電流値設定信号をベース
に受け、エミッタを電源端子ＧＮＤに接続したトランジ
スタｑ５からなる。スイッチング回路１６５はそれぞれ
のコレクタをそれぞれ差動回路１６２、１６３のエミッ
タ接続点ｃｅ１、ｃｅ２に接続し、それぞれのエミッタ
を電流供給回路１６４のトランジスタｑ５のコレクタに
共通に接続した一対のトランジスタｑ６、ｑ７からな
る。トランジスタｑ６、ｑ７のベースはそれぞれクロッ
ク端子ｃｌ１、ｃｌ２を介して互いに反転信号となるク
ロック信号を受け、交互にオンとなり、それぞれ差動回
路１６２、１６３に電流を供給する。
【０００５】スレーブ回路１６６もマスター回路１６１
とほぼ同様の構成となっている。スレーブ回路１６６に
おけるデータ入力用の差動回路１６７のトランジスタｑ
８、ｑ９のベースはそれぞれマスター回路１６１の差動
回路１６３のトランジスタｑ３、ｑ４のコレクタと接続
され、差動回路１６３に保持された出力データを受け
る。スレーブ回路１６６においてはデータ保持用の第４
の差動回路１６８のトランジスタｑ１０、ｑ１１のコレ
クタを出力端子としてある。また、電流供給回路１６９
のトランジスタｑ１２のベースは電流供給回路１６４の
トランジスタｑ５のベースと共通の電流値設定端子ＶＣ
Ｓに接続されている。このため、マスター回路１６１、
スレーブ回路１６６のそれぞれの差動回路にはほぼ同じ
値の電流が供給される。スイッチング回路１７０はそれ
ぞれのコレクタをそれぞれ差動回路１６７、１６８のエ
ミッタ接続点ｃｅ３、ｃｅ４に接続し、それぞれのエミ
ッタを電流供給回路１６９のトランジスタｑ１２のコレ
クタに共通に接続したトランジスタｑ１３、ｑ１４から
なる。トランジスタｑ１３、ｑ１４のベースはそれぞれ
クロック端子ｃｌ２、ｃｌ１を介してクロック信号を受
け、交互にオンとなり、それぞれ差動回路１６７、１６
８に電流を供給する。
とほぼ同様の構成となっている。スレーブ回路１６６に
おけるデータ入力用の差動回路１６７のトランジスタｑ
８、ｑ９のベースはそれぞれマスター回路１６１の差動
回路１６３のトランジスタｑ３、ｑ４のコレクタと接続
され、差動回路１６３に保持された出力データを受け
る。スレーブ回路１６６においてはデータ保持用の第４
の差動回路１６８のトランジスタｑ１０、ｑ１１のコレ
クタを出力端子としてある。また、電流供給回路１６９
のトランジスタｑ１２のベースは電流供給回路１６４の
トランジスタｑ５のベースと共通の電流値設定端子ＶＣ
Ｓに接続されている。このため、マスター回路１６１、
スレーブ回路１６６のそれぞれの差動回路にはほぼ同じ
値の電流が供給される。スイッチング回路１７０はそれ
ぞれのコレクタをそれぞれ差動回路１６７、１６８のエ
ミッタ接続点ｃｅ３、ｃｅ４に接続し、それぞれのエミ
ッタを電流供給回路１６９のトランジスタｑ１２のコレ
クタに共通に接続したトランジスタｑ１３、ｑ１４から
なる。トランジスタｑ１３、ｑ１４のベースはそれぞれ
クロック端子ｃｌ２、ｃｌ１を介してクロック信号を受
け、交互にオンとなり、それぞれ差動回路１６７、１６
８に電流を供給する。
【０００６】以上のように構成される図１６に示したＤ
フリップフロップ回路では、クロック端子ｃｌ１のクロ
ック信号の“Ｈ”に応答し、第１の差動回路１６２は入
力端子ｄ１、ｄ２からの入力データを書き込み、これと
同時に差動回路１６８は差動回路１６７の出力データを
保持する。続いてクロック端子ｃｌ１のクロック信号の
反転信号であるクロック端子ｃｌ２のクロック信号の
“Ｈ”に応答し、差動回路１６３は差動回路１６３の出
力データを保持し、これと同時に差動回路１６７は差動
回路１６２の出力データを書き込む。
フリップフロップ回路では、クロック端子ｃｌ１のクロ
ック信号の“Ｈ”に応答し、第１の差動回路１６２は入
力端子ｄ１、ｄ２からの入力データを書き込み、これと
同時に差動回路１６８は差動回路１６７の出力データを
保持する。続いてクロック端子ｃｌ１のクロック信号の
反転信号であるクロック端子ｃｌ２のクロック信号の
“Ｈ”に応答し、差動回路１６３は差動回路１６３の出
力データを保持し、これと同時に差動回路１６７は差動
回路１６２の出力データを書き込む。
【０００７】ここでのスイッチング回路１６５、１７０
の動作は次のようなものである。トランジスタｑ６、ｑ
１４のオン、オフのタイミングは同時となり、トランジ
スタｑ７、ｑ１３のオン、オフのタイミングも同時とな
る。また、トランジスタｑ６、ｑ１４がオンの時はトラ
ンジスタｑ７、ｑ１３はオフであり（逆も同様）、オ
ン、オフの切替は同時に行われる。
の動作は次のようなものである。トランジスタｑ６、ｑ
１４のオン、オフのタイミングは同時となり、トランジ
スタｑ７、ｑ１３のオン、オフのタイミングも同時とな
る。また、トランジスタｑ６、ｑ１４がオンの時はトラ
ンジスタｑ７、ｑ１３はオフであり（逆も同様）、オ
ン、オフの切替は同時に行われる。
【０００８】なお、ここでのオン、オフという表現は、
後述する実施例中においても同様であるが、より高周波
になるにつれて明確に分けられなくなるが、例えばトラ
ンジスタｑ６、ｑ７が同時にオンしていても「トランジ
スタｑ６はトランジスタｑ７に比べて強くオンしてい
る」状態では「トランジスタｑ６はオンでトランジスタ
ｑ７はオフしている」という表現をとることとしてい
る。
後述する実施例中においても同様であるが、より高周波
になるにつれて明確に分けられなくなるが、例えばトラ
ンジスタｑ６、ｑ７が同時にオンしていても「トランジ
スタｑ６はトランジスタｑ７に比べて強くオンしてい
る」状態では「トランジスタｑ６はオンでトランジスタ
ｑ７はオフしている」という表現をとることとしてい
る。
【０００９】
【発明が解決しようとする課題】しかしながら、図１６
に示したＤ型フリップフロップ回路ではその構造上プロ
パゲーションディレイタイムを補う動作ができなかった
ため、高周波動作に難があった。
に示したＤ型フリップフロップ回路ではその構造上プロ
パゲーションディレイタイムを補う動作ができなかった
ため、高周波動作に難があった。
【００１０】すなわち、例えば、トランジスタｑ７がオ
ンとなって差動回路１６３に保持されていた古いデータ
を、トランジスタｑ６がオンとなって新しい（反転し
た）入力データで書き換える場合、トランジスタｑ７が
オフとなると同時にトランジスタｑ６がオンとなって
も、プロパゲーションタイムがあるため、差動回路１６
３は少しの間古いデータを保持し続ける。このため、新
しい入力データはこの古いデータを反転させるだけの余
分な負荷を負うこととなる。仮に古いデータが無い状態
で書き込むのであれば、データを反転させる必要が無い
ためデータを書き込む負荷だけですみ、より少ない時間
でデータ書込が可能であるが、実際はこの余分な負荷の
ためにデータ書込に時間を要し、動作周波数が上がるに
つれて書込動作がクロック信号に追随できなくなってく
るのである。
ンとなって差動回路１６３に保持されていた古いデータ
を、トランジスタｑ６がオンとなって新しい（反転し
た）入力データで書き換える場合、トランジスタｑ７が
オフとなると同時にトランジスタｑ６がオンとなって
も、プロパゲーションタイムがあるため、差動回路１６
３は少しの間古いデータを保持し続ける。このため、新
しい入力データはこの古いデータを反転させるだけの余
分な負荷を負うこととなる。仮に古いデータが無い状態
で書き込むのであれば、データを反転させる必要が無い
ためデータを書き込む負荷だけですみ、より少ない時間
でデータ書込が可能であるが、実際はこの余分な負荷の
ためにデータ書込に時間を要し、動作周波数が上がるに
つれて書込動作がクロック信号に追随できなくなってく
るのである。
【００１１】
【課題を解決するための手段】そこで、マスター回路お
よびスレーブ回路のそれぞれのデータ入力用の差動回
路、データ保持用の差動回路への電流供給源をそれぞれ
第１の電流供給回路、第２の電流供給回路とに分け、さ
らに、データ入力用、データ保持用の各差動回路への電
流供給タイミングをそれぞれ第１のクロック信号、第２
のクロック信号により制御する。第１のクロック信号に
第２のクロック信号に対して所定の遅延をもたせること
によって入力データの書込タイミングと、データ保持タ
イミングが最適化され、Ｄ型フリップフロップ回路の動
作周波数を向上させる。加えて、各差動回路に供給する
電流値を最適化することによってもＤ型フリップフロッ
プ回路の動作周波数を向上させる。
よびスレーブ回路のそれぞれのデータ入力用の差動回
路、データ保持用の差動回路への電流供給源をそれぞれ
第１の電流供給回路、第２の電流供給回路とに分け、さ
らに、データ入力用、データ保持用の各差動回路への電
流供給タイミングをそれぞれ第１のクロック信号、第２
のクロック信号により制御する。第１のクロック信号に
第２のクロック信号に対して所定の遅延をもたせること
によって入力データの書込タイミングと、データ保持タ
イミングが最適化され、Ｄ型フリップフロップ回路の動
作周波数を向上させる。加えて、各差動回路に供給する
電流値を最適化することによってもＤ型フリップフロッ
プ回路の動作周波数を向上させる。
【００１２】
【発明の実施の形態】本発明では、入力データに対応し
た出力データを発生する第１の差動回路と、上記第１の
差動回路よりの上記出力データを保持および出力する第
２の差動回路とを有するマスター回路と、上記マスター
回路の上記第２の差動回路からの上記出力データに対応
する第２の出力データを発生する第３の差動回路と、上
記第３の差動回路よりの上記第２の出力データを保持お
よび出力する第４の差動回路とからなるスレーブ回路
と、上記第１の差動回路および上記第３の差動回路に第
１の電流を供給するための第１の電流供給回路と、上記
第２の差動回路および上記第４の差動回路に第２の電流
を供給するための第２の電流供給回路と、第１のクロッ
ク信号によって上記第１の差動回路と上記第３の差動回
路とを交互に上記第１の電流供給回路に接続する第１の
スイッチング回路と、第２のクロック信号によって上記
第２の差動回路と上記第４の差動回路とを交互に上記第
２の電流供給回路に接続する第２のスイッチング回路と
を具備し、上記第１のクロック信号は上記第２のクロッ
ク信号に対して所定の遅延を有するＤ型フリップフロッ
プ回路を構成する。
た出力データを発生する第１の差動回路と、上記第１の
差動回路よりの上記出力データを保持および出力する第
２の差動回路とを有するマスター回路と、上記マスター
回路の上記第２の差動回路からの上記出力データに対応
する第２の出力データを発生する第３の差動回路と、上
記第３の差動回路よりの上記第２の出力データを保持お
よび出力する第４の差動回路とからなるスレーブ回路
と、上記第１の差動回路および上記第３の差動回路に第
１の電流を供給するための第１の電流供給回路と、上記
第２の差動回路および上記第４の差動回路に第２の電流
を供給するための第２の電流供給回路と、第１のクロッ
ク信号によって上記第１の差動回路と上記第３の差動回
路とを交互に上記第１の電流供給回路に接続する第１の
スイッチング回路と、第２のクロック信号によって上記
第２の差動回路と上記第４の差動回路とを交互に上記第
２の電流供給回路に接続する第２のスイッチング回路と
を具備し、上記第１のクロック信号は上記第２のクロッ
ク信号に対して所定の遅延を有するＤ型フリップフロッ
プ回路を構成する。
【００１３】上記第２の電流の値は上記第１の電流の値
より小さいことが好ましい。
より小さいことが好ましい。
【００１４】上記第２のスイッチング回路は、上記第２
のクロック信号に従い、上記第１の差動回路または上記
第３の差動回路への電流供給の停止に先行して上記第２
の差動回路または上記第４の差動回路への電流供給を開
始せしめ、上記第１の差動回路または上記第３の差動回
路への電流供給の開始に先行して上記第２の差動回路ま
たは上記第４の差動回路への電流供給を停止せしめるこ
とも好ましい。
のクロック信号に従い、上記第１の差動回路または上記
第３の差動回路への電流供給の停止に先行して上記第２
の差動回路または上記第４の差動回路への電流供給を開
始せしめ、上記第１の差動回路または上記第３の差動回
路への電流供給の開始に先行して上記第２の差動回路ま
たは上記第４の差動回路への電流供給を停止せしめるこ
とも好ましい。
【００１５】上記第１の差動回路の出力端子と上記第２
の差動回路の入力端子との間および上記第３の差動回路
の出力端子と上記第４の差動回路の入力端子との間にそ
れぞれ第１、第２のエミッタホロワ回路を設け、上記第
１のエミッタホロワ回路を介した信号を上記第２の差動
回路の入力端子に入力し、上記第２のエミッタホロワ回
路を介した信号を出力とすることも好ましい。
の差動回路の入力端子との間および上記第３の差動回路
の出力端子と上記第４の差動回路の入力端子との間にそ
れぞれ第１、第２のエミッタホロワ回路を設け、上記第
１のエミッタホロワ回路を介した信号を上記第２の差動
回路の入力端子に入力し、上記第２のエミッタホロワ回
路を介した信号を出力とすることも好ましい。
【００１６】
【実施例】次に本発明の一実施例のＤ型フリップフロッ
プ回路について説明する。
プ回路について説明する。
【００１７】図１は本例の構成を示す説明図であり、ま
ず、同図を参照しながら本例の構成について説明する。
１はデータ入力用の第１の差動回路であり、２はデータ
保持用の第２の差動回路であり、これらはマスター回路
Ｍに含まれる。３はデータ入力用の第３の差動回路であ
り、４はデータ保持用の第４の差動回路であり、これら
はスレーブ回路Ｓに含まれる。ここで、第１の差動回路
はトランジスタＱ１、Ｑ２からなり、これらのエミッタ
を共通に接続し、それぞれのコレクタをそれぞれ抵抗Ｒ
１、Ｒ２を介して電源端子ＶＣＣに接続し、それぞれの
ベースにデータとして端子Ｄｉｎ、ＶＢＢ１からの信号
を受ける。なお、端子ＶＢＢ１からの信号と端子Ｄｉｎ
からの信号とは互いに反転信号となるものでも良いし、
一方を基準電位としても良い。ここで、端子ＶＢＢ１に
は基準電位が印加され、第１の差動回路に電流が供給さ
れているものとして説明すると、トランジスタＱ１、Ｑ
２はそれぞれ信号Ｄｉｎが“Ｈ”となることによりオ
ン、オフされ、“Ｌ”となることにより、オフ、オンす
る。これにより、端子Ｄｉｎの信号に対応してトランジ
スタＱ１、Ｑ２はオンまたはオフされ、それぞれの抵抗
Ｒ１、Ｒ２による電源端子ＶＣＣの電位からの電圧降下
がコレクタに出力として発生し、端子Ｍ１、Ｍ２に端子
Ｄｉｎからの入力データに対応した出力データが書き込
まれる。また、第２の差動回路２はトランジスタＱ３、
Ｑ４からなり、これらのエミッタを共通に接続し、それ
ぞれのベースとコレクタとをたすき掛けに接続してあ
る。また、トランジスタＱ３のコレクタ及びトランジス
タＱ４のベースは端子Ｍ１のデータを受け、トランジス
タＱ４のコレクタ及びトランジスタＱ３のベースは端子
Ｍ２のデータを受けており、それぞれ電流供給中にデー
タを保持し、出力する。スレーブ回路Ｓの第３の差動回
路３、第４の差動回路４はそれぞれ第１の差動回路１、
第２の差動回路２と同様の回路構成である。第３の差動
回路３のトランジスタＱ５、Ｑ６のベースはそれぞれ端
子Ｍ２、Ｍ１が接続され、それぞれの出力を受け、それ
ぞれのコレクタに接続された端子Ｓ１、Ｓ２に第２の差
動回路２からの出力データに対応する出力データを書き
込む。第４の差動回路４のトランジスタＱ７、Ｑ８のコ
レクタはそれぞれ端子Ｓ１、Ｓ２と接続され、さらに出
力端子ＯＵＴバー、ＯＵＴが設けられている。なお、端
子Ｓ１、Ｓ２はそれぞれ抵抗Ｒ３、Ｒ４を介して電源端
子ＶＣＣに接続されている。
ず、同図を参照しながら本例の構成について説明する。
１はデータ入力用の第１の差動回路であり、２はデータ
保持用の第２の差動回路であり、これらはマスター回路
Ｍに含まれる。３はデータ入力用の第３の差動回路であ
り、４はデータ保持用の第４の差動回路であり、これら
はスレーブ回路Ｓに含まれる。ここで、第１の差動回路
はトランジスタＱ１、Ｑ２からなり、これらのエミッタ
を共通に接続し、それぞれのコレクタをそれぞれ抵抗Ｒ
１、Ｒ２を介して電源端子ＶＣＣに接続し、それぞれの
ベースにデータとして端子Ｄｉｎ、ＶＢＢ１からの信号
を受ける。なお、端子ＶＢＢ１からの信号と端子Ｄｉｎ
からの信号とは互いに反転信号となるものでも良いし、
一方を基準電位としても良い。ここで、端子ＶＢＢ１に
は基準電位が印加され、第１の差動回路に電流が供給さ
れているものとして説明すると、トランジスタＱ１、Ｑ
２はそれぞれ信号Ｄｉｎが“Ｈ”となることによりオ
ン、オフされ、“Ｌ”となることにより、オフ、オンす
る。これにより、端子Ｄｉｎの信号に対応してトランジ
スタＱ１、Ｑ２はオンまたはオフされ、それぞれの抵抗
Ｒ１、Ｒ２による電源端子ＶＣＣの電位からの電圧降下
がコレクタに出力として発生し、端子Ｍ１、Ｍ２に端子
Ｄｉｎからの入力データに対応した出力データが書き込
まれる。また、第２の差動回路２はトランジスタＱ３、
Ｑ４からなり、これらのエミッタを共通に接続し、それ
ぞれのベースとコレクタとをたすき掛けに接続してあ
る。また、トランジスタＱ３のコレクタ及びトランジス
タＱ４のベースは端子Ｍ１のデータを受け、トランジス
タＱ４のコレクタ及びトランジスタＱ３のベースは端子
Ｍ２のデータを受けており、それぞれ電流供給中にデー
タを保持し、出力する。スレーブ回路Ｓの第３の差動回
路３、第４の差動回路４はそれぞれ第１の差動回路１、
第２の差動回路２と同様の回路構成である。第３の差動
回路３のトランジスタＱ５、Ｑ６のベースはそれぞれ端
子Ｍ２、Ｍ１が接続され、それぞれの出力を受け、それ
ぞれのコレクタに接続された端子Ｓ１、Ｓ２に第２の差
動回路２からの出力データに対応する出力データを書き
込む。第４の差動回路４のトランジスタＱ７、Ｑ８のコ
レクタはそれぞれ端子Ｓ１、Ｓ２と接続され、さらに出
力端子ＯＵＴバー、ＯＵＴが設けられている。なお、端
子Ｓ１、Ｓ２はそれぞれ抵抗Ｒ３、Ｒ４を介して電源端
子ＶＣＣに接続されている。
【００１８】５、６はそれぞれ第１、第２の電流供給回
路であり、第１の電流供給回路５は第１の差動回路１、
第３の差動回路３のための電流を供給し、第２の電流供
給回路６は第１の差動回路２、第４の差動回路３のため
の電流を供給する。ここで、これらは上述の従来例で示
した電流供給回路と同様にトランジスタ、抵抗からなる
定電流回路とするが、これに限らず直接抵抗を介して電
源端子ＧＮＤに接続したものでも良い。
路であり、第１の電流供給回路５は第１の差動回路１、
第３の差動回路３のための電流を供給し、第２の電流供
給回路６は第１の差動回路２、第４の差動回路３のため
の電流を供給する。ここで、これらは上述の従来例で示
した電流供給回路と同様にトランジスタ、抵抗からなる
定電流回路とするが、これに限らず直接抵抗を介して電
源端子ＧＮＤに接続したものでも良い。
【００１９】７、８はそれぞれ第１、第２のスイッチン
グ回路である。第１のスイッチング回路７はトランジス
タＱ９、Ｑ１０からなる差動回路であり、これらのエミ
ッタを共通に接続して第１の電流供給回路５に接続して
あり、それぞれのコレクタは第１の差動回路１、第３の
差動回路３のそれぞれのトランジスタのエミッタ接続点
に接続さており、また、それぞれのベースはクロック端
子Ｃｉｎ１、Ｃｉｎ１バーに接続され、それぞれ第１の
クロック信号、その反転信号（基準電位でも良い。）を
受けて第１の差動回路１、第３の差動回路３に交互に電
流を供給する。第２のスイッチング回路７はトランジス
タＱ１１、１２からなる差動回路であり、これらのエミ
ッタを共通に接続して第２の電流供給回路６に接続して
あり、それぞれのコレクタは第２の差動回路２、第４の
差動回路４のそれぞれのトランジスタのエミッタ接続点
に接続さており、また、それぞれのベースはクロック端
子Ｃｉｎ２、Ｃｉｎ２バーに接続され、それぞれ第２の
クロック信号、その反転信号（基準電位でも良い。）を
受けて第２の差動回路２、第４の差動回路３に交互に電
流を供給する。ここで、第１のクロック信号は第２のク
ロック信号に対して所定の遅延を持たせてある。これに
より、第２の差動回路２、第４の差動回路３の保持動作
を早めに終わらせ、第１の差動回路１、第３の差動回路
３の書込み動作を行わせることにより、データ反転時の
負荷を軽くするようにしてある。また、第１の差動回路
１、第３の差動回路３の書込動作終了の直前から第２の
差動回路２、第４の差動回路３の保持動作が開始される
ことも書込時の反転動作、書込動作を強くする。また、
このような遅延時間は各回路要素等によって設定され
る。
グ回路である。第１のスイッチング回路７はトランジス
タＱ９、Ｑ１０からなる差動回路であり、これらのエミ
ッタを共通に接続して第１の電流供給回路５に接続して
あり、それぞれのコレクタは第１の差動回路１、第３の
差動回路３のそれぞれのトランジスタのエミッタ接続点
に接続さており、また、それぞれのベースはクロック端
子Ｃｉｎ１、Ｃｉｎ１バーに接続され、それぞれ第１の
クロック信号、その反転信号（基準電位でも良い。）を
受けて第１の差動回路１、第３の差動回路３に交互に電
流を供給する。第２のスイッチング回路７はトランジス
タＱ１１、１２からなる差動回路であり、これらのエミ
ッタを共通に接続して第２の電流供給回路６に接続して
あり、それぞれのコレクタは第２の差動回路２、第４の
差動回路４のそれぞれのトランジスタのエミッタ接続点
に接続さており、また、それぞれのベースはクロック端
子Ｃｉｎ２、Ｃｉｎ２バーに接続され、それぞれ第２の
クロック信号、その反転信号（基準電位でも良い。）を
受けて第２の差動回路２、第４の差動回路３に交互に電
流を供給する。ここで、第１のクロック信号は第２のク
ロック信号に対して所定の遅延を持たせてある。これに
より、第２の差動回路２、第４の差動回路３の保持動作
を早めに終わらせ、第１の差動回路１、第３の差動回路
３の書込み動作を行わせることにより、データ反転時の
負荷を軽くするようにしてある。また、第１の差動回路
１、第３の差動回路３の書込動作終了の直前から第２の
差動回路２、第４の差動回路３の保持動作が開始される
ことも書込時の反転動作、書込動作を強くする。また、
このような遅延時間は各回路要素等によって設定され
る。
【００２０】次に本例のＤ型フリップフロップ回路を用
いて図２に示すような１／２分周回路を構成し、これに
基づいて本例の動作について説明する。なお、図２にお
いて図１に示した符号と同じ符号は図１と同じ構成要素
を示すものである。図２の１／２分周回路は、図１に示
したＤ型フリップフロップ回路において端子Ｄｉｎと出
力端子ＯＵＴバーとを接続し、端子ＶＢＢ１と端子ＯＵ
Ｔとを接続したものである。また、クロック端子Ｃｉｎ
１バー、クロック端子Ｃｉｎ２バーにはともに端子ＶＢ
Ｂ２が接続され、共通の基準電位を印加するものとす
る。
いて図２に示すような１／２分周回路を構成し、これに
基づいて本例の動作について説明する。なお、図２にお
いて図１に示した符号と同じ符号は図１と同じ構成要素
を示すものである。図２の１／２分周回路は、図１に示
したＤ型フリップフロップ回路において端子Ｄｉｎと出
力端子ＯＵＴバーとを接続し、端子ＶＢＢ１と端子ＯＵ
Ｔとを接続したものである。また、クロック端子Ｃｉｎ
１バー、クロック端子Ｃｉｎ２バーにはともに端子ＶＢ
Ｂ２が接続され、共通の基準電位を印加するものとす
る。
【００２１】図３のタイミングチャートを参照しなが
ら、図２の１／２分周回路の動作を説明する。図３のＣ
ｉｎ１、Ｃｉｎ２はそれぞれクロック端子Ｃｉｎ１、Ｃ
ｉｎ２の第１、第２のクロック信号を示し、Ｑ９〜Ｑ１
２はそれぞれトランジスタＱ９〜Ｑ１２のオン、オフの
状態を示してあり、Ｍ１、Ｍ２、Ｓ１、Ｓ２はマスター
回路Ｍの端子Ｍ１、Ｍ２、スレーブ回路Ｓの端子Ｓ１、
Ｓ２におけるデータの書込、保持状態を示してある。
ら、図２の１／２分周回路の動作を説明する。図３のＣ
ｉｎ１、Ｃｉｎ２はそれぞれクロック端子Ｃｉｎ１、Ｃ
ｉｎ２の第１、第２のクロック信号を示し、Ｑ９〜Ｑ１
２はそれぞれトランジスタＱ９〜Ｑ１２のオン、オフの
状態を示してあり、Ｍ１、Ｍ２、Ｓ１、Ｓ２はマスター
回路Ｍの端子Ｍ１、Ｍ２、スレーブ回路Ｓの端子Ｓ１、
Ｓ２におけるデータの書込、保持状態を示してある。
【００２２】まず、タイミングｔ０において第２のクロ
ック信号が“Ｈ”となると、トランジスタＱ１１、Ｑ１
２がそれぞれオフ、オンとなり、第２の電流供給回路６
から第２の差動回路２への電流の供給が停止し、端子Ｍ
１、Ｍ２に保持されたデータが消失へと向かう。また、
トランジスタＱ１２がオンとなることにより第２の電流
供給回路６から第４の差動回路４への電流供給が開始さ
れ、端子Ｓ１、Ｓ２のデータ保持動作が開始される。
ック信号が“Ｈ”となると、トランジスタＱ１１、Ｑ１
２がそれぞれオフ、オンとなり、第２の電流供給回路６
から第２の差動回路２への電流の供給が停止し、端子Ｍ
１、Ｍ２に保持されたデータが消失へと向かう。また、
トランジスタＱ１２がオンとなることにより第２の電流
供給回路６から第４の差動回路４への電流供給が開始さ
れ、端子Ｓ１、Ｓ２のデータ保持動作が開始される。
【００２３】次にタイミングｔ１において第１のクロッ
ク信号が“Ｈ”となると、第１のスイッチング回路７の
トランジスタＱ９、Ｑ１０がそれぞれオン、オフとなっ
て第１の電流供給回路５から第１の差動回路１への電流
供給が開始され、第１の電流供給回路５から第３の差動
回路３への電流の供給が停止される。第１の差動回路１
はスレーブ回路Ｓの端子Ｓ１、Ｓ２のデータが伝送され
ており、これらを端子Ｍ１、Ｍ２に書き込む動作が開始
される。例えば端子Ｍ１、Ｍ２にデータ“Ｈ”、“Ｌ”
が保持されていたとすれば、これを端子Ｓ１、Ｓ２のデ
ータを受けて反転させる動作が行われるが、タイミング
ｔ０から端子Ｍ１、Ｍ２のデータ“Ｈ”、“Ｌ”は消失
に向かっているので、タイミングｔ１における反転動作
の負荷は少なく、すなわち、速い書込が可能となる。ま
た、第１の差動回路１の書込開始とともに第３の差動回
路３の書込動作は停止する。
ク信号が“Ｈ”となると、第１のスイッチング回路７の
トランジスタＱ９、Ｑ１０がそれぞれオン、オフとなっ
て第１の電流供給回路５から第１の差動回路１への電流
供給が開始され、第１の電流供給回路５から第３の差動
回路３への電流の供給が停止される。第１の差動回路１
はスレーブ回路Ｓの端子Ｓ１、Ｓ２のデータが伝送され
ており、これらを端子Ｍ１、Ｍ２に書き込む動作が開始
される。例えば端子Ｍ１、Ｍ２にデータ“Ｈ”、“Ｌ”
が保持されていたとすれば、これを端子Ｓ１、Ｓ２のデ
ータを受けて反転させる動作が行われるが、タイミング
ｔ０から端子Ｍ１、Ｍ２のデータ“Ｈ”、“Ｌ”は消失
に向かっているので、タイミングｔ１における反転動作
の負荷は少なく、すなわち、速い書込が可能となる。ま
た、第１の差動回路１の書込開始とともに第３の差動回
路３の書込動作は停止する。
【００２４】次にタイミングｔ２において第２のクロッ
ク信号が“Ｌ”となると、第２のスイッチング回路８の
トランジスタＱ１１、Ｑ１２がそれぞれオン、オフとな
って第２の電流供給回路６から第２の差動回路２への電
流供給が開始され、第４の差動回路４への電流供給が停
止される。これにより、第２の差動回路２はデータ保持
動作を開始し、第１の差動回路１による書込動作と相ま
って端子Ｍ１、Ｍ２には強くデータ書込が行われる。言
い換えれば同じデータが２重に書き込まれる。また、第
４の差動回路４への電流供給が停止されると、第４の差
動回路４のデータ保持動作は停止し、端子Ｓ１、Ｓ２に
保持されたデータは消失に向かう。
ク信号が“Ｌ”となると、第２のスイッチング回路８の
トランジスタＱ１１、Ｑ１２がそれぞれオン、オフとな
って第２の電流供給回路６から第２の差動回路２への電
流供給が開始され、第４の差動回路４への電流供給が停
止される。これにより、第２の差動回路２はデータ保持
動作を開始し、第１の差動回路１による書込動作と相ま
って端子Ｍ１、Ｍ２には強くデータ書込が行われる。言
い換えれば同じデータが２重に書き込まれる。また、第
４の差動回路４への電流供給が停止されると、第４の差
動回路４のデータ保持動作は停止し、端子Ｓ１、Ｓ２に
保持されたデータは消失に向かう。
【００２５】次にタイミングｔ３において第１のクロッ
ク信号が“Ｌ”となると、第１のスイッチング回路７に
おいてトランジスタＱ９、Ｑ１０がそれぞれオフ、オン
となると、第１の差動回路１のデータ書込動作が停止
し、第３の差動回路３のデータ書込動作が開始する。ま
た、第３の差動回路３にはマスター回路Ｍの端子Ｍ１、
Ｍ２に保持されたデータが伝送されるが、これらのデー
タはタイミングｔ２〜ｔ３において２重に書き込まれて
おり、良好に伝送される。説明が前後するが、これはタ
イミングｔ１におけるスレーブ回路Ｓからマスター回路
Ｍへのデータ伝送時についても同様なことが言える。ま
た、端子Ｓ１、Ｓ２に保持されたデータはタイミングｔ
２から消失に向かっているため、良好に伝送されたデー
タを速やかに書き込むこととなる。これ以降タイミング
ｔ０〜ｔ３の一連の動作が繰り返し行われる。
ク信号が“Ｌ”となると、第１のスイッチング回路７に
おいてトランジスタＱ９、Ｑ１０がそれぞれオフ、オン
となると、第１の差動回路１のデータ書込動作が停止
し、第３の差動回路３のデータ書込動作が開始する。ま
た、第３の差動回路３にはマスター回路Ｍの端子Ｍ１、
Ｍ２に保持されたデータが伝送されるが、これらのデー
タはタイミングｔ２〜ｔ３において２重に書き込まれて
おり、良好に伝送される。説明が前後するが、これはタ
イミングｔ１におけるスレーブ回路Ｓからマスター回路
Ｍへのデータ伝送時についても同様なことが言える。ま
た、端子Ｓ１、Ｓ２に保持されたデータはタイミングｔ
２から消失に向かっているため、良好に伝送されたデー
タを速やかに書き込むこととなる。これ以降タイミング
ｔ０〜ｔ３の一連の動作が繰り返し行われる。
【００２６】以上のようにマスター回路Ｍ、スレーブ回
路Ｓともに新しいデータが書き込まれる前に古いデータ
は消失し、かつ、伝送する側は同一データを２重に書き
込むのでしっかり書込動作させることができる。これら
２つの作用により、従来の回路では得られなかった良好
なデータ伝送が行われ、良好な出力波形が得られるとと
もにより高い動作周波数での動作が可能となる。
路Ｓともに新しいデータが書き込まれる前に古いデータ
は消失し、かつ、伝送する側は同一データを２重に書き
込むのでしっかり書込動作させることができる。これら
２つの作用により、従来の回路では得られなかった良好
なデータ伝送が行われ、良好な出力波形が得られるとと
もにより高い動作周波数での動作が可能となる。
【００２７】なお、本例ではプロパゲーションディレイ
タイムを利用しているため、可能な動作であるが、第
１、第２のクロック信号間の遅延が大きすぎる場合は、
図３に示すデータ消失期間も長くなりすぎデータが消え
てしまう。これではクロックスキューを起こしたことと
なる。このため、第１、第２のクロック信号間の遅延は
周波数によらず、固定値をとることが望ましい。そのよ
うなディレイステージとしては例えば、図４に示すよう
なものを用いる。これは、トランジスタＱ１３、Ｑ１４
のエミッタを共通の電流供給回路９に接続し、それぞれ
のコレクタを抵抗Ｒ５、Ｒ６を介して電源端子ＶＣＣに
接続し、それぞれのベースに第２のクロック信号および
その反転信号を印加して差動回路としてある。トランジ
スタＱ１４のコレクタと抵抗Ｒ６との接続点はトランジ
スタＱ１５のベースに接続され、トランジスタＱ１５と
電流供給回路１０とのなす増幅回路（エミッタホロワ回
路）はこのコレクタと抵抗との接続点の状態を受けて端
子Ｃｉｎ１より第１のクロック信号として発生する。ま
た、トランジスタＱ１３のコレクタと抵抗Ｒ５との接続
点はトランジスタＱ１６のベースに接続され、トランジ
スタＱ１６と電流供給回路１１とのなす増幅回路（エミ
ッタホロワ回路）はこのコレクタと抵抗との接続点の状
態を受けて端子Ｃｉｎ１バーより第１のクロック信号の
反転信号を発生する。すなわち、第１、第２のクロック
信号間の遅延はこれら増幅回路の遅延を設定することに
より決める。
タイムを利用しているため、可能な動作であるが、第
１、第２のクロック信号間の遅延が大きすぎる場合は、
図３に示すデータ消失期間も長くなりすぎデータが消え
てしまう。これではクロックスキューを起こしたことと
なる。このため、第１、第２のクロック信号間の遅延は
周波数によらず、固定値をとることが望ましい。そのよ
うなディレイステージとしては例えば、図４に示すよう
なものを用いる。これは、トランジスタＱ１３、Ｑ１４
のエミッタを共通の電流供給回路９に接続し、それぞれ
のコレクタを抵抗Ｒ５、Ｒ６を介して電源端子ＶＣＣに
接続し、それぞれのベースに第２のクロック信号および
その反転信号を印加して差動回路としてある。トランジ
スタＱ１４のコレクタと抵抗Ｒ６との接続点はトランジ
スタＱ１５のベースに接続され、トランジスタＱ１５と
電流供給回路１０とのなす増幅回路（エミッタホロワ回
路）はこのコレクタと抵抗との接続点の状態を受けて端
子Ｃｉｎ１より第１のクロック信号として発生する。ま
た、トランジスタＱ１３のコレクタと抵抗Ｒ５との接続
点はトランジスタＱ１６のベースに接続され、トランジ
スタＱ１６と電流供給回路１１とのなす増幅回路（エミ
ッタホロワ回路）はこのコレクタと抵抗との接続点の状
態を受けて端子Ｃｉｎ１バーより第１のクロック信号の
反転信号を発生する。すなわち、第１、第２のクロック
信号間の遅延はこれら増幅回路の遅延を設定することに
より決める。
【００２８】次に図２の１／２分周回路についてのシミ
ュレーション結果を示す。また、比較のために、従来の
Ｄ型フリップフロップ回路を用いた１／２分周回路につ
いてもシミュレーションを行った。具体的には図５に示
すように図２の１／２分周回路においてトランジスタＱ
１０のコレクタを第３の差動回路３に代わり第２の差動
回路２に接続し、トランジスタＱ１１のコレクタを第２
差動回路２に代わり第３の差動回路３に接続し、端子Ｃ
ｉｎ２には第２のクロック信号に代わり第１のクロック
信号を印加するように変更を加えたものを従来のものと
して用いた。
ュレーション結果を示す。また、比較のために、従来の
Ｄ型フリップフロップ回路を用いた１／２分周回路につ
いてもシミュレーションを行った。具体的には図５に示
すように図２の１／２分周回路においてトランジスタＱ
１０のコレクタを第３の差動回路３に代わり第２の差動
回路２に接続し、トランジスタＱ１１のコレクタを第２
差動回路２に代わり第３の差動回路３に接続し、端子Ｃ
ｉｎ２には第２のクロック信号に代わり第１のクロック
信号を印加するように変更を加えたものを従来のものと
して用いた。
【００２９】図６、７は図２、図５の１／２分周回路を
１．２５ＧＨｚのクロック信号で動作させた場合のもの
である。図６の実線Ｖ［Ｍ１］は図２の端子Ｍ１の電圧
振幅を示し、一点鎖線Ｖ［ＣＩＮ１］は第１のクロック
信号を示し、破線Ｖ［ＣＩＮ２］は第２のクロック信号
を示してあり、破線Ｖ［Ｍ３］は図５の端子Ｍ３の振幅
電圧を示している。（以降の波形図においても同様の符
号は同様のものを示すものとする。）図７の実線Ｖ［Ｓ
１］は図２の端子Ｓ１の電圧振幅を示し、破線Ｖ［Ｓ
３］は図５の端子Ｓ３の電圧振幅を示している。これら
図６、７のシミュレーション結果から、本例が従来のも
のでは追随できない高周波数のクロック信号に対しても
十分動作することが理解できるであろう。すなわち、図
６の実線Ｖ［Ｍ１］および図７の実線Ｖ［Ｓ１］で示さ
れるように本例ではきれいな波形の出力が得られるのに
対し、図６の破線Ｖ［Ｍ３］および図７の破線Ｖ［Ｓ
３］に示されるように従来のものでは歪んだ波形とな
り、誤動作を起こしている。
１．２５ＧＨｚのクロック信号で動作させた場合のもの
である。図６の実線Ｖ［Ｍ１］は図２の端子Ｍ１の電圧
振幅を示し、一点鎖線Ｖ［ＣＩＮ１］は第１のクロック
信号を示し、破線Ｖ［ＣＩＮ２］は第２のクロック信号
を示してあり、破線Ｖ［Ｍ３］は図５の端子Ｍ３の振幅
電圧を示している。（以降の波形図においても同様の符
号は同様のものを示すものとする。）図７の実線Ｖ［Ｓ
１］は図２の端子Ｓ１の電圧振幅を示し、破線Ｖ［Ｓ
３］は図５の端子Ｓ３の電圧振幅を示している。これら
図６、７のシミュレーション結果から、本例が従来のも
のでは追随できない高周波数のクロック信号に対しても
十分動作することが理解できるであろう。すなわち、図
６の実線Ｖ［Ｍ１］および図７の実線Ｖ［Ｓ１］で示さ
れるように本例ではきれいな波形の出力が得られるのに
対し、図６の破線Ｖ［Ｍ３］および図７の破線Ｖ［Ｓ
３］に示されるように従来のものでは歪んだ波形とな
り、誤動作を起こしている。
【００３０】また、図８は１．１ＧＨｚのクロック信号
で動作させた場合を示してある。同図は、本例のものも
従来のものも同様にクロック信号に追随している場合の
比較であり、同図の結果から、本例のものの方がよりひ
ずみのないきれいな波形の出力を得られることが示され
た。
で動作させた場合を示してある。同図は、本例のものも
従来のものも同様にクロック信号に追随している場合の
比較であり、同図の結果から、本例のものの方がよりひ
ずみのないきれいな波形の出力を得られることが示され
た。
【００３１】また、図９は１．４ＧＨｚのクロック信号
で動作させた場合を示してあり、同図に示されるように
この場合、本例の回路もクロック信号に追随できない。
で動作させた場合を示してあり、同図に示されるように
この場合、本例の回路もクロック信号に追随できない。
【００３２】以上のシミュレーションでは、第１の電流
供給回路５、第２の電流供給回路６がそれぞれの差動回
路に供給する電流値を等しく５０μＡとして得られた結
果である。次に第１の電流供給回路５の電流値を５０μ
Ａ、第２の電流供給回路の電流値を３０μＡとして１．
４ＧＨｚのクロック信号で動作させた場合についてシミ
ュレーションを行った、その結果図１０に示すように
１．４ＧＨｚのクロック信号でも動作することが示され
た。
供給回路５、第２の電流供給回路６がそれぞれの差動回
路に供給する電流値を等しく５０μＡとして得られた結
果である。次に第１の電流供給回路５の電流値を５０μ
Ａ、第２の電流供給回路の電流値を３０μＡとして１．
４ＧＨｚのクロック信号で動作させた場合についてシミ
ュレーションを行った、その結果図１０に示すように
１．４ＧＨｚのクロック信号でも動作することが示され
た。
【００３３】すなわち、本発明は第１の電流供給回路
５、第２の電流供給回路６の電流値を同じくするものに
限るものではない。データ書込のように反転動作を伴わ
ないデータ保持にはデータ消失がない程度の少ない電流
値ですむことから、第２の電流供給回路６の電流値を第
１の電流供給回路５の電流値より少なくすることによ
り、動作周波数を上げ、しかも消費電流を少なくするこ
とができる。図１０の場合、電流値を２０％減らせるこ
とができる。また、全体の消費電流を変えず第１の電流
供給回路５の電流値を第２の電流供給回路のそれより大
きくした場合のシミュレーションを行ったところ、図１
１に示すように１．４ＧＨｚのクロック信号に対しも動
作することが示された。この場合、低消費電流化したも
のと比べて高い振幅電圧を得ることができる点では優れ
る。なお、図１１に示したものでは、第１の電流供給回
路５の電流値を６０μＡ、第２の電流供給回路の電流値
を４０μＡとしてシミュレーションを行った。
５、第２の電流供給回路６の電流値を同じくするものに
限るものではない。データ書込のように反転動作を伴わ
ないデータ保持にはデータ消失がない程度の少ない電流
値ですむことから、第２の電流供給回路６の電流値を第
１の電流供給回路５の電流値より少なくすることによ
り、動作周波数を上げ、しかも消費電流を少なくするこ
とができる。図１０の場合、電流値を２０％減らせるこ
とができる。また、全体の消費電流を変えず第１の電流
供給回路５の電流値を第２の電流供給回路のそれより大
きくした場合のシミュレーションを行ったところ、図１
１に示すように１．４ＧＨｚのクロック信号に対しも動
作することが示された。この場合、低消費電流化したも
のと比べて高い振幅電圧を得ることができる点では優れ
る。なお、図１１に示したものでは、第１の電流供給回
路５の電流値を６０μＡ、第２の電流供給回路の電流値
を４０μＡとしてシミュレーションを行った。
【００３４】以上のように本例において、第１の電流供
給回路５、第２の電流供給回路６から各差動回路へ供給
される電流値について、第１の電流供給回路５の電流値
より第２の電流供給回路６の電流値を小さく設定するこ
とにより、動作周波数の向上、消費電流値の削減を促す
ことができる。なお、以上のシミュレーションの条件下
では、第２のクロック信号に対する第１のクロック信号
の遅延は、位相の遅れで言えば４０度〜１２０度の遅延
が設定可能で、好ましくは６０度〜９０度であった。
給回路５、第２の電流供給回路６から各差動回路へ供給
される電流値について、第１の電流供給回路５の電流値
より第２の電流供給回路６の電流値を小さく設定するこ
とにより、動作周波数の向上、消費電流値の削減を促す
ことができる。なお、以上のシミュレーションの条件下
では、第２のクロック信号に対する第１のクロック信号
の遅延は、位相の遅れで言えば４０度〜１２０度の遅延
が設定可能で、好ましくは６０度〜９０度であった。
【００３５】次に本発明の他の実施例について述べる。
【００３６】上記一実施例のＤ型フリップフロップ回路
は図１２に示すように一部変更を加えても良い。同図に
おいて図２と同じ符号は同じ構成要素を示している。こ
の第二実施例は、第１の差動回路１と第２の差動回路と
の間にエミッタホロワ回路１２、１３を設け、第３の差
動回路３と第４の差動回路４との間にエミッタホロワ回
路１４、１５を設けてある。すなわち、図２のものにお
いて端子Ｓ１、Ｓ２の信号を用いる後段回路によっては
大きな振幅の信号を必要な場合があるが、あまりに大き
な振幅の信号とすると電流値が過大になり、これを受け
るトランジスタのコレクタ電圧ＶCEよりベース電圧ＶBE
が高くなって動作停止が起こるおそれがあり、あまり振
幅を大きくできなかったが、本例はそのような場合に対
応するようにエミッタホロワ回路１２〜１５を設けてあ
る。エミッタホロワ回路１２はトランジスタＱ１７と電
流供給回路１６とからなり、トランジスタＱ１７のベー
スはトランジスタＱ１のコレクタに接続され、コレクタ
は電源端子ＶＣＣに接続され、エミッタは電流供給回路
１６に接続されるとともに、トランジスタＱ４のベース
に接続されている。エミッタホロワ回路１３はトランジ
スタＱ１８と電流供給回路１７とからなり、トランジス
タＱ１８のベースはトランジスタＱ２のコレクタに接続
され、コレクタは電源端子ＶＣＣに接続され、エミッタ
は電流供給回路１７に接続されるとともに、トランジス
タＱ３のベースに接続されている。すなわち、トランジ
スタＱ３のコレクタから、トランジスタＱ１のコレク
タ、トランジスタＱ１７のベースエミッタ、トランジス
タＱ４のベースへの経路と、トランジスタＱ４のコレク
タから、トランジスタＱ２のコレクタ、トランジスタＱ
１８のベースエミッタ、トランジスタＱ３のベースへの
経路とによりデータ保持が行われる。このようにそれぞ
れの保持経路内にエミッタホロワ回路を含むため、第１
の差動回路１と第２の差動回路２との間でベース電圧Ｖ
BE一段分の電圧が降下でき、上記のような不具合をなく
せる。また、第３の差動回路への出力はトランジスタＱ
１７と電流供給回路１６との接続点、トランジスタＱ１
８と電流供給回路１７との接続点から送られる。エミッ
タホロワ回路１４、１５についてもそれぞれトランジス
タＱ１９、Ｑ２０、電流供給回路１８、１９からなり、
同様の接続関係のものである。本例の動作については特
に詳しく述べないが、上記実施例とほぼ同様の作用、効
果を示すものである。また、エミッタホロワ回路１２〜
１５を設けたので、後段回路に大きな振幅の出力を送る
ことができる。
は図１２に示すように一部変更を加えても良い。同図に
おいて図２と同じ符号は同じ構成要素を示している。こ
の第二実施例は、第１の差動回路１と第２の差動回路と
の間にエミッタホロワ回路１２、１３を設け、第３の差
動回路３と第４の差動回路４との間にエミッタホロワ回
路１４、１５を設けてある。すなわち、図２のものにお
いて端子Ｓ１、Ｓ２の信号を用いる後段回路によっては
大きな振幅の信号を必要な場合があるが、あまりに大き
な振幅の信号とすると電流値が過大になり、これを受け
るトランジスタのコレクタ電圧ＶCEよりベース電圧ＶBE
が高くなって動作停止が起こるおそれがあり、あまり振
幅を大きくできなかったが、本例はそのような場合に対
応するようにエミッタホロワ回路１２〜１５を設けてあ
る。エミッタホロワ回路１２はトランジスタＱ１７と電
流供給回路１６とからなり、トランジスタＱ１７のベー
スはトランジスタＱ１のコレクタに接続され、コレクタ
は電源端子ＶＣＣに接続され、エミッタは電流供給回路
１６に接続されるとともに、トランジスタＱ４のベース
に接続されている。エミッタホロワ回路１３はトランジ
スタＱ１８と電流供給回路１７とからなり、トランジス
タＱ１８のベースはトランジスタＱ２のコレクタに接続
され、コレクタは電源端子ＶＣＣに接続され、エミッタ
は電流供給回路１７に接続されるとともに、トランジス
タＱ３のベースに接続されている。すなわち、トランジ
スタＱ３のコレクタから、トランジスタＱ１のコレク
タ、トランジスタＱ１７のベースエミッタ、トランジス
タＱ４のベースへの経路と、トランジスタＱ４のコレク
タから、トランジスタＱ２のコレクタ、トランジスタＱ
１８のベースエミッタ、トランジスタＱ３のベースへの
経路とによりデータ保持が行われる。このようにそれぞ
れの保持経路内にエミッタホロワ回路を含むため、第１
の差動回路１と第２の差動回路２との間でベース電圧Ｖ
BE一段分の電圧が降下でき、上記のような不具合をなく
せる。また、第３の差動回路への出力はトランジスタＱ
１７と電流供給回路１６との接続点、トランジスタＱ１
８と電流供給回路１７との接続点から送られる。エミッ
タホロワ回路１４、１５についてもそれぞれトランジス
タＱ１９、Ｑ２０、電流供給回路１８、１９からなり、
同様の接続関係のものである。本例の動作については特
に詳しく述べないが、上記実施例とほぼ同様の作用、効
果を示すものである。また、エミッタホロワ回路１２〜
１５を設けたので、後段回路に大きな振幅の出力を送る
ことができる。
【００３７】また、上記各実施例ではマスター回路のデ
ータ入力端子を２つ（但し、他方を基準入力または一方
の入力データの反転信号）としたが、本発明はこれに限
るものではない。例えばワイヤート゛ＯＲゲート等を動
作させるため、図１３に示すようにトランジスタＱ１に
並列にトランジスタＱ２１を設け、データ入力端子Ｄｉ
ｎ２を設けても良い。
ータ入力端子を２つ（但し、他方を基準入力または一方
の入力データの反転信号）としたが、本発明はこれに限
るものではない。例えばワイヤート゛ＯＲゲート等を動
作させるため、図１３に示すようにトランジスタＱ１に
並列にトランジスタＱ２１を設け、データ入力端子Ｄｉ
ｎ２を設けても良い。
【００３８】また、上記各実施例では何れもｎｐｎ型バ
イポーラトランジスタで構成したが、本発明はこれに限
らず、ｐｎｐ型バイポーラトランジスタで構成してもよ
い。例えば図２のＤ型フリップフロップ回路に適用した
ものでは図１４に示すようになる。この場合、同様の接
続関係で電源、電流源の極性が反転したものとなる。な
お、同図において１４１〜１４４は第１〜第４の差動回
路、１４５、１４６はそれぞれ第１、第２の電流供給回
路であり、１４７、１４８は第１、第２のスイッチング
回路である。なお、データ入力端子Ｄｉｎ、クロック端
子Ｃｉｎ１、出力端子ＯＵＴ等については図２に示した
ものと同じ符号で示してある。また、本発明はバイポー
ラトランジスタに変えてＭＯＳトランジスタを用いても
構成できる。例えば、ＮチャネルＭＯＳトランジスタで
構成した場合、図１５に示すようになる。同図において
１５１〜１５４は第１〜第４の差動回路、１５５、１５
６はそれぞれ第１、第２の電流供給回路であり、１５
７、１５８は第１、第２のスイッチング回路である。な
お、データ入力端子Ｄｉｎ、クロック端子Ｃｉｎ１、出
力端子ＯＵＴ等については図２に示したものと同じ符号
で示してある。なお、図１５に示すＭＯＳトランジスタ
構成のものにおいても、ＮチャネルＭＯＳトランジスタ
に代わってＰチャネルＭＯＳトランジスタを用いて構成
することができる。これについて特にその一例を図示し
ないが、上述したバイポーラトランジスタの場合と同様
に、ＮチャネルＭＯＳトランジスタで構成したものと同
様の接続関係で電源、電流源の極性が反転したものとな
る。
イポーラトランジスタで構成したが、本発明はこれに限
らず、ｐｎｐ型バイポーラトランジスタで構成してもよ
い。例えば図２のＤ型フリップフロップ回路に適用した
ものでは図１４に示すようになる。この場合、同様の接
続関係で電源、電流源の極性が反転したものとなる。な
お、同図において１４１〜１４４は第１〜第４の差動回
路、１４５、１４６はそれぞれ第１、第２の電流供給回
路であり、１４７、１４８は第１、第２のスイッチング
回路である。なお、データ入力端子Ｄｉｎ、クロック端
子Ｃｉｎ１、出力端子ＯＵＴ等については図２に示した
ものと同じ符号で示してある。また、本発明はバイポー
ラトランジスタに変えてＭＯＳトランジスタを用いても
構成できる。例えば、ＮチャネルＭＯＳトランジスタで
構成した場合、図１５に示すようになる。同図において
１５１〜１５４は第１〜第４の差動回路、１５５、１５
６はそれぞれ第１、第２の電流供給回路であり、１５
７、１５８は第１、第２のスイッチング回路である。な
お、データ入力端子Ｄｉｎ、クロック端子Ｃｉｎ１、出
力端子ＯＵＴ等については図２に示したものと同じ符号
で示してある。なお、図１５に示すＭＯＳトランジスタ
構成のものにおいても、ＮチャネルＭＯＳトランジスタ
に代わってＰチャネルＭＯＳトランジスタを用いて構成
することができる。これについて特にその一例を図示し
ないが、上述したバイポーラトランジスタの場合と同様
に、ＮチャネルＭＯＳトランジスタで構成したものと同
様の接続関係で電源、電流源の極性が反転したものとな
る。
【００３９】
【発明の効果】本発明によれば、マスター回路およびス
レーブ回路のそれぞれのデータ入力用（第１の差動回
路、第３の差動回路）、データ保持用（第２の差動回
路、第４の差動回路）の２つの差動回路への電流供給源
を分け、第１、第２のクロック信号により別々に電流供
給タイミングを制御することとし、第１のクロック信号
に第２のクロック信号に対する所定の遅延をもたせるこ
とにより、データ入力用、データ保持用の差動回路の動
作タイミングを最適化した。このため、動作周波数、高
周波数動作時の波形およびデータ伝送能力の面で著しい
効果が得られる。加えて第１の差動回路及び第３の差動
回路、第２の差動回路及び第４の差動回路のそれぞれに
供給される電流値を前者に比べて後者を小さく設定する
ことにより、さらなる動作周波数の向上、低消費電流化
を進めることが可能となる。
レーブ回路のそれぞれのデータ入力用（第１の差動回
路、第３の差動回路）、データ保持用（第２の差動回
路、第４の差動回路）の２つの差動回路への電流供給源
を分け、第１、第２のクロック信号により別々に電流供
給タイミングを制御することとし、第１のクロック信号
に第２のクロック信号に対する所定の遅延をもたせるこ
とにより、データ入力用、データ保持用の差動回路の動
作タイミングを最適化した。このため、動作周波数、高
周波数動作時の波形およびデータ伝送能力の面で著しい
効果が得られる。加えて第１の差動回路及び第３の差動
回路、第２の差動回路及び第４の差動回路のそれぞれに
供給される電流値を前者に比べて後者を小さく設定する
ことにより、さらなる動作周波数の向上、低消費電流化
を進めることが可能となる。
【図１】本発明の一実施例のＤ型フリップフロップ回路
の構成を示す説明図。
の構成を示す説明図。
【図２】図１の動作説明のための説明図。
【図３】図２の動作説明のためのタイミングチャート。
【図４】図１の動作説明のための説明図。
【図５】図２に示した１／２分周回路に従来技術を適用
したものの構成を示す説明図。
したものの構成を示す説明図。
【図６】図２および図５の動作説明のための波形図。
【図７】図２および図５の動作説明のための波形図。
【図８】図２および図５の動作説明のための波形図。
【図９】図２の動作説明のための波形図。
【図１０】図２の動作説明のための波形図。
【図１１】図２の動作説明のための波形図。
【図１２】本発明の第二実施例のＤ型フリップフロップ
回路の構成を示す説明図。
回路の構成を示す説明図。
【図１３】本発明のさらなる構成変更例を示す説明図。
【図１４】本発明のさらなる構成変更例を示す説明図。
【図１５】本発明のさらなる構成変更例を示す説明図。
【図１６】従来のＤ型フリップフロップ回路の構成を示
す説明図。
す説明図。
１〜４ 第１〜第４の差動回路 Ｍ マスター回路 Ｓ スレーブ回路 ５、６ 第１、第２の電流供給回路 ７、８ 第１、第２のスイッチング回路 １２、１３ エミッタホロワ回路（第１のエミッタ
ホロワ回路） １４、１５ エミッタホロワ回路（第２のエミッタ
ホロワ回路） １４１〜１４４ 第１〜第４の差動回路 １４５、１４６ 第１、第２の電流供給回路 １４７、１４８ 第１、第２のスイッチング回路 １５１〜１５４ 第１〜第４の差動回路 １５５、１５６ 第１、第２の電流供給回路 １５７、１５８ 第１、第２のスイッチング回路
ホロワ回路） １４、１５ エミッタホロワ回路（第２のエミッタ
ホロワ回路） １４１〜１４４ 第１〜第４の差動回路 １４５、１４６ 第１、第２の電流供給回路 １４７、１４８ 第１、第２のスイッチング回路 １５１〜１５４ 第１〜第４の差動回路 １５５、１５６ 第１、第２の電流供給回路 １５７、１５８ 第１、第２のスイッチング回路
Claims (4)
- 【請求項１】 入力データに対応した出力データを発生
する第１の差動回路と、上記第１の差動回路よりの上記
出力データを保持および出力する第２の差動回路とを有
するマスター回路と、 上記マスター回路の上記第２の差動回路からの上記出力
データに対応する第２の出力データを発生する第３の差
動回路と、上記第３の差動回路よりの上記第２の出力デ
ータを保持および出力する第４の差動回路とからなるス
レーブ回路と、 上記第１の差動回路および上記第３の差動回路に第１の
電流を供給するための第１の電流供給回路と、 上記第２の差動回路および上記第４の差動回路に第２の
電流を供給するための第２の電流供給回路と、 第１のクロック信号によって上記第１の差動回路と上記
第３の差動回路とを交互に上記第１の電流供給回路に接
続する第１のスイッチング回路と、 第２のクロック信号によって上記第２の差動回路と上記
第４の差動回路とを交互に上記第２の電流供給回路に接
続する第２のスイッチング回路とを具備し、第１のクロ
ック信号は第２のクロック信号に対して所定の遅延を有
することを特徴とするＤ型フリップフロップ回路。 - 【請求項２】 上記第２の電流の値は上記第１の電流の
値より小さいことを特徴とする請求項１記載のＤ型フリ
ップフロップ回路。 - 【請求項３】 上記第２のスイッチング回路は、上記第
２のクロック信号に従い、上記第１の差動回路または上
記第３の差動回路への電流供給の停止に先行して上記第
２の差動回路または上記第４の差動回路への電流供給を
開始せしめ、上記第１の差動回路または上記第３の差動
回路への電流供給の開始に先行して上記第２の差動回路
または上記第４の差動回路への電流供給を停止せしめる
ことを特徴とする請求項１記載のＤ型フリップフロップ
回路。 - 【請求項４】 上記第１の差動回路の出力端子と上記第
２の差動回路の入力端子との間および上記第３の差動回
路の出力端子と上記第４の差動回路の入力端子との間に
それぞれ第１、第２のエミッタホロワ回路を設け、上記
第１のエミッタホロワ回路を介した信号を上記第２の差
動回路の入力端子に入力し、上記第２のエミッタホロワ
回路を介した信号を出力することを特徴とする請求項１
記載のＤ型フリップフロップ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10853697A JP3508085B2 (ja) | 1997-04-25 | 1997-04-25 | Ｄ型フリップフロップ回路 |
| US09/061,528 US6218878B1 (en) | 1997-01-25 | 1998-04-16 | D-type flip-flop circiut |
| EP98107134A EP0874459A3 (en) | 1997-04-25 | 1998-04-20 | D-type flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10853697A JP3508085B2 (ja) | 1997-04-25 | 1997-04-25 | Ｄ型フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10303707A true JPH10303707A (ja) | 1998-11-13 |
| JP3508085B2 JP3508085B2 (ja) | 2004-03-22 |
Family
ID=14487305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10853697A Expired - Fee Related JP3508085B2 (ja) | 1997-01-25 | 1997-04-25 | Ｄ型フリップフロップ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6218878B1 (ja) |
| EP (1) | EP0874459A3 (ja) |
| JP (1) | JP3508085B2 (ja) |
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| US6424194B1 (en) * | 1999-06-28 | 2002-07-23 | Broadcom Corporation | Current-controlled CMOS logic family |
| DE10038905C2 (de) * | 2000-08-09 | 2003-04-17 | Atmel Germany Gmbh | Verfahren zur Erhöhung der Grenzfrequenz bei Flip-Flops |
| US6538486B1 (en) * | 2000-10-11 | 2003-03-25 | Lucent Technologies Inc. | Latch chain having improved sensitivity |
| US7239636B2 (en) | 2001-07-23 | 2007-07-03 | Broadcom Corporation | Multiple virtual channels for use in network devices |
| US6501314B1 (en) * | 2002-03-06 | 2002-12-31 | Teradyne, Inc. | Programmable differential D flip-flop |
| US7295555B2 (en) | 2002-03-08 | 2007-11-13 | Broadcom Corporation | System and method for identifying upper layer protocol message boundaries |
| JP2004040301A (ja) * | 2002-07-01 | 2004-02-05 | Nec Corp | スタティック型フリップフロップ回路 |
| US6744283B2 (en) * | 2002-08-12 | 2004-06-01 | Sun Microsystems, Inc. | Clocked half-rail differential logic with sense amplifier |
| US7411959B2 (en) | 2002-08-30 | 2008-08-12 | Broadcom Corporation | System and method for handling out-of-order frames |
| US7934021B2 (en) | 2002-08-29 | 2011-04-26 | Broadcom Corporation | System and method for network interfacing |
| US7346701B2 (en) | 2002-08-30 | 2008-03-18 | Broadcom Corporation | System and method for TCP offload |
| US7313623B2 (en) | 2002-08-30 | 2007-12-25 | Broadcom Corporation | System and method for TCP/IP offload independent of bandwidth delay product |
| US8180928B2 (en) | 2002-08-30 | 2012-05-15 | Broadcom Corporation | Method and system for supporting read operations with CRC for iSCSI and iSCSI chimney |
| DE102004009283B4 (de) * | 2004-02-26 | 2006-04-20 | Infineon Technologies Ag | Flip-Flop-Schaltungsanordnung und Verfahren zur Verarbeitung eines Signals |
| US7161395B2 (en) * | 2004-06-24 | 2007-01-09 | Stmicroelectronics, Inc. | Static frequency divider with low power supply |
| US7230459B2 (en) * | 2004-06-30 | 2007-06-12 | Stmicroelectronics, Inc. | Static frequency divider for microwave applications |
| US7705650B2 (en) * | 2007-08-14 | 2010-04-27 | Sony Corporation | System and method for effectively implementing an IQ generator |
| WO2011036212A1 (en) * | 2009-09-24 | 2011-03-31 | Technische Universität Dresden | Static frequency divider circuitry |
| JP6036686B2 (ja) * | 2011-04-11 | 2016-11-30 | 日本電気株式会社 | 半導体集積回路 |
| RU2693301C9 (ru) * | 2018-10-16 | 2020-03-11 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Триггерный синхронный D триггер на полевых транзисторах |
| RU2693320C1 (ru) * | 2018-11-21 | 2019-07-02 | Федеральное государственное учреждение "Федеральный исследовательский центр "Информатика и управление" Российской академии наук" (ФИЦ ИУ РАН) | Самосинхронный динамический однотактный d-триггер с нулевым спейсером |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2821231C2 (de) * | 1978-05-16 | 1980-01-24 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Master-Slave-Flipflop in Stromschalter-Technik |
| JPS5925421A (ja) * | 1982-08-03 | 1984-02-09 | Toshiba Corp | 同期式論理回路 |
| US4692641A (en) * | 1986-02-13 | 1987-09-08 | Burr-Brown Corporation | Level shifting circuitry for serial-to-parallel converter |
| JPH02292910A (ja) * | 1989-05-02 | 1990-12-04 | Sumitomo Electric Ind Ltd | マスタ・スレーブ型フリップ・フロップ回路 |
| US5172011A (en) * | 1989-06-30 | 1992-12-15 | Digital Equipment Corporation | Latch circuit and method with complementary clocking and level sensitive scan capability |
| US5239206A (en) * | 1990-03-06 | 1993-08-24 | Advanced Micro Devices, Inc. | Synchronous circuit with clock skew compensating function and circuits utilizing same |
| JP2747467B2 (ja) * | 1991-08-19 | 1998-05-06 | 日本電信電話株式会社 | スタティック型フリップフロップ回路 |
| JP2693329B2 (ja) * | 1991-10-15 | 1997-12-24 | 日本電信電話株式会社 | スタティック型フリップフロップ回路 |
| JP3539509B2 (ja) * | 1994-03-15 | 2004-07-07 | 株式会社ルネサステクノロジ | 電流切換型論理回路 |
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1997
- 1997-04-25 JP JP10853697A patent/JP3508085B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-16 US US09/061,528 patent/US6218878B1/en not_active Expired - Fee Related
- 1998-04-20 EP EP98107134A patent/EP0874459A3/en not_active Withdrawn
Also Published As
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|---|---|
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| EP0874459A3 (en) | 2001-02-14 |
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