JPH10313238A - 時間的に相互にずれた２つの信号を形成するための回路装置 - Google Patents
時間的に相互にずれた２つの信号を形成するための回路装置Info
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- JPH10313238A JPH10313238A JP10078974A JP7897498A JPH10313238A JP H10313238 A JPH10313238 A JP H10313238A JP 10078974 A JP10078974 A JP 10078974A JP 7897498 A JP7897498 A JP 7897498A JP H10313238 A JPH10313238 A JP H10313238A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Measurement Of Unknown Time Intervals (AREA)
- Manipulation Of Pulses (AREA)
- Measuring Phase Differences (AREA)
Abstract
(57)【要約】
【課題】 回路装置の２つの出力側に出力される信号間
の実際の時間ずれを正確に検出することができるように
構成する。 【解決手段】 インバータ（３）は制御可能なインバー
タであり、該インバータは切替信号（Ｉ）によって、反
転状態と非反転状態との間で切り替えることができるよ
うに構成する。
の実際の時間ずれを正確に検出することができるように
構成する。 【解決手段】 インバータ（３）は制御可能なインバー
タであり、該インバータは切替信号（Ｉ）によって、反
転状態と非反転状態との間で切り替えることができるよ
うに構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、時間的に相互にず
れた２つの信号をクロック信号から形成し、当該２つの
信号間の時間ずれに依存する測定信号を形成するための
回路装置であって、１つの入力側と、第１および第２の
出力側と、インバータと、ＮＡＮＤゲートとを有し、前
記１つの入力側にはクロック信号が印加され、前記第１
の出力側からは、クロック信号から形成された遅延され
ない信号が送出され、前記第２の出力側からは、クロッ
ク信号から形成され、かつ前記遅延されない信号に対し
て遅延された信号が送出され、前記インバータは、回路
装置の第１の入力側と第１の出力側との間に挿入接続さ
れており、前記ＮＡＮＤゲートは、一方の入力側で遅延
された信号を受け取り、他方の入力側でインバータの出
力信号を受け取り、遅延されない信号と遅延された信号
との間の時間ずれに依存する測定信号を出力する形式の
回路装置に関する。
れた２つの信号をクロック信号から形成し、当該２つの
信号間の時間ずれに依存する測定信号を形成するための
回路装置であって、１つの入力側と、第１および第２の
出力側と、インバータと、ＮＡＮＤゲートとを有し、前
記１つの入力側にはクロック信号が印加され、前記第１
の出力側からは、クロック信号から形成された遅延され
ない信号が送出され、前記第２の出力側からは、クロッ
ク信号から形成され、かつ前記遅延されない信号に対し
て遅延された信号が送出され、前記インバータは、回路
装置の第１の入力側と第１の出力側との間に挿入接続さ
れており、前記ＮＡＮＤゲートは、一方の入力側で遅延
された信号を受け取り、他方の入力側でインバータの出
力信号を受け取り、遅延されない信号と遅延された信号
との間の時間ずれに依存する測定信号を出力する形式の
回路装置に関する。
【０００２】
【従来の技術】この種の回路装置では、遅延しない信号
を形成するために用いるクロック信号を反転するインバ
ータが必要である。なぜなら、ＮＡＮＤゲートが２つの
信号間の時間ずれを測定するのに適した測定信号を形成
するのは、このＮＡＮＤゲートに供給される２つの信号
の一方が反転されている場合だけだからである。しか
し、遅延されない信号が遅延された信号に対して反転さ
れないようにするために、この形式の公知の回路装置で
は、インバータに第２のインバータが後置接続されてお
り、第２のインバータが遅延されない信号を反転して再
び元に戻す。しかしこのことによって、測定信号から検
出された時間ずれが、回路装置の２つの出力側に出力さ
れる信号間の実際の時間ずれに一致しなくなるという問
題が生じる。このことの原因は、各インバータが固有の
内部遅延を有しており、この内部遅延が反転される信号
に付加されるが、第２のインバータにより付加された内
部遅延はＮＡＮＤゲートによって検出されないためであ
る。なぜなら、第２のインバータは、反転されたクロッ
ク信号がＮＡＮＤゲートへ分岐する回路点の後に接続さ
れているからである。従って、回路装置の出力側に発生
する２つの信号間の実際の時間ずれについては不確定性
が存在し、この不確定性は公知の回路装置によって除去
することはできない。この欠点は、２つの信号間の時間
ずれが非常に小さくかつ正確に定義されていてこの時間
ずれを測定すべき場合にはゆゆしい問題となる。
を形成するために用いるクロック信号を反転するインバ
ータが必要である。なぜなら、ＮＡＮＤゲートが２つの
信号間の時間ずれを測定するのに適した測定信号を形成
するのは、このＮＡＮＤゲートに供給される２つの信号
の一方が反転されている場合だけだからである。しか
し、遅延されない信号が遅延された信号に対して反転さ
れないようにするために、この形式の公知の回路装置で
は、インバータに第２のインバータが後置接続されてお
り、第２のインバータが遅延されない信号を反転して再
び元に戻す。しかしこのことによって、測定信号から検
出された時間ずれが、回路装置の２つの出力側に出力さ
れる信号間の実際の時間ずれに一致しなくなるという問
題が生じる。このことの原因は、各インバータが固有の
内部遅延を有しており、この内部遅延が反転される信号
に付加されるが、第２のインバータにより付加された内
部遅延はＮＡＮＤゲートによって検出されないためであ
る。なぜなら、第２のインバータは、反転されたクロッ
ク信号がＮＡＮＤゲートへ分岐する回路点の後に接続さ
れているからである。従って、回路装置の出力側に発生
する２つの信号間の実際の時間ずれについては不確定性
が存在し、この不確定性は公知の回路装置によって除去
することはできない。この欠点は、２つの信号間の時間
ずれが非常に小さくかつ正確に定義されていてこの時間
ずれを測定すべき場合にはゆゆしい問題となる。
【０００３】
【課題を解決するための手段】本発明の課題は、冒頭に
述べた形式の回路装置によって、回路装置の２つの出力
側に出力される信号間の実際の時間ずれを正確に検出す
ることができるように構成することである。
述べた形式の回路装置によって、回路装置の２つの出力
側に出力される信号間の実際の時間ずれを正確に検出す
ることができるように構成することである。
【０００４】
【課題を解決するための手段】この課題は本発明によ
り、インバータは制御可能なインバータであり、該イン
バータは切替信号によって、反転状態と非反転状態との
間で切り替えることができるように構成して解決され
る。
り、インバータは制御可能なインバータであり、該イン
バータは切替信号によって、反転状態と非反転状態との
間で切り替えることができるように構成して解決され
る。
【０００５】
【発明の実施の形態】本発明で使用される制御可能はイ
ンバータは、これまで使用されていた第２のインバータ
を不要のものにする。これにより第２のインバータの固
有内部遅延が測定に入り込みことがない。制御可能なイ
ンバータの一方の入力側に印加される２進切替信号によ
って、回路装置は使用フェーズと測定フェーズとの間で
切り替えられる。測定フェーズでは、制御可能なインバ
ータがＮＡＮＤゲートの測定機能に対して必要なタス
ク、すなわち回路装置の入力側に印加されるクロック信
号の反転を行い、使用フェーズではこの信号は反転なし
で制御可能なインバータを通過し、遅延されない信号と
して遅延された信号と共に使用することができる。従っ
て両方のフェーズとも、回路装置の入力側に印加される
クロック信号は回路装置の第１の出力側に達する前に制
御可能なインバータを通過し、このインバータは両方の
フェーズでクロック信号に同じ固有内部遅延を付加する
ことになる。従ってＮＡＮＤゲートは各測定フェーズで
測定信号を送出する。この測定信号は各使用フェーズに
おいて回路装置の２つの出力側に出力される信号間の実
際の時間ずれに相当し、２つの信号が回路装置の両方の
出力側に達する前に通過するアクティブな構成素子全体
の遅延が考慮される。
ンバータは、これまで使用されていた第２のインバータ
を不要のものにする。これにより第２のインバータの固
有内部遅延が測定に入り込みことがない。制御可能なイ
ンバータの一方の入力側に印加される２進切替信号によ
って、回路装置は使用フェーズと測定フェーズとの間で
切り替えられる。測定フェーズでは、制御可能なインバ
ータがＮＡＮＤゲートの測定機能に対して必要なタス
ク、すなわち回路装置の入力側に印加されるクロック信
号の反転を行い、使用フェーズではこの信号は反転なし
で制御可能なインバータを通過し、遅延されない信号と
して遅延された信号と共に使用することができる。従っ
て両方のフェーズとも、回路装置の入力側に印加される
クロック信号は回路装置の第１の出力側に達する前に制
御可能なインバータを通過し、このインバータは両方の
フェーズでクロック信号に同じ固有内部遅延を付加する
ことになる。従ってＮＡＮＤゲートは各測定フェーズで
測定信号を送出する。この測定信号は各使用フェーズに
おいて回路装置の２つの出力側に出力される信号間の実
際の時間ずれに相当し、２つの信号が回路装置の両方の
出力側に達する前に通過するアクティブな構成素子全体
の遅延が考慮される。
【０００６】本発明の有利な構成および発展形態は従属
請求項に示されている。
請求項に示されている。
【０００７】
【実施例】図１に示された回路装置は、第１の入力側１
と第２の入力側２を有する。第１の入力側には所定のク
ロック周波数のクロック信号Ｔが供給され、第２の入力
側には２進切替信号Ｉが供給される。回路装置の第１の
入力側はＸＯＲゲート３の第１の入力側と接続されてお
り、回路装置の第２の入力側はＸＯＲゲート３の第２の
入力側と接続されている。ＸＯＲゲートの出力側は回路
装置の第１の出力側４と接続されている。ＸＯＲゲート
３は、切替信号Ｉにより制御可能な、クロック信号Ｔに
対するインバータを形成する。このインバータは状態
“反転”（Ｉ＝１に対して）と“非反転”（Ｉ＝０に対
して）の間で切り替えることができる。ＸＯＲゲート３
は、切替信号Ｉの論理値に依存しない比較的小さな大き
さの固有内部遅延の原因となる。従ってＩ＝０に対する
クロック信号Ｔは、Ｉ＝１に対するクロック信号と同じ
時間を必要とする。クロック信号Ｔは、第１の入力側１
とＸＯＲゲート３との接続点から第２の回路分岐へ導か
れ、第２の回路分岐では遅延素子５に供給される。クロ
ック信号Ｔはこの遅延素子を介して遅延された形態で回
路装置の第２の出力側６に達する。遅延素子５による遅
延は制御信号Ｓによって調整することができる。この制
御信号Ｓは遅延素子５に遅延制御回路７から供給され
る。この遅延は、ＸＯＲゲート３に起因する固有内部遅
延よりも大きく、従って遅延素子５の出力信号はＸＯＲ
ゲート３の出力信号に対して遅延時間Δｔだけ遅れてい
る。以下の説明で、回路装置の第１の出力側４に発生す
る信号を遅延されない信号Ｕとし、回路装置の第２の出
力側６に発生する信号を遅延された信号Ｖとする。従っ
て同じクロック信号Ｔから導出された信号ＵとＶは相互
に時間的にずれており、その時間ずれは遅延時間Δｔと
同じである。
と第２の入力側２を有する。第１の入力側には所定のク
ロック周波数のクロック信号Ｔが供給され、第２の入力
側には２進切替信号Ｉが供給される。回路装置の第１の
入力側はＸＯＲゲート３の第１の入力側と接続されてお
り、回路装置の第２の入力側はＸＯＲゲート３の第２の
入力側と接続されている。ＸＯＲゲートの出力側は回路
装置の第１の出力側４と接続されている。ＸＯＲゲート
３は、切替信号Ｉにより制御可能な、クロック信号Ｔに
対するインバータを形成する。このインバータは状態
“反転”（Ｉ＝１に対して）と“非反転”（Ｉ＝０に対
して）の間で切り替えることができる。ＸＯＲゲート３
は、切替信号Ｉの論理値に依存しない比較的小さな大き
さの固有内部遅延の原因となる。従ってＩ＝０に対する
クロック信号Ｔは、Ｉ＝１に対するクロック信号と同じ
時間を必要とする。クロック信号Ｔは、第１の入力側１
とＸＯＲゲート３との接続点から第２の回路分岐へ導か
れ、第２の回路分岐では遅延素子５に供給される。クロ
ック信号Ｔはこの遅延素子を介して遅延された形態で回
路装置の第２の出力側６に達する。遅延素子５による遅
延は制御信号Ｓによって調整することができる。この制
御信号Ｓは遅延素子５に遅延制御回路７から供給され
る。この遅延は、ＸＯＲゲート３に起因する固有内部遅
延よりも大きく、従って遅延素子５の出力信号はＸＯＲ
ゲート３の出力信号に対して遅延時間Δｔだけ遅れてい
る。以下の説明で、回路装置の第１の出力側４に発生す
る信号を遅延されない信号Ｕとし、回路装置の第２の出
力側６に発生する信号を遅延された信号Ｖとする。従っ
て同じクロック信号Ｔから導出された信号ＵとＶは相互
に時間的にずれており、その時間ずれは遅延時間Δｔと
同じである。
【０００８】信号ＵとＶとの間に発生する時間的ずれを
測定するために、ＮＡＮＤゲート８が設けられている。
このＮＡＮＤゲートの一方の入力側はＸＯＲゲート３の
出力側と接続されており、他方の入力側は遅延素子５の
出力側と接続されている。ＮＡＮＤゲート８の出力信号
Ｍは評価回路９に供給される。この評価回路は出力信号
Ｒを送出し、この出力信号は回路装置の測定出力側１０
に供給される。以下、図１に示された回路装置の動作を
図２および図３に基づいて説明する。
測定するために、ＮＡＮＤゲート８が設けられている。
このＮＡＮＤゲートの一方の入力側はＸＯＲゲート３の
出力側と接続されており、他方の入力側は遅延素子５の
出力側と接続されている。ＮＡＮＤゲート８の出力信号
Ｍは評価回路９に供給される。この評価回路は出力信号
Ｒを送出し、この出力信号は回路装置の測定出力側１０
に供給される。以下、図１に示された回路装置の動作を
図２および図３に基づいて説明する。
【０００９】回路装置は相互に排他的な２つのフェーズ
で作動される。すなわち、使用フェーズＮＰと測定フェ
ーズＭＰである。使用フェーズＮＰは、ＸＯＲゲート３
の第２の入力側に印加される２進切替信号Ｉが論理値０
を有することによって規定される。従ってＸＯＲゲート
３は非反転状態である。図３の真理表からわかるように
この場合、ＸＯＲゲート３はクロック信号Ｔの論理状態
を反転させずにこれを回路装置の第１の出力側４に通過
させる。図２の信号線図Ａは遅延されない信号Ｕを示
し、この信号は使用フェーズＮＰで回路装置の第１の出
力側４に出力される。この信号は僅かな遅延を無視すれ
ばクロック信号Ｔに相当する。この僅かな遅延はＸＯＲ
ゲート３の固有内部遅延に起因するものである。図示の
実施例では、クロック信号Ｔと信号Ｕは矩形パルスから
なる。これら矩形パルスは、パルスの持続時間と同じ長
さを有するパルス休止によって相互に分離されている。
で作動される。すなわち、使用フェーズＮＰと測定フェ
ーズＭＰである。使用フェーズＮＰは、ＸＯＲゲート３
の第２の入力側に印加される２進切替信号Ｉが論理値０
を有することによって規定される。従ってＸＯＲゲート
３は非反転状態である。図３の真理表からわかるように
この場合、ＸＯＲゲート３はクロック信号Ｔの論理状態
を反転させずにこれを回路装置の第１の出力側４に通過
させる。図２の信号線図Ａは遅延されない信号Ｕを示
し、この信号は使用フェーズＮＰで回路装置の第１の出
力側４に出力される。この信号は僅かな遅延を無視すれ
ばクロック信号Ｔに相当する。この僅かな遅延はＸＯＲ
ゲート３の固有内部遅延に起因するものである。図示の
実施例では、クロック信号Ｔと信号Ｕは矩形パルスから
なる。これら矩形パルスは、パルスの持続時間と同じ長
さを有するパルス休止によって相互に分離されている。
【００１０】図２の信号線図は信号Ｖを示し、この信号
は使用フェーズＮＰでも測定フェーズＭＰでも回路装置
の第２の出力側６に印加される。この信号もクロック信
号Ｔの形態を有しているが、信号Ｕに対して遅延時間Δ
ｔだけずれている。この遅延時間は遅延素子５によって
この信号に付加されたものであり、従って以下の式が当
てはまる。
は使用フェーズＮＰでも測定フェーズＭＰでも回路装置
の第２の出力側６に印加される。この信号もクロック信
号Ｔの形態を有しているが、信号Ｕに対して遅延時間Δ
ｔだけずれている。この遅延時間は遅延素子５によって
この信号に付加されたものであり、従って以下の式が当
てはまる。
【００１１】 Ｖ（ｔ）＝Ｕ（ｔ−Δｔ） （１） 使用フェーズＮＰでは、回路装置の第１の出力側４に発
生した遅延されない信号Ｕを回路装置の第２の出力側６
に発生する遅延された信号Ｖと共に使用することができ
る。例えば両方の信号ＵとＶのエッジを、相互に所望の
時間間隔をおいて開始すべき過程のトリガに使用するこ
とができる。この目的のためには信号ＵとＶとの間の時
間ずれΔｔが正確に既知でなければならず、必要な場合
にはこれを補正しなければならない。図１の回路装置で
は、時間ずれΔｔがまず第１に遅延制御信号Ｓによって
検出される。この遅延制御信号Ｓにより遅延制御回路７
によって遅延素子５で時間遅延に対する目標値Δｔｓが
調整される。この目標値はもちろん、ＸＯＲゲート３の
固有内部遅延も考慮している。しかし信号ＵとＶとの間
に実際に発生する時間ずれΔｔは、構成素子のパラメー
タのばらつき、温度変化および他の影響によって通常は
調整された目標値Δｔｓに一致しない。さらに、遅延制
御信号Ｓと遅延素子５で調整された遅延時間との関係が
線形でない、または正確に既知ではないということもあ
る。これらすべての付加的影響は項Δｔａにまとめるこ
とができ、この項は目標値Δｔｓと、信号ＵとＶとの間
の実際の時間ずれΔｔとの間の偏差を表す。従って次式
が当てはまる。
生した遅延されない信号Ｕを回路装置の第２の出力側６
に発生する遅延された信号Ｖと共に使用することができ
る。例えば両方の信号ＵとＶのエッジを、相互に所望の
時間間隔をおいて開始すべき過程のトリガに使用するこ
とができる。この目的のためには信号ＵとＶとの間の時
間ずれΔｔが正確に既知でなければならず、必要な場合
にはこれを補正しなければならない。図１の回路装置で
は、時間ずれΔｔがまず第１に遅延制御信号Ｓによって
検出される。この遅延制御信号Ｓにより遅延制御回路７
によって遅延素子５で時間遅延に対する目標値Δｔｓが
調整される。この目標値はもちろん、ＸＯＲゲート３の
固有内部遅延も考慮している。しかし信号ＵとＶとの間
に実際に発生する時間ずれΔｔは、構成素子のパラメー
タのばらつき、温度変化および他の影響によって通常は
調整された目標値Δｔｓに一致しない。さらに、遅延制
御信号Ｓと遅延素子５で調整された遅延時間との関係が
線形でない、または正確に既知ではないということもあ
る。これらすべての付加的影響は項Δｔａにまとめるこ
とができ、この項は目標値Δｔｓと、信号ＵとＶとの間
の実際の時間ずれΔｔとの間の偏差を表す。従って次式
が当てはまる。
【００１２】 Δｔ＝Δｔｓ±Δｔａ （２） 図１に示された回路装置では、信号ＵとＶとの間の時間
ずれΔｔがＮＡＮＤゲート８によって検出される。しか
し使用フェーズＮＰでは、時間ずれΔｔをＮＡＮＤゲー
トによって検出するのは不可能である。なぜなら、ＮＡ
ＮＤゲート８が遅延されない信号Ｕと遅延された信号Ｖ
との間の時間ずれを表す信号を送出するのは、２つの信
号の片方が反転形で存在する場合だけであり、使用フェ
ーズＮＰはその場合に該当しないからである。
ずれΔｔがＮＡＮＤゲート８によって検出される。しか
し使用フェーズＮＰでは、時間ずれΔｔをＮＡＮＤゲー
トによって検出するのは不可能である。なぜなら、ＮＡ
ＮＤゲート８が遅延されない信号Ｕと遅延された信号Ｖ
との間の時間ずれを表す信号を送出するのは、２つの信
号の片方が反転形で存在する場合だけであり、使用フェ
ーズＮＰはその場合に該当しないからである。
【００１３】従って、使用フェーズＮＰ中に信号ＵとＶ
との間に発生する時間ずれΔｔを検出するために、測定
フェーズＭＰが導入される。この測定フェーズは、ＸＯ
Ｒゲート３に印加される２進切替信号Ｉが論理値１を有
し、これによりＸＯＲゲート３は反転状態にあることに
よって定義される。図３の真理表からわかるように、こ
の場合ＸＯＲゲート３は入力側１から到来するクロック
信号Ｔに対してインバーとして動作する。ＸＯＲゲート
３の反転された出力信号Ｕ￣が図２の信号線図に示され
ている。この反転出力信号Ｕ￣は、使用フェーズＮＰで
の非反転信号Ｕと同じＸＯＲゲート３の固有内部遅延を
伴っている。
との間に発生する時間ずれΔｔを検出するために、測定
フェーズＭＰが導入される。この測定フェーズは、ＸＯ
Ｒゲート３に印加される２進切替信号Ｉが論理値１を有
し、これによりＸＯＲゲート３は反転状態にあることに
よって定義される。図３の真理表からわかるように、こ
の場合ＸＯＲゲート３は入力側１から到来するクロック
信号Ｔに対してインバーとして動作する。ＸＯＲゲート
３の反転された出力信号Ｕ￣が図２の信号線図に示され
ている。この反転出力信号Ｕ￣は、使用フェーズＮＰで
の非反転信号Ｕと同じＸＯＲゲート３の固有内部遅延を
伴っている。
【００１４】各測定フェーズでＮＡＮＤゲート８は一方
の入力側に遅延された信号Ｖを受け取り、他方の入力側
に反転された非遅延信号Ｕ￣を受け取る。図２の信号線
図は、ＮＡＮＤゲート８から各測定フェーズＭＰで出力
された測定信号Ｍを示している。求める時間ずれΔｔ
は、信号Ｍの信号欠落から得られる。ここで各信号欠落
の持続時間は、使用フェーズＮＰで信号Ｖと非反転信号
Ｕとの間に発生する時間ずれΔｔと同じである。ＮＡＮ
Ｄゲート８が使用可能な測定信号Ｍを送出するのは、２
つの信号ＵとＶとの間の時間ずれがクロックパルスの持
続時間よりも短い場合だけであることがわかる。
の入力側に遅延された信号Ｖを受け取り、他方の入力側
に反転された非遅延信号Ｕ￣を受け取る。図２の信号線
図は、ＮＡＮＤゲート８から各測定フェーズＭＰで出力
された測定信号Ｍを示している。求める時間ずれΔｔ
は、信号Ｍの信号欠落から得られる。ここで各信号欠落
の持続時間は、使用フェーズＮＰで信号Ｖと非反転信号
Ｕとの間に発生する時間ずれΔｔと同じである。ＮＡＮ
Ｄゲート８が使用可能な測定信号Ｍを送出するのは、２
つの信号ＵとＶとの間の時間ずれがクロックパルスの持
続時間よりも短い場合だけであることがわかる。
【００１５】ＮＡＮＤゲート８から送出される測定信号
Ｍは評価回路９に供給される。この評価回路は測定信号
Ｍから出力信号Ｒを形成し、この出力信号は測定信号Ｍ
における信号欠落の持続時間、およびひいては使用フェ
ーズＮＰで回路装置の両方の出力側４と６に発生する信
号ＵとＶとの間の時間ずれΔｔに比例する。このことは
例えば次のようにして達成される。すなわち、評価回路
９が測定信号Ｍを反転し、反転測定信号を引き続いて積
分することによって達成される。評価回路９の出力信号
Ｒは各測定フェーズＭＰにおいて回路装置の測定出力側
１０から得られる。
Ｍは評価回路９に供給される。この評価回路は測定信号
Ｍから出力信号Ｒを形成し、この出力信号は測定信号Ｍ
における信号欠落の持続時間、およびひいては使用フェ
ーズＮＰで回路装置の両方の出力側４と６に発生する信
号ＵとＶとの間の時間ずれΔｔに比例する。このことは
例えば次のようにして達成される。すなわち、評価回路
９が測定信号Ｍを反転し、反転測定信号を引き続いて積
分することによって達成される。評価回路９の出力信号
Ｒは各測定フェーズＭＰにおいて回路装置の測定出力側
１０から得られる。
【００１６】評価回路９の出力信号Ｒはまた遅延制御回
路７にも供給することができる。このことは評価回路の
出力側から遅延制御回路７への破線１１によって図１に
示されている。このことによって遅延制御信号Ｓを、所
望の時間ずれΔｔが達成されるように補正することがで
きる。この場合、ＮＡＮＤゲート８、評価回路９、遅延
制御回路７および遅延素子５は制御回路を形成し、この
制御回路は所望の時間ずれからの偏差を自動的に補正す
るために用いられる。評価回路９の出力信号Ｒはとりわ
け測定フェーズＭＰでのみ補正に使用することができ
る。なぜならば、使用フェーズＮＰでは時間ずれに対す
る尺度とはならないからである。従って遅延制御回路７
はこの場合付加的に切替信号Ｉによって制御される。こ
のことは図１に入力側２から遅延制御回路７へ向けられ
た矢印によって示されている。切替信号Ｉが測定フェー
ズＭＰを規定する論理値１を有するとき、制御信号Ｓに
より規定される遅延時間の補正が行われ、これにより遅
延時間は所望の値を得る。この所望の値は制御信号Ｓに
よって使用フェーズＮＰでも維持される。切替信号Ｉが
使用フェーズＮＰを規定する論理値０を有するとき、評
価回路９の出力信号Ｒが制御信号Ｓに及ぼす補正の影響
は阻止される。この場合、制御信号は先行する測定フェ
ーズＭＰで設定された目標値に維持される。
路７にも供給することができる。このことは評価回路の
出力側から遅延制御回路７への破線１１によって図１に
示されている。このことによって遅延制御信号Ｓを、所
望の時間ずれΔｔが達成されるように補正することがで
きる。この場合、ＮＡＮＤゲート８、評価回路９、遅延
制御回路７および遅延素子５は制御回路を形成し、この
制御回路は所望の時間ずれからの偏差を自動的に補正す
るために用いられる。評価回路９の出力信号Ｒはとりわ
け測定フェーズＭＰでのみ補正に使用することができ
る。なぜならば、使用フェーズＮＰでは時間ずれに対す
る尺度とはならないからである。従って遅延制御回路７
はこの場合付加的に切替信号Ｉによって制御される。こ
のことは図１に入力側２から遅延制御回路７へ向けられ
た矢印によって示されている。切替信号Ｉが測定フェー
ズＭＰを規定する論理値１を有するとき、制御信号Ｓに
より規定される遅延時間の補正が行われ、これにより遅
延時間は所望の値を得る。この所望の値は制御信号Ｓに
よって使用フェーズＮＰでも維持される。切替信号Ｉが
使用フェーズＮＰを規定する論理値０を有するとき、評
価回路９の出力信号Ｒが制御信号Ｓに及ぼす補正の影響
は阻止される。この場合、制御信号は先行する測定フェ
ーズＭＰで設定された目標値に維持される。
【００１７】使用フェーズＮＰと測定フェーズＭＰとの
間の切り替えは、測定フェーズＭＰが使用フェーズＮＰ
での信号ＵとＶとの使用に悪影響を及ぼさないように選
択された時間間隔で行うことができる。
間の切り替えは、測定フェーズＭＰが使用フェーズＮＰ
での信号ＵとＶとの使用に悪影響を及ぼさないように選
択された時間間隔で行うことができる。
【００１８】前記の回路装置は、反転遅延素子５を使用
するときに前に説明した機能を満たすことができる。こ
の場合切替信号Ｉの論理値と２つのフェーズＮＰおよび
ＭＰとの対応関係を入れ替えるだけで、各使用フェーズ
ＮＰで論理値１を有する切替信号が、各測定フェーズＭ
Ｐで論理値０を有する切替信号が印加される。
するときに前に説明した機能を満たすことができる。こ
の場合切替信号Ｉの論理値と２つのフェーズＮＰおよび
ＭＰとの対応関係を入れ替えるだけで、各使用フェーズ
ＮＰで論理値１を有する切替信号が、各測定フェーズＭ
Ｐで論理値０を有する切替信号が印加される。
【００１９】ＸＯＲゲート３は任意の他の制御可能なイ
ンバータにより置換することができる。ただしこのイン
バータは、切替信号によって反転状態と非反転状態との
間を切り替えることができ、クロック信号にインバータ
の通過時に付加される固有内部遅延が両方の状態で同じ
でなければならない。
ンバータにより置換することができる。ただしこのイン
バータは、切替信号によって反転状態と非反転状態との
間を切り替えることができ、クロック信号にインバータ
の通過時に付加される固有内部遅延が両方の状態で同じ
でなければならない。
【図１】本発明の実施例の回路図である。
【図２】図１の回路装置の動作を説明するための信号線
図である。
図である。
【図３】ＸＯＲゲートの伝送機能を説明するための真理
表である。
表である。
１，２ 入力側 ３ ＸＯＲゲート ５ 遅延素子 ８ ＮＡＮＤゲート
Claims (6)
- 【請求項１】 時間的に相互にずれた２つの信号（Ｕ，
Ｖ）をクロック信号（Ｔ）から形成し、当該２つの信号
（Ｕ，Ｖ）間の時間ずれ（Δｔ）に依存する測定信号
（Ｍ）を形成するための回路装置であって、１つの入力
側（１）と、第１および第２の出力側（４，６）と、イ
ンバータ（３）と、ＮＡＮＤゲート（８）とを有し、 前記１つの入力側（１）にはクロック信号（Ｔ）が印加
され、 前記第１の出力側（４）からは、クロック信号（Ｔ）か
ら形成された遅延されない信号（Ｕ）が送出され、 前記第２の出力側（６）からは、クロック信号から形成
され、かつ前記遅延されない信号（Ｕ）に対して遅延さ
れた信号（Ｖ）が送出され、 前記インバータ（３）は、回路装置の第１の入力側
（１）と第１の出力側（６）との間に挿入接続されてお
り、 前記ＮＡＮＤゲート（８）は、一方の入力側で遅延され
た信号（Ｖ）を受け取り、他方の入力側でインバータ
（３）の出力信号を受け取り、遅延されない信号（Ｕ）
と遅延された信号（Ｖ）との間の時間ずれ（Δｔ）に依
存する測定信号を出力する形式の回路装置において、 前記インバータ（３）は制御可能なインバータであり、 該インバータは切替信号（Ｉ）によって、反転状態と非
反転状態との間で切り替えることができる、ことを特徴
とする回路装置。 - 【請求項２】 制御可能なインバータ（３）はＸＯＲゲ
ート（３）からなり、該ＸＯＲゲートは一方の入力側で
クロック信号（Ｔ）を、他方の入力側で切替信号（Ｉ）
を受け取る、請求項１記載の回路装置。 - 【請求項３】 遅延された信号（Ｖ）はクロック信号か
ら、回路装置の入力側（１）と回路装置の第２の出力側
（６）との間に挿入された遅延素子（５）によって形成
される、請求項１または２記載の回路装置。 - 【請求項４】 遅延素子（５）では、遅延時間に対する
目標値（Δｔｓ）が制御信号（Ｓ）によって調整され
る、請求項３記載の回路装置。 - 【請求項５】 評価回路（９）が設けられており、 該評価回路はＮＡＮＤゲート（８）から送出される測定
信号（Ｍ）から信号（Ｒ）を形成し、 該信号（Ｒ）は、遅延されない信号（Ｕ）と遅延された
信号（Ｖ）との間に発生する時間ずれ（Δｔ）に比例す
る、請求項１から４までのいずれか１項記載の回路装
置。 - 【請求項６】 時間ずれ（Δｔ）に比例する信号（Ｒ）
を使用して遅延素子（５）を制御し、これにより調整さ
れた目標値からの偏差が自動的に補正されるようにす
る、請求項５記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19713130.1 | 1997-03-27 | ||
| DE19713130A DE19713130C2 (de) | 1997-03-27 | 1997-03-27 | Schaltungsanordnung zum Erzeugen zweier zeitlich gegeneinander verschobener Signale aus einem Taktsignal und zum Erzeugen eines von der zeitlichen Verschiebung abhängigen Meßsignals |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10313238A true JPH10313238A (ja) | 1998-11-24 |
Family
ID=7824941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10078974A Pending JPH10313238A (ja) | 1997-03-27 | 1998-03-26 | 時間的に相互にずれた２つの信号を形成するための回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5973532A (ja) |
| EP (1) | EP0868027B1 (ja) |
| JP (1) | JPH10313238A (ja) |
| DE (2) | DE19713130C2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017103628A (ja) * | 2015-12-02 | 2017-06-08 | 富士通株式会社 | 遅延回路および遅延回路の試験方法 |
| JP2017532850A (ja) * | 2014-09-10 | 2017-11-02 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | プログラマブル遅延回路ブロック |
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| DE102016218745B4 (de) | 2016-09-28 | 2023-08-31 | Bayerische Motoren Werke Aktiengesellschaft | Logische Schaltung und Steuereinheit für ein Fahrzeug mit selektiv festlegbarer Polarität |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4826327A (ja) * | 1971-08-07 | 1973-04-06 | ||
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| JPS52145A (en) * | 1975-06-23 | 1977-01-05 | Hitachi Ltd | Tertiary value generator |
| US4128812A (en) * | 1977-08-09 | 1978-12-05 | The United States Of America As Represented By The Secretary Of The Army | Phase discriminator |
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| JPH01149517A (ja) * | 1987-12-04 | 1989-06-12 | Nec Corp | クロック位相差検出方式 |
| US4845728A (en) * | 1988-01-13 | 1989-07-04 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | VLSI binary updown counter |
| JPH02135814A (ja) * | 1988-11-16 | 1990-05-24 | Fujitsu Ltd | ヒステリシス回路 |
| JP2635789B2 (ja) * | 1989-01-17 | 1997-07-30 | 株式会社東芝 | 信号遅延回路及び該回路を用いたクロック信号発生回路 |
| US5028824A (en) * | 1989-05-05 | 1991-07-02 | Harris Corporation | Programmable delay circuit |
| JPH06112783A (ja) * | 1992-09-29 | 1994-04-22 | Mitsubishi Electric Corp | 位相調整回路 |
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| US5548237A (en) * | 1995-03-10 | 1996-08-20 | International Business Machines Corporation | Process tolerant delay circuit |
-
1997
- 1997-03-27 DE DE19713130A patent/DE19713130C2/de not_active Expired - Fee Related
- 1997-09-25 US US08/937,726 patent/US5973532A/en not_active Expired - Fee Related
-
1998
- 1998-03-06 DE DE59801834T patent/DE59801834D1/de not_active Expired - Fee Related
- 1998-03-06 EP EP98104029A patent/EP0868027B1/de not_active Expired - Lifetime
- 1998-03-26 JP JP10078974A patent/JPH10313238A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017532850A (ja) * | 2014-09-10 | 2017-11-02 | ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ | プログラマブル遅延回路ブロック |
| JP2017103628A (ja) * | 2015-12-02 | 2017-06-08 | 富士通株式会社 | 遅延回路および遅延回路の試験方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE59801834D1 (de) | 2001-11-29 |
| EP0868027A2 (de) | 1998-09-30 |
| US5973532A (en) | 1999-10-26 |
| DE19713130A1 (de) | 1998-10-01 |
| EP0868027B1 (de) | 2001-10-24 |
| EP0868027A3 (de) | 1999-12-22 |
| DE19713130C2 (de) | 1999-01-14 |
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