JPS63301612A - バッファ回路 - Google Patents
バッファ回路Info
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- JPS63301612A JPS63301612A JP62136332A JP13633287A JPS63301612A JP S63301612 A JPS63301612 A JP S63301612A JP 62136332 A JP62136332 A JP 62136332A JP 13633287 A JP13633287 A JP 13633287A JP S63301612 A JPS63301612 A JP S63301612A
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- Japan
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- mos transistor
- supplied
- mos
- connection point
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- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は、バイポーラトランジスタとＣＭＯＳトラン
ジスタとが混在する Ｂｉ−０Ｍ０８回路に係わるもの
で、特にそのバッファ回路に関する。
ジスタとが混在する Ｂｉ−０Ｍ０８回路に係わるもの
で、特にそのバッファ回路に関する。
（従来の技術）
従来、高い負荷駆動能力を有する Ｂｉ−０ＭＯＳ構成
の出力段のバッファ回路は、例えば第４図に示すように
構成されている。第４図において、１１．１２は０ＭＯ
Ｓ構成のインバータで、インバータ１１の入力端には入
力信号ＩＮが供給され、このインバータ１１による入力
信号ＩＮの反転信号がインバータ１２に供給される。上
記インバータ１２の出力は３ ｔ−０ＭＯＳ構成された
第１のバッファ１３に供給され、上記インバータ１１の
出力は同じ＜Ｂ ｉ−０ＭＯＳ構成された第２のバッフ
ァ１４に供給される。そして、上記各バッファ１３．１
４の出力端から非反転出力Ｑ、および反転出力Ｑを得る
。
の出力段のバッファ回路は、例えば第４図に示すように
構成されている。第４図において、１１．１２は０ＭＯ
Ｓ構成のインバータで、インバータ１１の入力端には入
力信号ＩＮが供給され、このインバータ１１による入力
信号ＩＮの反転信号がインバータ１２に供給される。上
記インバータ１２の出力は３ ｔ−０ＭＯＳ構成された
第１のバッファ１３に供給され、上記インバータ１１の
出力は同じ＜Ｂ ｉ−０ＭＯＳ構成された第２のバッフ
ァ１４に供給される。そして、上記各バッファ１３．１
４の出力端から非反転出力Ｑ、および反転出力Ｑを得る
。
なお、特に大きな負荷駆動能力を必要としない場合には
、上記バッファ１３．１４は０ＭＯＳ構成としている。
、上記バッファ１３．１４は０ＭＯＳ構成としている。
しかし、上記のような構成では、インバータ１２による
遅延時間が存在するため出力信号Ｑとことの間に時間差
（スキュー）が生ずる。このように信号Ｑ、Ｑ間にスキ
ューが存在すると、例えば上記信号Ｑ、Ｗをクロックド
インバータを用いて構成したシフトレジスタの駆動に用
いた際にレーシング等の誤動作を招く欠点がある。
遅延時間が存在するため出力信号Ｑとことの間に時間差
（スキュー）が生ずる。このように信号Ｑ、Ｑ間にスキ
ューが存在すると、例えば上記信号Ｑ、Ｗをクロックド
インバータを用いて構成したシフトレジスタの駆動に用
いた際にレーシング等の誤動作を招く欠点がある。
（発明が解決しようとする問題点）
上述したように、互いに逆相の関係にある信号を得るた
めの従来のバッファ回路は、スキューの存在によりこの
回路で駆動される回路の動作の不安定化を招く欠点があ
る。
めの従来のバッファ回路は、スキューの存在によりこの
回路で駆動される回路の動作の不安定化を招く欠点があ
る。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、スキューをなくして駆動され
る回路の動作の安定化を図れるバッファ回路を提供する
ことである。
その目的とするところは、スキューをなくして駆動され
る回路の動作の安定化を図れるバッファ回路を提供する
ことである。
［発明の構成］
（問題点を解決するための手段と作用）すなわち、この
発明においては、上記の目的を達成でるために、バッフ
７回路を２つのエクスクル−シブノア回路と２つの増幅
手段とによって構成しており、第１のエクスクル−シブ
ノア回路の一方の入力端に入力信号を供給し、他方の入
力端に第１の電位供給源を接続してハイレベルの信号を
供給するとともに、第２のエクスクル−シブノア回路の
一方の入力端に上記入力信号を供給し、他方の入力端に
第２の電位供給源を接続してローレベルの信号を供給す
る。そして、上記第１．第２のエクスクル−シブノア回
路の出力をそれぞれ第１．第２の増幅手段で増幅するこ
とにより、これらの増幅手段から互いに逆相の関係にあ
る出力信号を得るようにしている。
発明においては、上記の目的を達成でるために、バッフ
７回路を２つのエクスクル−シブノア回路と２つの増幅
手段とによって構成しており、第１のエクスクル−シブ
ノア回路の一方の入力端に入力信号を供給し、他方の入
力端に第１の電位供給源を接続してハイレベルの信号を
供給するとともに、第２のエクスクル−シブノア回路の
一方の入力端に上記入力信号を供給し、他方の入力端に
第２の電位供給源を接続してローレベルの信号を供給す
る。そして、上記第１．第２のエクスクル−シブノア回
路の出力をそれぞれ第１．第２の増幅手段で増幅するこ
とにより、これらの増幅手段から互いに逆相の関係にあ
る出力信号を得るようにしている。
このような構成によれば、インバータを使用せずに互い
に逆相の関係にある出力信号を得られるのでスキューを
なくすことができる。
に逆相の関係にある出力信号を得られるのでスキューを
なくすことができる。
（実施例）
以下、この発明の一実膿例について図面を参照して説明
する。第１図は基本構成を示すブロック図で、エクスク
ルーシブノ７回路１５の一方の入力端には入力信号ＩＮ
が供給され、他方の入力端には第１の電位供給源として
の電源ＶＣＣが接続されてハイレベルの信号が供給され
る。また、同様にエクスクル−シブノア回路１６の一方
の入力端には入力信＠ＩＮが供給され、他方の入力端に
は第２の電位供給源としての電源（接地点）Ｖｓｓが接
続されてローレベルの信号が供給される。そして、上記
各エクスクルーシブノア回路１５．１６の出力が増幅手
段としてのバック？ｔ７．１８の入力端に供給され、こ
れらのバッファ１７．１８から互いに逆相の関係にある
出力信号Ｑ、Ｑを得る。
する。第１図は基本構成を示すブロック図で、エクスク
ルーシブノ７回路１５の一方の入力端には入力信号ＩＮ
が供給され、他方の入力端には第１の電位供給源として
の電源ＶＣＣが接続されてハイレベルの信号が供給され
る。また、同様にエクスクル−シブノア回路１６の一方
の入力端には入力信＠ＩＮが供給され、他方の入力端に
は第２の電位供給源としての電源（接地点）Ｖｓｓが接
続されてローレベルの信号が供給される。そして、上記
各エクスクルーシブノア回路１５．１６の出力が増幅手
段としてのバック？ｔ７．１８の入力端に供給され、こ
れらのバッファ１７．１８から互いに逆相の関係にある
出力信号Ｑ、Ｑを得る。
このような構成によれば、インバータを使用せずに互い
に逆相の信号を得られるのでスキューをなくすことがで
きる。
に逆相の信号を得られるのでスキューをなくすことがで
きる。
第２図は、上記第１図の回路の具体的な構成例を示すも
ので、Ｐチャネル型のＭＯＳトランジスタＭ１〜Ｍ３お
よびＮチャネル型のＭＯＳトランジスタＭ４〜Ｍ７によ
って、上記第１図におけるエクスクル−シブノア回路１
５．１６が形成される。
ので、Ｐチャネル型のＭＯＳトランジスタＭ１〜Ｍ３お
よびＮチャネル型のＭＯＳトランジスタＭ４〜Ｍ７によ
って、上記第１図におけるエクスクル−シブノア回路１
５．１６が形成される。
また、Ｎチャネル型のＭｏＳトランジスタＭ８゜Ｍ９、
抵抗Ｒ１〜Ｒ３、およびＮＰＮ型バイポーラトランジス
タＱ１〜Ｑ３によってバッファ１１が、Ｎチャネル型の
ＭｏＳトランジスタＭ１０． Ｍｌｌ、抵抗Ｒ４〜Ｒ６
、およびＮＰＮ型バイポーラトランジスタ０４〜Ｑ６に
よってバッファ１８がそれぞれ形成されている。すなわ
ち、電ａＶｃｃと接地点Ｖｓｓ間にはＭＯＳトランジス
タＭｌ 、Ｍ４が直列接続され、これらＭＯＳトランジ
スタＭｌ 、 Ｍ４のゲートには入力信＠ＩＮが供給さ
れる。上記ＭＯＳトランジスタＭ１とＭ４との接続点と
接地点ＶＳ２間には、ＭＯＳトランジスタＭ２ 、 Ｍ
Ｓ 。
抵抗Ｒ１〜Ｒ３、およびＮＰＮ型バイポーラトランジス
タＱ１〜Ｑ３によってバッファ１１が、Ｎチャネル型の
ＭｏＳトランジスタＭ１０． Ｍｌｌ、抵抗Ｒ４〜Ｒ６
、およびＮＰＮ型バイポーラトランジスタ０４〜Ｑ６に
よってバッファ１８がそれぞれ形成されている。すなわ
ち、電ａＶｃｃと接地点Ｖｓｓ間にはＭＯＳトランジス
タＭｌ 、Ｍ４が直列接続され、これらＭＯＳトランジ
スタＭｌ 、 Ｍ４のゲートには入力信＠ＩＮが供給さ
れる。上記ＭＯＳトランジスタＭ１とＭ４との接続点と
接地点ＶＳ２間には、ＭＯＳトランジスタＭ２ 、 Ｍ
Ｓ 。
Ｍ６が直列接続され、ＭＯＳトランジスタＭ２のゲート
は接地点ＶＳＳに接続され、ＭＯＳトランジスタＭ５の
ゲートには入力信号ＩＮが供給される。
は接地点ＶＳＳに接続され、ＭＯＳトランジスタＭ５の
ゲートには入力信号ＩＮが供給される。
また、電源ＶＣＣと接地点ＶｓｓｌｌｌにはＭＯＳトラ
ンジスタＭ３ 、Ｍ７が直列接続され、これらＭＯＳト
ランジスタＭ３ 、Ｍ７のゲートはＭＯＳトランジスタ
Ｍ１とＭ４との接続点に接続される。上記ＭＯＳトラン
ジスタＭ２とＭＳとの接続点は、ＭＯＳトランジスタＭ
８のゲートに接続される。
ンジスタＭ３ 、Ｍ７が直列接続され、これらＭＯＳト
ランジスタＭ３ 、Ｍ７のゲートはＭＯＳトランジスタ
Ｍ１とＭ４との接続点に接続される。上記ＭＯＳトラン
ジスタＭ２とＭＳとの接続点は、ＭＯＳトランジスタＭ
８のゲートに接続される。
このＭＯＳトランジスタＭ８は、抵抗Ｒ１゜ＭＯＳ ト
ランジスタＭ９とともに電源ｖＣＣと接地点ＶＳ２間に
直列接続されており、ＭＯＳトランジスタＭ９のゲート
には入力信号ＩＮが供給される。
ランジスタＭ９とともに電源ｖＣＣと接地点ＶＳ２間に
直列接続されており、ＭＯＳトランジスタＭ９のゲート
には入力信号ＩＮが供給される。
上記抵抗Ｒ１とＭＯＳトランジスタＭ８との接続点は、
バイポーラトランジスタＱ１のベースに接続される。こ
のバイポーラトランジスタＱ１のコレクタは抵抗Ｒ２を
介して電源Ｖｃｃに接続されるとともに、バイポーラト
ランジスタＱ２のコレクタに接続される。また、バイポ
ーラトランジスタＱ１のエミッタは、上記バイポーラト
ランジスタＱ２のベースおよび抵抗Ｒ３の一端に接続さ
れる。
バイポーラトランジスタＱ１のベースに接続される。こ
のバイポーラトランジスタＱ１のコレクタは抵抗Ｒ２を
介して電源Ｖｃｃに接続されるとともに、バイポーラト
ランジスタＱ２のコレクタに接続される。また、バイポ
ーラトランジスタＱ１のエミッタは、上記バイポーラト
ランジスタＱ２のベースおよび抵抗Ｒ３の一端に接続さ
れる。
この抵抗Ｒ３の他端は上記バイポーラトランジスタＱ２
のエミッタおよびバイポーラトランジスタＱ３のコレク
タに接続される。上記バイポーラ！・ランジスタＱ３の
ベースは上記ＭＯＳトランジスタＭ８とＭ９との接続点
に接続され、エミッタは接地点ｖＳＳに接続される。そ
して、このバイポーラトランジスタＱ３のコレクタ側か
ら出力信号Ｑを得る。
のエミッタおよびバイポーラトランジスタＱ３のコレク
タに接続される。上記バイポーラ！・ランジスタＱ３の
ベースは上記ＭＯＳトランジスタＭ８とＭ９との接続点
に接続され、エミッタは接地点ｖＳＳに接続される。そ
して、このバイポーラトランジスタＱ３のコレクタ側か
ら出力信号Ｑを得る。
一方、上記ＭＯＳトランジスタＭ３とＭ７との接続点に
は、上記ＭＯＳトランジスタＭ６のゲートおよびＭＯＳ
トランジスタＭＩＯのゲートが接続される。このＭＯＳ
トランジスタＭ１０は、抵抗Ｒ４ｌＭＯＳトランジスタ
Ｍ１１とともニｍ ｉ ｖ ｃｃと接地点Ｖｓｓ間に直
列接続されており、ＭＯＳトランジスタＭ１１のゲート
には上＆！ＭＯＳ）ランジスタＭ１とＭ４との接続点が
接続される。上記抵抗Ｒ４とＭＯＳトランジスタＭＩＯ
との接続点には、バイポーラトランジスタＱ４のベース
が接続される。このバイポーラトランジスタＱ４のコレ
クタは抵抗Ｒ５を介して電源Ｖｃｃに接続されるととも
に、バイポーラトランジスタＱ５のコレクタに接続され
る。また、上記バイポーラトランジスタＱ４のエミッタ
は、上記バイポーラトランジスタＱ５のベースおよび抵
抗Ｒ６の一端に接続される。
は、上記ＭＯＳトランジスタＭ６のゲートおよびＭＯＳ
トランジスタＭＩＯのゲートが接続される。このＭＯＳ
トランジスタＭ１０は、抵抗Ｒ４ｌＭＯＳトランジスタ
Ｍ１１とともニｍ ｉ ｖ ｃｃと接地点Ｖｓｓ間に直
列接続されており、ＭＯＳトランジスタＭ１１のゲート
には上＆！ＭＯＳ）ランジスタＭ１とＭ４との接続点が
接続される。上記抵抗Ｒ４とＭＯＳトランジスタＭＩＯ
との接続点には、バイポーラトランジスタＱ４のベース
が接続される。このバイポーラトランジスタＱ４のコレ
クタは抵抗Ｒ５を介して電源Ｖｃｃに接続されるととも
に、バイポーラトランジスタＱ５のコレクタに接続され
る。また、上記バイポーラトランジスタＱ４のエミッタ
は、上記バイポーラトランジスタＱ５のベースおよび抵
抗Ｒ６の一端に接続される。
この抵抗Ｒ６の他端は上記バイポーラトランジスタＱ５
のエミッタおよびバイポーラトランジスタＱ６のコレク
タに接続される。上記バイポーラトランジスタＱ６のベ
ースは上記ＭＯＳトランジスタＭＩＯとＭｌｌとの接続
点に接続され、エミッタは接地点ＶＳＳに接続される。
のエミッタおよびバイポーラトランジスタＱ６のコレク
タに接続される。上記バイポーラトランジスタＱ６のベ
ースは上記ＭＯＳトランジスタＭＩＯとＭｌｌとの接続
点に接続され、エミッタは接地点ＶＳＳに接続される。
そして、このバイポーラトランジスタＱ６のコレクタ側
から出力信号こを得る。
から出力信号こを得る。
なお、上記ＭＯＳトランジスタＭ６は、電源Ｖｃｃから
Ｍｏ８ ｌ−ランジスタＭｌ 、Ｍ２ 、ＭＳを介して
接地点Ｖｓｓへの直流電流路を遮断するためのものであ
り、Ｍｏ８ トランジスタＭ３とＭｌとの接続点の電位
が定まるまで直流貫通電流を防止している。また、ＭＯ
ＳトランジスタＭｏとＭｌｌのオン／オフ動作にはＣＭ
ＯＳインバータ１段分のタイムラグがあるので、ＭＯＳ
トランジスタＭ１１のディメンションは、ＭＯＳトラン
ジスタＭｏよりも大きく設定する。
Ｍｏ８ ｌ−ランジスタＭｌ 、Ｍ２ 、ＭＳを介して
接地点Ｖｓｓへの直流電流路を遮断するためのものであ
り、Ｍｏ８ トランジスタＭ３とＭｌとの接続点の電位
が定まるまで直流貫通電流を防止している。また、ＭＯ
ＳトランジスタＭｏとＭｌｌのオン／オフ動作にはＣＭ
ＯＳインバータ１段分のタイムラグがあるので、ＭＯＳ
トランジスタＭ１１のディメンションは、ＭＯＳトラン
ジスタＭｏよりも大きく設定する。
次に、上記のような構成において動作を説明する。入力
信号ＩＮがローレベル（“し”レベル）であるとすると
、まずＭＯＳトランジスタＭ１がオン状態、Ｍ４がオフ
状態、ＭＳ 、Ｍｏがオフ状態となる。これによって、
ＭＯＳトランジスタＭ２ 、 Ｍｌｌがオン状態、ＭＳ
がオフ状態、Ｍｌがオン状態となる。従って、ＭＯＳト
ランジスタＭ８がオン状態、ＭＳ 、 ＭＩＯがオフ状
態となり、バイポーラトランジスタＱ３がオン状態、Ｑ
６がオフ状態となる。上記ＭｏＳトランジスタＭ８およ
びバイポーラトランジスタＱ３のオン状態によりバイポ
ーラトランジスタＱ１ 、Ｑ２がオフ状態となり、出力
信号Ｑは“Ｌ”レベルとなる。一方、上記ＭＯＳトラン
ジスタＭＩＯのオフ状態によりバイポーラトランジスタ
Ｑ４ 、Ｑ５がオン状態となり、出力信号Ｑはハイレベ
ル（“ＨＩＩレベル）となる。
信号ＩＮがローレベル（“し”レベル）であるとすると
、まずＭＯＳトランジスタＭ１がオン状態、Ｍ４がオフ
状態、ＭＳ 、Ｍｏがオフ状態となる。これによって、
ＭＯＳトランジスタＭ２ 、 Ｍｌｌがオン状態、ＭＳ
がオフ状態、Ｍｌがオン状態となる。従って、ＭＯＳト
ランジスタＭ８がオン状態、ＭＳ 、 ＭＩＯがオフ状
態となり、バイポーラトランジスタＱ３がオン状態、Ｑ
６がオフ状態となる。上記ＭｏＳトランジスタＭ８およ
びバイポーラトランジスタＱ３のオン状態によりバイポ
ーラトランジスタＱ１ 、Ｑ２がオフ状態となり、出力
信号Ｑは“Ｌ”レベルとなる。一方、上記ＭＯＳトラン
ジスタＭＩＯのオフ状態によりバイポーラトランジスタ
Ｑ４ 、Ｑ５がオン状態となり、出力信号Ｑはハイレベ
ル（“ＨＩＩレベル）となる。
次に、入力信号ＩＮが“Ｌ ＩＴレベルがら゛Ｈ゛レベ
ルに変化すると、ＭＯＳトランジスタＭ１がオフ状態、
Ｍ４ 、ＭＳおよびＭｏがオン状態となる。これによっ
て、ＭＯＳトランジスタＭ１１がオフ状態となる。また
、ＭＯＳトランジスタＭ２がオフ状態となり、ＭｏＳト
ランジスタＭ３がオン状態、Ｍｌがオフ状態となる。つ
づいて、ＭＯＳトランジスタＭ１０．ＭＳがオン状態と
なり、これによって、ＭＯＳトランジスタＭ８がオフ状
態となる。従って、バイポーラトランジスタＱ３がオフ
状態、Ｑ６がオン状態となる。上記ＭＯＳトランジスタ
Ｍ８のオフ状態によりバイポーラトランジスタＱｌ 、
Ｑ２がオン状態となり、出力信号ＱはＨ”レベルとなる
。また、上記ＭＯＳトランジスタＭＩＯおよびバイポー
ラトランジスタＱ６のオン状態によりバイポーラトラン
ジスタＱ４゜Ｑ５がオフ状態となり、出力信号ＱはＬ”
レベルとなる。
ルに変化すると、ＭＯＳトランジスタＭ１がオフ状態、
Ｍ４ 、ＭＳおよびＭｏがオン状態となる。これによっ
て、ＭＯＳトランジスタＭ１１がオフ状態となる。また
、ＭＯＳトランジスタＭ２がオフ状態となり、ＭｏＳト
ランジスタＭ３がオン状態、Ｍｌがオフ状態となる。つ
づいて、ＭＯＳトランジスタＭ１０．ＭＳがオン状態と
なり、これによって、ＭＯＳトランジスタＭ８がオフ状
態となる。従って、バイポーラトランジスタＱ３がオフ
状態、Ｑ６がオン状態となる。上記ＭＯＳトランジスタ
Ｍ８のオフ状態によりバイポーラトランジスタＱｌ 、
Ｑ２がオン状態となり、出力信号ＱはＨ”レベルとなる
。また、上記ＭＯＳトランジスタＭＩＯおよびバイポー
ラトランジスタＱ６のオン状態によりバイポーラトラン
ジスタＱ４゜Ｑ５がオフ状態となり、出力信号ＱはＬ”
レベルとなる。
このような構成によれば、バイポーラトランジスタＱ２
、Ｑ３およびＱ５ 、Ｑ６のオン／オフ制囚が同じタ
イミングで行なわれる（ＭＯＳトランジスタＭｏとＭｌ
ｌのオン／オフのタイミングのずれはディメンションに
所定の比を与えることによりほぼ同じとなるように設定
している）のでスキューのない出力信号Ｑ、Ｏが得られ
、この回路によって駆動される回路の動作を安定化でき
る。
、Ｑ３およびＱ５ 、Ｑ６のオン／オフ制囚が同じタ
イミングで行なわれる（ＭＯＳトランジスタＭｏとＭｌ
ｌのオン／オフのタイミングのずれはディメンションに
所定の比を与えることによりほぼ同じとなるように設定
している）のでスキューのない出力信号Ｑ、Ｏが得られ
、この回路によって駆動される回路の動作を安定化でき
る。
なお、上記実施例では、電ＩＶｃｃからＭＯＳトランジ
スタＭｌ 、Ｍ２ 、ＭＳを介して接地点Ｖｓｓへの直
流貫通電流を防止するためにＭＯＳトランジスタＭｏを
設けたが、このＭＯＳトランジスタＭｏを特に設けず、
前記ＭＯＳトランジスタＭ５の一端を接地点Ｖｓｓに接
続しても基本的には同じ動作を行ない同じ効果が得られ
る。
スタＭｌ 、Ｍ２ 、ＭＳを介して接地点Ｖｓｓへの直
流貫通電流を防止するためにＭＯＳトランジスタＭｏを
設けたが、このＭＯＳトランジスタＭｏを特に設けず、
前記ＭＯＳトランジスタＭ５の一端を接地点Ｖｓｓに接
続しても基本的には同じ動作を行ない同じ効果が得られ
る。
第３図は、前記第１図の回路の他の構成例を示すもので
、前記第２図の回路構成に加えて前記抵抗Ｒ１とＭＯＳ
トランジスタＭ８との接続点と前記バイポーラトランジ
スタＱ２のベースとの閂、および前記抵抗Ｒ１とＭＯＳ
トランジスタＭ８との接続点とバイポーラトランジスタ
Ｑ３のコレクタとの間にそれぞれダイオードＤＩ 、Ｄ
２を設けている。また、同様に、前記抵抗Ｒ４とＭＯＳ
トランジスタＭＩＯとの接続点と前記バイポーラトラン
ジスタＱ５のベースとの間、および前記抵抗Ｒ４とＭＯ
ＳトランジスタＭＩＯとの接続点とバイポーラトランジ
スタＱ６のコレクタとの間にそれぞれダイオードＤ３．
Ｄ４を設けている。第３図において、前記第２図と同一
構成部分には同じ符号を付してその詳細な説明は省略す
る。
、前記第２図の回路構成に加えて前記抵抗Ｒ１とＭＯＳ
トランジスタＭ８との接続点と前記バイポーラトランジ
スタＱ２のベースとの閂、および前記抵抗Ｒ１とＭＯＳ
トランジスタＭ８との接続点とバイポーラトランジスタ
Ｑ３のコレクタとの間にそれぞれダイオードＤＩ 、Ｄ
２を設けている。また、同様に、前記抵抗Ｒ４とＭＯＳ
トランジスタＭＩＯとの接続点と前記バイポーラトラン
ジスタＱ５のベースとの間、および前記抵抗Ｒ４とＭＯ
ＳトランジスタＭＩＯとの接続点とバイポーラトランジ
スタＱ６のコレクタとの間にそれぞれダイオードＤ３．
Ｄ４を設けている。第３図において、前記第２図と同一
構成部分には同じ符号を付してその詳細な説明は省略す
る。
このような構成によれば、上記ダイオードＤ２゜Ｄ４に
よってバイポーラトランジスタＱ３ 、 Ｑ６のコレク
タ測に接続された負荷容量からこれらのバイポーラトラ
ンジスタＱ３ 、Ｑ４のベースに電流を供給できるので
、これらのトランジスタのオフ状態からオン状態への変
化を高速化できる。また、ダイオードＤＩ 、Ｄ３によ
って、バイポーラトランジスタＱ２ 、Ｑ５のベースか
ら電流を引抜くことができるので、これらのトランジス
タのオン状態からオフ状態への変化を高速化できる。従
って、バイポーラトランジスタＱ２ 、Ｑ３が同時にオ
ン状態となることによる直流貫通電流、およびバイポー
ラトランジスタＱ５ 、Ｑ６が同時にオン状態となるこ
とによる直流貫通電流を確実に防止できる。
よってバイポーラトランジスタＱ３ 、 Ｑ６のコレク
タ測に接続された負荷容量からこれらのバイポーラトラ
ンジスタＱ３ 、Ｑ４のベースに電流を供給できるので
、これらのトランジスタのオフ状態からオン状態への変
化を高速化できる。また、ダイオードＤＩ 、Ｄ３によ
って、バイポーラトランジスタＱ２ 、Ｑ５のベースか
ら電流を引抜くことができるので、これらのトランジス
タのオン状態からオフ状態への変化を高速化できる。従
って、バイポーラトランジスタＱ２ 、Ｑ３が同時にオ
ン状態となることによる直流貫通電流、およびバイポー
ラトランジスタＱ５ 、Ｑ６が同時にオン状態となるこ
とによる直流貫通電流を確実に防止できる。
上記第３図の回路に対して５ＰＩＣＥシユミレーシヨン
を行なったところ、出力信号Ｑ、Ｈ間のスキューは０．
２ｎＳ以下であった。前記第４図に示したような従来の
バッファ回路では、出力信号０．０間のスキューは０．
６〜１．ＯｎＳ＆［である。このように、本願発明によ
り出力信号Ｑ。
を行なったところ、出力信号Ｑ、Ｈ間のスキューは０．
２ｎＳ以下であった。前記第４図に示したような従来の
バッファ回路では、出力信号０．０間のスキューは０．
６〜１．ＯｎＳ＆［である。このように、本願発明によ
り出力信号Ｑ。
０間のスキューを大幅に減少できる。
［発明の効果］
以上説明したようにこの発明によれば、スキューをなく
して駆動される回路の動作の安定化を図れるバッファ回
路が得られる。
して駆動される回路の動作の安定化を図れるバッファ回
路が得られる。
第１図はこの発明の一実施例に係わるバッファ回路を示
すブロック図、第２図および第３図はそれぞれ上記第１
図の回路の詳細な構成例を示す図、第４図は従来のバッ
ファ回路を示す図である。 １５、１６・・・エクスクル−シブノア回路、１７．１
８・・・バッファ（増幅手段）、ＩＮ・・・入力信号、
Ｑ。 ｄ・・・出力信号、ＶＣＣ・・・Ｎ源（第１の電位供給
ａ）、Ｖｓｓ・・・接地点（第２の電位供給源）。
すブロック図、第２図および第３図はそれぞれ上記第１
図の回路の詳細な構成例を示す図、第４図は従来のバッ
ファ回路を示す図である。 １５、１６・・・エクスクル−シブノア回路、１７．１
８・・・バッファ（増幅手段）、ＩＮ・・・入力信号、
Ｑ。 ｄ・・・出力信号、ＶＣＣ・・・Ｎ源（第１の電位供給
ａ）、Ｖｓｓ・・・接地点（第２の電位供給源）。
Claims (3)
- （１）一方の入力端に入力信号が供給され他方の入力端
に第１の電位供給源が接続される第１のエクスクルーシ
ブノア回路と、一方の入力端に上記入力信号が供給され
他方の入力端に第２の電位供給源が接続される第２のエ
クスクルーシブノア回路と、上記第１、第２のエクスク
ルーシブノア回路の出力をそれぞれ増幅する第１、第２
の増幅手段とを具備し、上記第１、第２の増幅手段の出
力端から互いに逆相の関係にある出力信号を得ることを
特徴とするバッファ回路。 - （２）前記第１、第２のエクスクルーシブノア回路は、
一端が前記第１の電位供給源に接続されゲートに前記入
力信号が供給される第１導電型の第１ＭＯＳトランジス
タと、このＭＯＳトランジスタの他端と前記第２の電位
供給源間に接続されゲートに前記入力信号が供給される
第２導電型の第２ＭＯＳトランジスタと、一端が上記第
１、第２ＭＯＳトランジスタの接続点に接続されゲート
が前記第２の電位供給源に接続される第１導電型の第３
ＭＯＳトランジスタと、この第３ＭＯＳトランジスタの
他端と前記第２の電位供給源間に接続されゲートに前記
入力信号が供給される第２導電型の第４ＭＯＳトランジ
スタと、一端が前記第１の電位供給源に接続されゲート
が前記第１、第２ＭＯＳトランジスタの接続点に接続さ
れる第１導電型の第５ＭＯＳトランジスタと、この第５
ＭＯＳトランジスタの他端と前記第２の電位供給源間に
接続されゲートが上記第１、第２のＭＯＳトランジスタ
の接続点に接続される第２導電型の第６ＭＯＳトランジ
スタとから成り、前記入力信号および上記第３、第４Ｍ
ＯＳトランジスタの接続点の電位に基づいて前記第１の
増幅手段を制御し、上記第１、第２ＭＯＳトランジスタ
の接続点の電位と上記第５、第６ＭＯＳトランジスタの
接続点の電位とに基づいて前記第２の増幅手段を制御す
ることを特徴とする特許請求の範囲第１項記載のバッフ
ァ回路。 - （３）前記第１、第２のエクスクルーシブノア回路は、
一端が前記第１の電位供給源に接続されゲートに前記入
力信号が供給される第１導電型の第１ＭＯＳトランジス
タと、このＭＯＳトランジスタの他端と前記第２の電位
供給源間に接続されゲートに前記入力信号が供給される
第２導電型の第２ＭＯＳトランジスタと、一端が上記第
１、第２ＭＯＳトランジスタの接続点に接続されゲート
が前記第２の電位供給源に接続される第１導電型の第３
ＭＯＳトランジスタと、一端が上記第３ＭＯＳトランジ
スタの他端に接続されゲートに前記入力信号が供給され
る第２導電型の第４ＭＯＳトランジスタと、この第４Ｍ
ＯＳトランジスタの他端と前記第２の電位供給源間に接
続される第２導電型の第５ＭＯＳトランジスタと、一端
が前記第１の電位供給源に接続されゲートが前記第１、
第２ＭＯＳトランジスタの接続点に接続される第１導電
型の第６ＭＯＳトランジスタと、一端が上記第６ＭＯＳ
トランジスタの他端および上記第５ＭＯＳトランジスタ
のゲートに接続され他端が前記第２の電位供給源間に接
続されるとともにゲートが上記第１、第２ＭＯＳトラン
ジスタの接続点に接続される第２導電型の第７ＭＯＳト
ランジスタとから成り、前記入力信号および上記第３、
第４ＭＯＳトランジスタの接続点の電位に基づいて前記
第１の増幅手段を制御し、上記第１、第２ＭＯＳトラン
ジスタの接続点の電位と上記第６、第７ＭＯＳトランジ
スタの接続点の電位とに基づいて前記第２の増幅手段を
制御することを特徴とする特許請求の範囲第１項記載の
バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136332A JPS63301612A (ja) | 1987-05-30 | 1987-05-30 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136332A JPS63301612A (ja) | 1987-05-30 | 1987-05-30 | バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63301612A true JPS63301612A (ja) | 1988-12-08 |
Family
ID=15172744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62136332A Pending JPS63301612A (ja) | 1987-05-30 | 1987-05-30 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63301612A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973532A (en) * | 1997-03-27 | 1999-10-26 | Endress + Hauser Gmbh + Co. | Circuit arrangement for generating two signals staggered in time from a clock signal and for measuring their time stagger |
-
1987
- 1987-05-30 JP JP62136332A patent/JPS63301612A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973532A (en) * | 1997-03-27 | 1999-10-26 | Endress + Hauser Gmbh + Co. | Circuit arrangement for generating two signals staggered in time from a clock signal and for measuring their time stagger |
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